一種基于rram的非易失fpga編程點(diǎn)電路及其操作方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種基于RRAM的新型非易失FPGA編程點(diǎn)電路，該編程點(diǎn)電路采用一種由兩個(gè)RRAM元件同向串聯(lián)組成的新穎結(jié)構(gòu)，通過(guò)本發(fā)明，充分利用RRAM自身所具備的存儲(chǔ)與計(jì)算結(jié)合的能力來(lái)實(shí)現(xiàn)配置、非易失以及掉電迅速恢復(fù)的功能，所設(shè)計(jì)的非易失FPGA編程點(diǎn)電路不僅具備傳統(tǒng)FPGA編程點(diǎn)電路的可配置功能，而且具有非易失以及掉電后迅速恢復(fù)的特點(diǎn)，適用于電源不穩(wěn)定的應(yīng)用領(lǐng)域，實(shí)現(xiàn)電路數(shù)據(jù)的掉電恢復(fù)和運(yùn)算的持續(xù)進(jìn)行。
【專(zhuān)利說(shuō)明】
_種基于RRAM的非易失FPGA編程點(diǎn)電路及其操作方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明屬于數(shù)字電路技術(shù)領(lǐng)域，更具體地，涉及一種基于RRAM的非易失FPGA編程 點(diǎn)電路及其操作方法。
【背景技術(shù)】
[0002] 可編程邏輯門(mén)陣列（Field-Programmable Gate Arrays，F(xiàn)PGA)是一種可以由用戶 編程來(lái)實(shí)現(xiàn)各種數(shù)字電路的集成電路器件。用FPGA設(shè)計(jì)數(shù)字系統(tǒng)具有靈活、低成本、低風(fēng) 險(xiǎn)、時(shí)間短等優(yōu)勢(shì)。FPGA可編程功能是通過(guò)編程點(diǎn)電路實(shí)現(xiàn)的，在FPGA的器件內(nèi)部包含了許 多編程點(diǎn)電路，無(wú)論是基本邏輯單元中查找表還是互聯(lián)矩陣中的選擇器都包含有編程點(diǎn)電 路，正是這些編程點(diǎn)電路給FPGA提供了可修改配置的數(shù)據(jù)，從而實(shí)現(xiàn)FPGA靈活的可編程邏 輯功能。
[0003] 目前FPGA的編程技術(shù)主要以基于SRAM(Static Random Access Memory，靜態(tài)隨機(jī) 存儲(chǔ)器)技術(shù)、基于反熔斷絲技術(shù)以及基于FLASH技術(shù)為主。其中基于SRAM的技術(shù)憑借可無(wú) 限次編程、工藝更新?lián)Q代快等優(yōu)點(diǎn)成為最主流的FPGA編程技術(shù)，但是其不具有非易失性，在 斷電后需要對(duì)其重新編程;基于反熔斷絲和FLASH的技術(shù)雖然具有非易失性，但前者只能編 程一次，后者只能有限次編程，且都工藝復(fù)雜、成本更高。隨著新一代非易失存儲(chǔ)器研究的 深入，出現(xiàn)了基于新的非易失存儲(chǔ)器比如RRAM的FPGA編程點(diǎn)技術(shù)。RRAM(Resistive Random Access Memory，阻變式存儲(chǔ)器)是一種兩端器件，通過(guò)控制兩端電壓而改變它的電阻值， RRAM的高阻態(tài)和低阻態(tài)可以用來(lái)表示邏輯信號(hào)"0"和"1"，且具有低功耗、高速、高集成度等 優(yōu)點(diǎn)。
[0004] 中國(guó)發(fā)明專(zhuān)利《非易失FPGA編程點(diǎn)電路》（申請(qǐng)?zhí)?CN201310191791)中公開(kāi)了一種 10T2R型的新型非易失FPGA編程點(diǎn)電路，其中通過(guò)在原SRAM的基礎(chǔ)上添加兩個(gè)RRAM元件來(lái) 實(shí)現(xiàn)非易失的功能。然而，該方案仍然存在著一些缺陷或不足：第一，電路的結(jié)構(gòu)只是在 SRAM的基礎(chǔ)上增加兩個(gè)RRAM元件，具體的編程功能仍由SRAM完成，RRAM元件只起到了存儲(chǔ) 的功能，并沒(méi)有充分利用RRAM自身特有的計(jì)算能力，電路結(jié)構(gòu)沒(méi)有創(chuàng)新性的突破因此造成 面積略大而且工作效率低下;第二，電路在重新上電后，需要二步才能將原先存儲(chǔ)在RRAM兀 件中的數(shù)據(jù)重新恢復(fù)，數(shù)據(jù)掉電恢復(fù)過(guò)程緩慢且繁瑣;第三，電路只有在斷電前對(duì)兩個(gè)RRAM 元件執(zhí)行寫(xiě)入操作才能實(shí)現(xiàn)非易失的特點(diǎn)，在電路突然斷電的情況下，并不能實(shí)現(xiàn)數(shù)據(jù)的 非易失。

【發(fā)明內(nèi)容】

[0005] 針對(duì)現(xiàn)有技術(shù)的以上缺陷或技術(shù)需求，本發(fā)明的目的在于提供一種新型基于RRAM 的非易失FPGA編程點(diǎn)電路，其中通過(guò)將RRAM元件作為編程電路的組成部分并設(shè)計(jì)相應(yīng)電路 結(jié)構(gòu)，這樣既可利用RRAM元件的阻變特性來(lái)實(shí)現(xiàn)編程功能，又能有效實(shí)現(xiàn)非易失的存儲(chǔ)特 點(diǎn)，尤其適用于一些供電不穩(wěn)定條件下對(duì)設(shè)備掉電前后工作連續(xù)性要求較高的場(chǎng)合。
[0006] 按照本發(fā)明，提供了一種基于RRAM的非易失FPGA編程點(diǎn)電路，其特征在于，該編程 點(diǎn)電路采用一種由兩個(gè)同向串聯(lián)的RRAM元件組成的RRAM結(jié)構(gòu)，通過(guò)該RRAM結(jié)構(gòu)實(shí)現(xiàn)電路的 配置、非易失以及掉電迅速恢復(fù)的功能。
[0007] 按照本發(fā)明，還提供了一種基于RRAM的非易失FPGA編程點(diǎn)電路的操作方法，其特 征在于，采用了配置加工作的模式，當(dāng)工作信號(hào)輸入端W為低電平則電路處于"配置模式"， 如果配置輸入端V CQN施加的是高電平電壓，則RRAM結(jié)構(gòu)的兩端都是高電平電壓，因?yàn)榉聪嗥?的反相作用所以RRAM結(jié)構(gòu)的中間點(diǎn)處為低電平電壓，由于第一 RRAM元件兩端的正向電壓超 過(guò)了其閾值則第一 RRAM元件變成了低阻態(tài)，而第二RRAM元件兩端的負(fù)向電壓超過(guò)了其閾值 導(dǎo)致第二RRAM元件變成了高阻態(tài)。與此類(lèi)似，如果配置輸入端Vcqn施加的是低電平電壓，則 第一 RRAM元件變成了高阻態(tài)而第二RRAM元件變成了低阻態(tài)。而當(dāng)工作信號(hào)輸入端Vw為高電 平則電路處于"工作模式"，通過(guò)兩個(gè)串聯(lián)RRAM元件的電阻分壓原理輸出之前配置的數(shù)據(jù)； 類(lèi)似的，在掉電恢復(fù)的狀態(tài)下，只要給工作信號(hào)輸入端V4灰復(fù)恒定高電平電壓，就能重新輸 出掉電前的配置數(shù)據(jù)?；谝陨咸匦裕景l(fā)明中可以通過(guò)控制配置信號(hào)端V CQN電壓的電平高 低來(lái)控制各個(gè)RRAM元件的不同阻值狀態(tài)，相應(yīng)地，在實(shí)現(xiàn)傳統(tǒng)FPGA編程點(diǎn)電路功能的同時(shí)， 還能具備非易失的特點(diǎn)，因而適用于電源不穩(wěn)定的應(yīng)用領(lǐng)域，實(shí)現(xiàn)電路數(shù)據(jù)的掉電恢復(fù)和 運(yùn)算的持續(xù)進(jìn)行。
[0008] 按照本發(fā)明，還提供了一種基于RRAM的非易失FPGA編程點(diǎn)電路的掉電迅速恢復(fù)方 法，在掉電后只需對(duì)電路進(jìn)行一步操作，即將工作信號(hào)輸入端％設(shè)置為高電平，通過(guò)串聯(lián)電 阻分壓原理自動(dòng)輸出掉電前所存儲(chǔ)的配置信號(hào)。
[0009] 作為進(jìn)一步優(yōu)選地，除了所述RRAM模塊之外，還包括第一NM0S管、第二NM0S管、第 三NM0S管、第四NM0S管、第五NM0S管、第六NM0S管、第七NM0S管和PM0S管共同構(gòu)成的反相器， 其中：
[0010] 所述第一 NM0S管的柵極與工作信號(hào)％的反相信號(hào)^相連，其漏極與RRAM結(jié)構(gòu)中第 一 RRAM元件的正極相連，其源極與配置信號(hào)輸入端VGQN相連；
[0011] 所述第二NM0S管的柵極與工作信號(hào)VW的反相信號(hào)ζ：相連，其漏極與RRAM結(jié)構(gòu)的中 間端點(diǎn)相連，其源極與反相器的輸出端相連；
[0012] 所述第三NM0S管的柵極與工作信號(hào)VW的反相信號(hào)^相連，其漏極與RRAM結(jié)構(gòu)中第 二RRAM元件的負(fù)極相連，其源極與配置信號(hào)輸入端V〇) N相連；
[0013] 所述第四匪0S管的柵極和漏極與工作信號(hào)輸入端相連，其源極與RRAM結(jié)構(gòu)中第一 RRAM元件的正極相連；
[0014]所述第五匪0S管的柵極與工作信號(hào)輸入端Vw相連，其漏極接地，其源極與RRAM結(jié) 構(gòu)中第二RRAM元件的負(fù)極相連；
[0015] 所述第六NM0S管的柵極與工作信號(hào)輸入端VW相連，其漏極與輸出端Vz相連，其源極 與RRAM結(jié)構(gòu)的中間端點(diǎn)相連；
[0016] 所述反相器的輸入端作為配置信號(hào)V_的輸入端，輸出端與第二匪0S管的源極相 連。
[0017] 作為進(jìn)一步優(yōu)選地，所述反相器可替換為比較器。
[0018] 作為進(jìn)一步優(yōu)選地，所述第一至第六NM0S管可替換為傳輸門(mén)或者壓控開(kāi)關(guān)。
[0019] 作為進(jìn)一步優(yōu)選地，所述RRAM元件可替換為憶阻器。
[0020] 總體而言，按照本發(fā)明的基于RRAM的非易失FPGA編程點(diǎn)電路與現(xiàn)有技術(shù)相比，主 要具備以下的技術(shù)特點(diǎn)：
[0021] 1、電路結(jié)構(gòu)新穎，采用一種由兩個(gè)RRAM元件同向串聯(lián)組成的結(jié)構(gòu)，不同于一些在 SRAM基礎(chǔ)上增加 RRAM的結(jié)構(gòu)，使得電路面積更小，并且，RRAM的制備工藝與現(xiàn)有的CMOS制造 工藝兼容性更強(qiáng)，成本更低；
[0022] 2、兩個(gè)RRAM元件同向串聯(lián)的結(jié)構(gòu)不僅利用了RRAM自身非易失的能力，通過(guò)簡(jiǎn)單的 串聯(lián)電阻分壓原理更是充分利用了 RRAM自身的計(jì)算能力，提高了電路的工作效率；
[0023] 3、不管電路處在"配置模式"或者"工作模式"中，在電路斷電后，僅需對(duì)電路進(jìn)行 一步操作，就可以將斷電前的數(shù)據(jù)迅速恢復(fù)。
【附圖說(shuō)明】
[0024] 圖1是單個(gè)RRAM元件所表現(xiàn)出的電流一電壓曲線圖；
[0025] 圖2是按照本發(fā)明的基于RRAM的非易失FPGA編程點(diǎn)電路結(jié)構(gòu)示意圖；
[0026] 圖3是圖2所示非易失FPGA編程點(diǎn)電路在"配置模式"下的簡(jiǎn)化示意圖；
[0027] 圖4是圖2所示非易失FPGA編程點(diǎn)電路在"工作模式"下的簡(jiǎn)化示意圖；
[0028] 圖5是圖2中所示非易失FPGA編程點(diǎn)電路的時(shí)序圖。
【具體實(shí)施方式】
[0029]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì) 本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并 不用于限定本發(fā)明。此外，下面所描述的本發(fā)明各個(gè)實(shí)施方式中所涉及到的技術(shù)特征只要 彼此之間未構(gòu)成沖突就可以相互組合。
[0030] 圖1是單個(gè)RRAM元件所表現(xiàn)出的電流一電壓特性曲線圖。從圖中可以看出，當(dāng)正向 電壓值大于RRAM元件的閾值Vtp時(shí)，RRAM元件會(huì)變成低阻態(tài)；當(dāng)負(fù)向電壓大于RRAM元件的閾 值V tn時(shí)，RRAM元件會(huì)變成高阻態(tài)，而當(dāng)RRAM元件兩端的電壓差值在Vtn和Vtp之間時(shí)，RRAM元 件的阻值狀態(tài)保持不變。
[0031] 正是基于RRAM的上述特性分析，本發(fā)明中期望利用配置信號(hào)以及其反相信號(hào)同時(shí) 對(duì)兩個(gè)同向串聯(lián)的RRAM元件加以控制，由此達(dá)到控制各個(gè)RRAM元件狀態(tài)的目的。例如，在 "配置模式"時(shí)如果配置信號(hào)為高電平時(shí)，第一和第二RRAM元件的狀態(tài)將分別變?yōu)榈妥钁B(tài)和 高阻態(tài);如果配置信號(hào)為低電平時(shí)，第一和第二RRAM元件的狀態(tài)將分別變?yōu)楦咦钁B(tài)和低阻 態(tài)。相應(yīng)地，可以利用體現(xiàn)以上特性的RRAM元件來(lái)構(gòu)建編程點(diǎn)電路，由此在執(zhí)行配置功能的 同時(shí)，還能實(shí)現(xiàn)非易失的功能。
[0032]按照本發(fā)明的FPGA編程點(diǎn)電路，其核心部分是由兩個(gè)同向串聯(lián)的RRAM元件構(gòu)成， 通過(guò)RRAM元件的非易失阻變特性以及電阻串聯(lián)的分壓特性來(lái)實(shí)現(xiàn)非易失的配置功能。 [0033]圖2是按照本發(fā)明的基于RRAM的非易失FPGA編程點(diǎn)電路結(jié)構(gòu)示意圖。如圖2中所 示，該編程點(diǎn)電路包括第一匪0S管（Ml)、第二匪0S管（M2)、第三匪0S管（M3)、第四匪0S管 (M4)、第五NM0S管(M5)、第六NM0S管(M6)、由第七NM0S管(M7)和PM0S管(M8)共同構(gòu)成的反相 器，以及兩個(gè)同向串聯(lián)的RRAM元件。其中，上述M1、M2和M3的柵極與工作信號(hào)W的反相信號(hào) 仏相連，Ml和M3的源極和配置信號(hào)輸入端Vcqn相連，M2的源極與反相器的輸出端相連，Ml的 漏極與RRAM結(jié)構(gòu)中第一 RRAM元件的正極相連，M2的漏極與RRAM結(jié)構(gòu)的中間端點(diǎn)相連，M3的 漏極與RRAM結(jié)構(gòu)中第二RRAM元件的負(fù)極相連，M4、M5、M6的柵極以及M4的漏極與工作信號(hào)W 相連，M4的源極與RRAM結(jié)構(gòu)的第一端相連，M5的漏極接地、源極與RRAM結(jié)構(gòu)的第二端相連， M6的漏極與輸出端Vz相連、源極與RRAM結(jié)構(gòu)的中間端點(diǎn)相連。
[0034] 在編程點(diǎn)電路不斷電正常工作情況下，如果工作電壓％為低電平，則編程點(diǎn)電路 進(jìn)入"配置模式"，M1、M2和M3導(dǎo)通而M4、M5和M6截止，編程點(diǎn)電路等價(jià)于如圖3所示的簡(jiǎn)化情 況，此時(shí)RRAM結(jié)構(gòu)會(huì)根據(jù)配置信號(hào)Voin的變化而產(chǎn)生相應(yīng)的變化，比如配置信號(hào)Voin為高電 平，則第一 RRAM元件變成低阻態(tài)而第二RRAM元件變成高阻態(tài);配置信號(hào)Ve〇N為低電平，則第 一 RRAM元件變成高阻態(tài)而第二RRAM元件變成低阻態(tài)。
[0035] 在編程點(diǎn)電路不斷電正常工作情況下，如果工作電壓W為高電平，則編程點(diǎn)電路 進(jìn)入"工作模式"，Ml、M2和M3截止而M4、M5和M6導(dǎo)通，編程點(diǎn)電路等價(jià)于如圖4所示的簡(jiǎn)化情 況，此時(shí)不管配置信號(hào)如何變化，RRAM結(jié)構(gòu)的阻值狀態(tài)都不會(huì)發(fā)生改變，編程點(diǎn)電路的輸出 端Vz的電壓等于RRAM結(jié)構(gòu)中間端點(diǎn)處的電壓。如果電路被配置的是邏輯"0"信號(hào)（即配置輸 入端VCQN為低電平的情況），貝IJRRAM結(jié)構(gòu)中間點(diǎn)的電壓值
，即Vz輸出邏輯"0"信 號(hào)；如果電路被配置的是邏輯"Γ信號(hào)（即配置輸入端Vccrn為高電平的情況），貝ijRRAM結(jié)構(gòu)中
，即Vz輸出邏輯"Γ信號(hào)。
[0036] 下面將參照?qǐng)D5所示的時(shí)序圖來(lái)具體解釋按照本發(fā)明的編程點(diǎn)電路的工作原理及 非易失特性。
[0037] 當(dāng)電源電壓Vdd為高電平時(shí)，電路正常工作。如果工作電壓W為低電平，則編程點(diǎn)電 路進(jìn)入"配置模式"，第一RRAM元件和第二RRAM元件的阻值會(huì)隨著配置電壓的變化而變化， 具體的，配置電壓為高電平則第一RRAM元件為低阻而第二RRAM元件為高阻，配置電壓為低 電平則第一 RRAM元件為高阻而第二RRAM元件為低阻；如果工作電壓W為低電平，則編程點(diǎn) 電路進(jìn)入"工作模式"，此時(shí)第一RRAM元件和第二RRAM元件的阻值不會(huì)改變，輸出端Vz會(huì)根 據(jù)之前RRAM結(jié)構(gòu)存儲(chǔ)的信息輸出相應(yīng)的信號(hào)，圖5中RRAM結(jié)構(gòu)在"配置模式"下最后存儲(chǔ)的 邏輯T信號(hào)，所以Vz在"工作模式"下輸出的也是邏輯"Γ信號(hào)。
[0038] 當(dāng)電源Vdd變?yōu)榈碗娖綍r(shí)，電路變成斷電狀態(tài)，此時(shí)整個(gè)電路停止工作，Vz輸出為0， 且兩個(gè)RRAM單元憑借其非易失的特性依然保持了掉電前的阻值狀態(tài)，圖5中第一 RRAM元件 保存的是低阻態(tài)而第二RRAM元件保存的是高阻態(tài)。
[0039] 當(dāng)電源Vdd仍為低電平但工作電壓W為高電平時(shí)，電路處于掉電恢復(fù)狀態(tài)，此時(shí)憑 借RRAM單元的非易失以及串聯(lián)電阻的分壓原理，Vz重新輸出斷電時(shí)的邏輯"Γ信號(hào)，實(shí)現(xiàn)了 電路數(shù)據(jù)的掉電恢復(fù)并能保證運(yùn)算的持續(xù)進(jìn)行。
[0040] 當(dāng)電源Vdd重新變成高電平時(shí)，電路再次正常工作，根據(jù)工作電壓W的電平高低分 別進(jìn)入"工作模式"或者"配置模式"。
[0041] 本領(lǐng)域的技術(shù)人員容易理解，以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以 限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含 在本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1. 一種基于RRAM的非易失FPGA編程點(diǎn)電路，其特征在于，該編程點(diǎn)電路包括由第一 RRAM元件與第二RRAM元件同向串聯(lián)組成的RRAM結(jié)構(gòu)，還包括第一 NMOS管、第二NMOS管、第三 NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管和PMOS管共同構(gòu)成的反相器，其 中： 所述第一匪0S管的柵極與工作信號(hào)VW的反相信號(hào)^相連，其漏極與RRAM結(jié)構(gòu)中第一 RRAM元件的正極相連，其源極與配置信號(hào)輸入端VCON相連； 所述第二NMOS管的柵極與工作信號(hào)VW的反相信號(hào)$相連，其漏極與RRAM結(jié)構(gòu)的中間端 點(diǎn)相連，其源極與反相器的輸出端相連； 所述第三NMOS管的柵極與工作信號(hào)VW的反相信號(hào)$相連，其漏極與RRAM結(jié)構(gòu)中第二 RRAM元件的負(fù)極相連，其源極與配置信號(hào)輸入端VC0N相連； 所述第四匪0S管的柵極和漏極與工作信號(hào)輸入端VW相連，其源極與RRAM結(jié)構(gòu)中第一 RRAM元件的正極連； 所述第五匪0S管的柵極與工作信號(hào)輸入端VW相連，其漏極接地，其源極與RRAM結(jié)構(gòu)中 第二RRAM元件的負(fù)極相連； 所述第六匪0S管的柵極與工作信號(hào)輸入端VW相連，其漏極與輸出端VZ相連，其源極與 RRAM結(jié)構(gòu)的中間端點(diǎn)相連； 所述反相器的輸入端作為配置信號(hào)VC0N的輸入端，輸出端與第二NMOS管的源極相連。2. 如權(quán)利要求1所述的非易失FPGA編程點(diǎn)電路，其特征在于，所述反相器可替換為比較 器。3. 如權(quán)利要求1或2所述的非易失FPGA編程點(diǎn)電路，其特征在于，所述第一至第六匪0S 管可替換為傳輸門(mén)或者壓控開(kāi)關(guān)。4. 如權(quán)利要求1或2所述的非易失FPGA編程點(diǎn)電路，其特征在于，所述RRAM元件可替換 為憶阻器。5. -種基于權(quán)利要求1至4任一項(xiàng)所述的非易失FPGA編程點(diǎn)電路的操作方法，其特征在 于，采用配置加工作的模式，具體步驟為： S1:將工作信號(hào)VW設(shè)為低電平，電路進(jìn)入"配置模式"，并從配置輸入端VC0N輸入配置信 號(hào)來(lái)改變第一 RRAM元件和第二RRAM元件的阻值狀態(tài)： 其中，當(dāng)配置信號(hào)為高電平時(shí)，第一RRAM元件改變?yōu)榈妥钁B(tài)，第二RRAM元件改變?yōu)楦咦?態(tài);當(dāng)配置信號(hào)為低電平時(shí)，第一 RRAM元件改變?yōu)楦咦钁B(tài)，第二RRAM元件改變?yōu)榈妥钁B(tài)； S2:將工作信號(hào)VW設(shè)為高電平，電路進(jìn)入"工作模式"，通過(guò)串聯(lián)電阻分壓原理輸出S1步 驟所存儲(chǔ)的配置信號(hào)。6. -種基于權(quán)利要求1至4任一項(xiàng)所述的非易失FPGA編程點(diǎn)電路的掉電迅速恢復(fù)方法， 其特征在于，在掉電后將工作信號(hào)輸入端VW設(shè)置為高電平，使電路通過(guò)串聯(lián)電阻分壓原理 自動(dòng)輸出掉電前所存儲(chǔ)的配置信號(hào)。
【文檔編號(hào)】G11C13/00GK105869672SQ201610181424
【公開(kāi)日】2016年8月17日
【申請(qǐng)日】2016年3月28日
【發(fā)明人】孫華軍, 陸家豪, 繆向水
【申請(qǐng)人】華中科技大學(xué)