電壓產(chǎn)生電路、調(diào)節(jié)器電路及半導(dǎo)體存儲(chǔ)裝置的制造方法
【專利摘要】本發(fā)明涉及電壓產(chǎn)生電路、調(diào)節(jié)器電路及半導(dǎo)體存儲(chǔ)裝置。該電壓產(chǎn)生電路包括：電荷泵電路，進(jìn)行升壓至比電源電壓高的高電壓；以及輸出電壓控制電路，以使經(jīng)升壓的上述高電壓變成規(guī)定目標(biāo)電壓的方式進(jìn)行控制，上述輸出電壓控制電路包括至少2個(gè)無(wú)偏移比較器電路、或至少1個(gè)無(wú)偏移比較器電路及至少1個(gè)差動(dòng)放大器，上述無(wú)偏移比較器電路包括：耦合電容器，輸入與上述高電壓對(duì)應(yīng)的電壓；差動(dòng)放大器，將來(lái)自上述耦合電容器的電壓與規(guī)定的參考電壓進(jìn)行比較，并將比較結(jié)果電壓輸出至上述電荷泵電路；以及多個(gè)開關(guān)，分別連接于上述差動(dòng)放大器，用以消除上述差動(dòng)放大器的偏移。
【專利說(shuō)明】
電壓產(chǎn)生電路、調(diào)節(jié)器電路及半導(dǎo)體存儲(chǔ)裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種用于例如快閃存儲(chǔ)器等半導(dǎo)體存儲(chǔ)裝置的電壓產(chǎn)生電路以及調(diào)節(jié)器電路、以及包括上述電壓產(chǎn)生電路及上述調(diào)節(jié)器電路的半導(dǎo)體存儲(chǔ)裝置及半導(dǎo)體裝置。
【背景技術(shù)】
[0002]圖1是表示現(xiàn)有的作為例如快閃存儲(chǔ)器的非易失性存儲(chǔ)裝置的構(gòu)成的方塊圖。
[0003]在圖1中，非易失性存儲(chǔ)裝置構(gòu)成為包括:
[0004](I)儲(chǔ)存數(shù)據(jù)的作為例如快閃存儲(chǔ)器陣列的存儲(chǔ)單元陣列20 ;
[0005](2)頁(yè)面緩沖器21，在將來(lái)自輸入輸出緩沖器31的數(shù)據(jù)，以頁(yè)面單元(page unit)寫入存儲(chǔ)單元陣列20，或者以頁(yè)面單元(page unit)讀出來(lái)自存儲(chǔ)單元陣列的數(shù)據(jù)，并輸出至輸入輸出緩沖器31時(shí)使用；
[0006](3)行解碼器22，用以應(yīng)對(duì)指定地址而指定存儲(chǔ)單元陣列20的區(qū)塊及字線；
[0007](4)狀態(tài)寄存器23，基于來(lái)自控制邏輯35的信號(hào)，臨時(shí)儲(chǔ)存該非易失性存儲(chǔ)裝置的狀態(tài)，并輸出至輸入輸出緩沖器31，產(chǎn)生就緒/忙碌信號(hào)(R/B信號(hào))，并輸出至R/B信號(hào)端子42 ;
[0008](5)輸入輸出緩沖器31，臨時(shí)儲(chǔ)存經(jīng)由輸入輸出端子41而輸入輸出的數(shù)據(jù)；
[0009](6)命令解碼器32，對(duì)來(lái)自輸入輸出緩沖器31的命令進(jìn)行解碼，并將所解碼的命令數(shù)據(jù)輸出至控制邏輯35 ;
[0010](7)地址緩沖器33，臨時(shí)儲(chǔ)存來(lái)自輸入輸出緩沖器31的指定地址；
[0011](8)電源接通重置電路36，基于外部電源電壓VCC，輸出重置信號(hào)，該重置信號(hào)用于在電源接通時(shí)重置該半導(dǎo)體芯片的工作；
[0012](9)參考電壓產(chǎn)生電路10，基于經(jīng)由外部電源電壓端子44而施加的外部電源電壓VCC，產(chǎn)生規(guī)定的內(nèi)部電源電壓用參考電壓VDDREF及規(guī)定的參考電壓VREF ；
[0013](10)內(nèi)部電源電壓產(chǎn)生電路11，基于參考電壓VDDREF產(chǎn)生內(nèi)部電源電壓VDD，并供給至各電路；
[0014](11)高電壓及中間電壓產(chǎn)生及控制電路12，基于上述參考電壓VREF，產(chǎn)生并輸出數(shù)據(jù)寫入(編程)及擦除所需的高電壓(HV)及中間電壓(MV);以及
[0015](12)控制邏輯35，基于來(lái)自命令解碼器32的命令數(shù)據(jù)、經(jīng)由控制信號(hào)端子43而輸入的控制信號(hào)、或來(lái)自電源接通重置電路36的重置信號(hào)，對(duì)該非易失性存儲(chǔ)裝置內(nèi)的各電路(包含參考電壓產(chǎn)生電路10、內(nèi)部電源電壓產(chǎn)生電路11以及高電壓及中間電壓產(chǎn)生及控制電路12、頁(yè)面緩沖器21、狀態(tài)寄存器23)進(jìn)行規(guī)定的控制。
[0016]如圖1所示，在例如快閃存儲(chǔ)器等非易失性存儲(chǔ)裝置中，需要產(chǎn)生高電壓(HV)。
[0017]圖2是表示現(xiàn)有的高電壓產(chǎn)生電路的構(gòu)成的電路圖。此外，圖3是表示圖2的高電壓產(chǎn)生電路的工作且表示高電壓Vhv和時(shí)間的關(guān)系圖。
[0018]例如在圖1的NAND型快閃存儲(chǔ)器等使用福勒-諾得海姆(Fowler Nordheim)穿隧現(xiàn)象的非易失性存儲(chǔ)裝置中，為了產(chǎn)生比電源電壓Vdd高的規(guī)定的高電壓(HV)，以進(jìn)行編程(數(shù)據(jù)寫入)及數(shù)據(jù)擦除，而使用有電荷栗電路102。在圖2中，高電壓產(chǎn)生電路構(gòu)成為包括:與門(and gate) 101 ;電荷栗電路102 ;分壓電阻RO、R1，用于將作為輸出電壓的高電壓Vhv分壓而獲得分壓電壓Vdiv，以及差動(dòng)放大器103，用于將分壓電阻Vdiv與參考電壓Vref進(jìn)行比較。在此，如圖3所示，對(duì)應(yīng)于該差動(dòng)放大器103的偏移電壓值，自差動(dòng)放大器103輸出的致能信號(hào)EN是不同的且從參考電壓Vref脫離跳脫點(diǎn)(trip point)。
[0019][現(xiàn)有技術(shù)文獻(xiàn)]
[0020][專利文獻(xiàn)]
[0021][專利文獻(xiàn)I]日本專利特開2008-178079號(hào)公報(bào)
[0022][發(fā)明欲解決的技術(shù)問題]
[0023]在圖2的高電壓產(chǎn)生電路中，存在如下問題。
[0024]在圖2中，存在的問題如下:比較器包括差動(dòng)放大器或運(yùn)算放大器，偏移電壓相對(duì)于輸入電壓Vin = Vref至Vin = Vref 土Voffset為止的跳脫點(diǎn)(trip point)而產(chǎn)生誤差，導(dǎo)致高電壓Vhv偏離規(guī)定的目標(biāo)電壓Vtarget。假設(shè)，當(dāng)偏移電壓Voffset = 36mV(標(biāo)準(zhǔn)偏差的三倍)時(shí)，高電壓Vhv會(huì)偏離目標(biāo)電壓Vtarget約3% (其中，參考電壓Vref = 1.2V)。如果發(fā)生偏離上述3%，在使用遞增步進(jìn)脈沖編程(ISPP，Increment Step Pulse Program)法的情況下，會(huì)增大數(shù)據(jù)讀出干擾，從而增大讀出錯(cuò)誤。此時(shí)，當(dāng)步進(jìn)電壓Vstep = 103%時(shí)，在編程時(shí)臨界電壓分布寬度超過106%，數(shù)據(jù)讀出時(shí)電壓Vpass自6V偏離為6.18V的情況下，會(huì)產(chǎn)生非常差的讀出干擾。此外，當(dāng)讀出電壓自1.3V偏離-3%而減少0.04V時(shí)，每次步進(jìn)0.025V的情況下，該電壓減少需要I步或2步的修整(trimming)處理。
[0025]圖4A是表示專利文獻(xiàn)I中揭示的無(wú)偏移比較器電路的構(gòu)成例的電路圖。此外，圖4B是表示圖4A的無(wú)偏移比較器電路的工作的時(shí)序圖(Timing Chart)。
[0026]圖4A的比較器電路構(gòu)成為包括:開關(guān)124及開關(guān)125 ;取樣與保持(sample andhold)用的輸入電容器120 ;作為放大器增益a的放大電路的第一放大器121 ;作為放大器增益A的第二放大電路的第二放大器122 ;以及鎖存電路(latch circuit) 123。開關(guān)124連接于比較器電路的輸入端子VIN與輸入電容器120的一端子之間。開關(guān)125連接于接地與輸入電容器120的一端子之間。輸入電容器120的另一端子連接于第一放大器121的反相輸入端子。第一放大器121的非反相輸入端子接地。第一放大器121的輸出端子經(jīng)由鎖存電路123而連接于比較器電路的輸出端子OUT。而且，第一放大器121的輸出端子連接于第二放大器122的輸入端子。第二放大器122的輸出端子經(jīng)由開關(guān)126而連接于第一放大器121的反相輸入端子。
[0027]第一放大器121的放大器增益a (例如10倍)設(shè)定得比第二放大器122的放大器增益A(例如100倍)低。而且，在取樣狀態(tài)下，使用第一放大器121及第二放大器122，在保持及比較狀態(tài)下僅使用第一放大器121。
[0028]開關(guān)124及開關(guān)126是借助圖4B所示的時(shí)鐘脈沖信號(hào)Φ I而被控制為接通或斷開。開關(guān)125是借助圖4B所示的時(shí)鐘脈沖信號(hào)Φ 2而被控制為接通或斷開。鎖存電路123借助時(shí)鐘脈沖信號(hào)Φ2而對(duì)第一放大器121的輸出端子的電壓進(jìn)行放大及鎖存。如圖4B所不，時(shí)鐘脈沖信號(hào)Φ1的相位與時(shí)鐘脈沖信號(hào)Φ 2的相位互補(bǔ)。此外，時(shí)鐘脈沖信號(hào)Φ1與時(shí)鐘脈沖信號(hào)Φ2存在同時(shí)變成低電平的期間。因此，存在所有開關(guān)124、開關(guān)125、開關(guān)126同時(shí)斷開的期間。
[0029]如以上說(shuō)明般，使用有用于與輸入信號(hào)耦合的輸入電容器以及用于向輸入側(cè)反饋比較器的輸出的反饋回路的無(wú)偏移比較器電路，在如專利文獻(xiàn)I的Α/D轉(zhuǎn)換器的技術(shù)領(lǐng)域?yàn)楸娝苤?br>[0030]圖5A是表示將如現(xiàn)有的無(wú)偏移比較器電路單純地應(yīng)用于圖2的電路的高電壓產(chǎn)生電路的第一工作模式的電路圖，圖5B是表示圖5A的高電壓產(chǎn)生電路的第二工作模式的電路圖。此外，圖5C是表示圖5A及圖5B的高電壓產(chǎn)生電路的工作且表示分壓電壓Vdiv和時(shí)間的關(guān)系圖。在圖5A及圖5B中，高電壓產(chǎn)生電路構(gòu)成為包括或非門101A、電荷栗電路102、差動(dòng)放大器103、鎖存電路L1、開關(guān)S1、開關(guān)S2、開關(guān)S3以及輸入電容器Cs。此外，在圖5A及圖5B中，Sclk為例如10kHz左右的系統(tǒng)時(shí)鐘脈沖，Pclk為例如20MHz左右的電荷栗用時(shí)鐘脈沖。此外，在鎖存電路LI的兩端分別產(chǎn)生致能信號(hào)EN及反相致能信號(hào)ENB。
[0031]在圖5A及圖5B中，說(shuō)明如何消除偏移效應(yīng)。首先，例如如圖5A所示，當(dāng)開關(guān)S2接通、開關(guān)SI斷開且開關(guān)S3連接于參考電壓Vref時(shí)，差動(dòng)放大器103的反相輸入端子電壓Vm = Vref+Voffset。此外，在圖5B中，當(dāng)開關(guān)SI接通、開關(guān)S2斷開且開關(guān)S3連接于分壓電壓Vdiv時(shí)，包括反饋回路的差動(dòng)放大器103以VdiV = Vref的方式進(jìn)行控制。
[0032]然而，這一類型的比較器電路并不用于控制電荷栗電路。原因是，在各開關(guān)SI?開關(guān)S3切換至偏移消除位置而消除偏移的期間，比較器電路無(wú)法控制電荷栗電路。
[0033]圖是表示圖5A及圖5B的高電壓產(chǎn)生電路的各狀態(tài)下的工作例且表示高電壓Vhv和時(shí)間的關(guān)系圖。
[0034]在圖5A的工作期間，由于開關(guān)SI斷開，比較器電路無(wú)法反饋分壓電壓Vdiv，電荷栗電路102根據(jù)不反映分壓電壓Vdiv的鎖存狀態(tài)進(jìn)行控制。因此，存在如下問題:當(dāng)鎖存電路LI鎖存為高電平時(shí)，高電壓Vhv增大，另一方面，當(dāng)鎖存電路LI鎖存為低電平時(shí)，高電壓Vhv減少，當(dāng)裝置狀態(tài)變化而負(fù)載電流急劇增大時(shí)，高電壓Vhv有可能急劇減少。

【發(fā)明內(nèi)容】

[0035]本發(fā)明的目的在于提供一種與現(xiàn)有技術(shù)相比能穩(wěn)定地工作、且高精度地控制規(guī)定的高電壓的電壓產(chǎn)生電路、調(diào)節(jié)器電路及包括上述電壓產(chǎn)生電路及上述調(diào)節(jié)器電路的半導(dǎo)體存儲(chǔ)裝置、以及包括上述電壓產(chǎn)生電路及上述調(diào)節(jié)器電路的半導(dǎo)體裝置。
[0036]第一發(fā)明的電壓產(chǎn)生電路是包括電荷栗電路及輸出電壓控制電路的高電壓產(chǎn)生電路，
[0037]上述電荷栗電路進(jìn)行升壓至比電源電壓高的高電壓，
[0038]上述輸出電壓控制電路以經(jīng)升壓的上述高電壓變成規(guī)定的目標(biāo)電壓的方式進(jìn)行控制，上述電壓產(chǎn)生電路的特征在于:
[0039]上述輸出電壓控制電路包括至少2個(gè)無(wú)偏移比較器電路、或至少I個(gè)無(wú)偏移比較器電路及至少I個(gè)差動(dòng)放大器，
[0040]其中上述無(wú)偏移比較器電路包括:
[0041]親合電容器，輸入與上述高電壓對(duì)應(yīng)的電壓；
[0042]差動(dòng)放大器，將來(lái)自上述耦合電容器的電壓與規(guī)定的參考電壓進(jìn)行比較，并將比較結(jié)果電壓輸出至上述電荷栗電路；以及
[0043]多個(gè)開關(guān)，分別連接于上述差動(dòng)放大器，用來(lái)消除上述差動(dòng)放大器的偏移。
[0044]在上述電壓產(chǎn)生電路中，其特征在于，上述輸出電壓控制電路包括2個(gè)無(wú)偏移比較器電路，
[0045]上述2個(gè)無(wú)偏移比較器電路構(gòu)成為，使用至少I個(gè)時(shí)鐘脈沖，并使偏移消除期間與比較器工作期間相互交替地進(jìn)行工作。
[0046]此外，在上述電壓產(chǎn)生電路中，其特征在于，上述輸出電壓控制電路包括至少2個(gè)無(wú)偏移比較器電路，
[0047]上述至少2個(gè)無(wú)偏移比較器電路構(gòu)成為，使用至少2個(gè)時(shí)鐘脈沖，使偏移消除期間相互不重疊，且在各無(wú)偏移比較器電路中使偏移消除期間與比較器工作期間交替地進(jìn)行工作。
[0048]而且，在上述電壓產(chǎn)生電路中，其特征在于，上述輸出電壓控制電路包括I個(gè)無(wú)偏移比較器電路及I個(gè)差動(dòng)放大器，
[0049]上述無(wú)偏移比較器電路構(gòu)成為，使用至少I個(gè)時(shí)鐘脈沖，使偏移消除期間與比較器工作期間相互交替地進(jìn)行工作。
[0050]此外，在上述電壓產(chǎn)生電路中，其特征在于，上述輸出電壓控制電路包括至少2個(gè)無(wú)偏移比較器電路及至少I個(gè)差動(dòng)放大器，
[0051]上述至少2個(gè)無(wú)偏移比較器電路構(gòu)成為，使用至少2個(gè)時(shí)鐘脈沖，使偏移消除期間相互不重疊，且在各無(wú)偏移比較器電路中使偏移消除期間與比較器工作期間交替地進(jìn)行工作。
[0052]此外，在上述電壓產(chǎn)生電路中，其特征在于還包括分壓電路，該分壓電路將上述高電壓分壓成規(guī)定的對(duì)應(yīng)的分壓電壓，并輸出至上述輸出電壓控制電路。
[0053]而且，在上述電壓產(chǎn)生電路中，其特征在于，上述分壓電路將上述高電壓分壓成規(guī)定的對(duì)應(yīng)的第一分壓電壓及第二分壓電壓，該第二分壓電壓低于上述第一分壓電壓，將上述第一分壓電壓輸出至上述差動(dòng)放大器，將上述第二分壓電壓輸出至上述無(wú)偏移比較器電路。
[0054]此外，在上述電壓產(chǎn)生電路中，其特征在于，上述分壓電路將上述分壓電壓輸出至上述無(wú)偏移比較器電路及上述差動(dòng)放大器，
[0055]輸入至上述無(wú)偏移比較器電路的參考電壓高于輸入至上述差動(dòng)放大器的參考電壓。
[0056]第二發(fā)明的調(diào)節(jié)器電路包括:
[0057]降電壓電路，使輸入電壓降壓為輸出電壓；以及
[0058]輸出電壓控制電路，將上述輸出電壓控制為規(guī)定的目標(biāo)電壓；上述調(diào)節(jié)器電路的特征在于，
[0059]上述輸出電壓控制電路包括至少2個(gè)無(wú)偏移比較器電路，
[0060]其中上述各無(wú)偏移比較器電路包括:
[0061]親合電容器，輸入與上述輸出電壓對(duì)應(yīng)的電壓；
[0062]差動(dòng)放大器，將來(lái)自上述耦合電容器的電壓與規(guī)定的參考電壓進(jìn)行比較，并將比較結(jié)果電壓輸出至上述降電壓電路；以及
[0063]多個(gè)開關(guān)，分別連接于上述差動(dòng)放大器，用來(lái)消除上述差動(dòng)放大器的偏移。
[0064]在上述調(diào)節(jié)器電路中，其特征在于還包括分壓電路，該分壓電路將上述輸出電壓分壓成規(guī)定的對(duì)應(yīng)的分壓電壓，并輸出至上述輸出電壓控制電路。
[0065]此外，在上述調(diào)節(jié)器電路中，其特征在于，上述2個(gè)無(wú)偏移比較器電路構(gòu)成為，使用至少I個(gè)時(shí)鐘脈沖，并使偏移消除期間與比較器工作期間相互交替地進(jìn)行工作。
[0066]而且，在上述調(diào)節(jié)器電路中，其特征在于，上述至少2個(gè)無(wú)偏移比較器電路構(gòu)成為，使用至少2個(gè)時(shí)鐘脈沖，使偏移消除期間相互不重疊，且在各無(wú)偏移比較器電路中使偏移消除期間與比較器工作期間交替地進(jìn)行工作。
[0067]此外，在上述調(diào)節(jié)器電路中，其特征在于，上述降電壓電路包含第一 MOS晶體管，該第一 MOS晶體管為N通道MOS晶體管或P通道MOS晶體管。
[0068]此外，在上述調(diào)節(jié)器電路中，其特征在于還包括至少I個(gè)電平偏移器，上述至少I個(gè)電平偏移器對(duì)上述比較結(jié)果電壓進(jìn)行電壓轉(zhuǎn)換，并將經(jīng)電壓轉(zhuǎn)換后的電壓施加于上述第一 MOS晶體管的柵極。
[0069]而且，在上述調(diào)節(jié)器電路中，其特征在于還包括:至少2個(gè)第二 MOS晶體管，在上述輸入電壓與上述輸出電壓之間分別與上述第一 MOS晶體管串聯(lián)連接，且上述至少2個(gè)第二MOS晶體管相互并聯(lián)地連接；以及
[0070]多個(gè)電平偏移器，對(duì)來(lái)自上述至少2個(gè)無(wú)偏移比較器電路的各比較結(jié)果電壓進(jìn)行電壓轉(zhuǎn)換，將經(jīng)電壓轉(zhuǎn)換后的各電壓分別施加于上述至少2個(gè)第二 MOS晶體管的柵極。
[0071]第三發(fā)明的半導(dǎo)體存儲(chǔ)裝置的特征在于，包括上述電壓產(chǎn)生電路。
[0072]第四發(fā)明的半導(dǎo)體裝置的特征在于，包括上述電壓產(chǎn)生電路。
[0073]第五發(fā)明的半導(dǎo)體存儲(chǔ)裝置的特征在于，包括上述調(diào)節(jié)器電路。
[0074]第六發(fā)明的半導(dǎo)體裝置的特征在于，包括上述調(diào)節(jié)器電路。
[0075]因此，根據(jù)本發(fā)明的電壓產(chǎn)生電路及調(diào)節(jié)器電路，與現(xiàn)有技術(shù)相比能穩(wěn)定地工作，且可高精度地控制規(guī)定的高電壓。
【附圖說(shuō)明】
[0076]圖1是表示現(xiàn)有的非易失性存儲(chǔ)裝置的構(gòu)成的方塊圖。
[0077]圖2是表示現(xiàn)有的高電壓產(chǎn)生電路的構(gòu)成的電路圖。
[0078]圖3是表不圖2的尚電壓廣生電路的工作且表不尚電壓Vhv和時(shí)間的關(guān)系圖。
[0079]圖4A是表示專利文獻(xiàn)I中揭示的無(wú)偏移比較器電路的構(gòu)成例的電路圖。
[0080]圖4B是表示圖4A的無(wú)偏移比較器電路的工作的時(shí)序圖。
[0081]圖5A是表示現(xiàn)有的高電壓產(chǎn)生電路的第一工作模式的電路圖。
[0082]圖5B是表示圖5A的高電壓產(chǎn)生電路的第二工作模式的電路圖。
[0083]圖5C是表示圖5A及圖5B的高電壓產(chǎn)生電路的工作且表示分壓電壓Vdiv和時(shí)間的關(guān)系圖。
[0084]圖是表示圖5A及圖5B的高電壓產(chǎn)生電路的工作例且表示高電壓Vhv和時(shí)間的關(guān)系圖。
[0085]圖6A是表示本發(fā)明的實(shí)施方式I的高電壓產(chǎn)生電路的構(gòu)成例的電路圖。
[0086]圖6B是表示圖6A的比較器電路3的構(gòu)成例的電路圖。
[0087]圖7A是表示本發(fā)明的實(shí)施方式2的高電壓產(chǎn)生電路的構(gòu)成例的電路圖。
[0088]圖7B是表示圖7A的比較器電路3A的構(gòu)成例的電路圖。
[0089]圖7C由圖7A的時(shí)鐘脈沖產(chǎn)生電路51產(chǎn)生的時(shí)鐘脈沖Cclkl、時(shí)鐘脈沖Cclk2的時(shí)序圖。
[0090]圖8是表示本發(fā)明的實(shí)施方式3的高電壓產(chǎn)生電路的構(gòu)成例的電路圖。
[0091]圖9是表示本發(fā)明的實(shí)施方式4的高電壓產(chǎn)生電路的構(gòu)成例的電路圖。
[0092]圖1OA是表示本發(fā)明的實(shí)施方式5的調(diào)節(jié)器電路的構(gòu)成例的電路圖。
[0093]圖1OB是表示圖1OA的比較器電路3B的構(gòu)成例的電路圖。
[0094]圖1lA是表示本發(fā)明的實(shí)施方式6的調(diào)節(jié)器電路的構(gòu)成例的電路圖。
[0095]圖1lB是表示本發(fā)明的實(shí)施方式6的變形例的調(diào)節(jié)器電路的構(gòu)成例的電路圖。
[0096]圖12是表示本發(fā)明的實(shí)施方式7的調(diào)節(jié)器電路的構(gòu)成例的電路圖。
[0097]圖13是表示本發(fā)明的實(shí)施方式8的調(diào)節(jié)器電路的構(gòu)成例的電路圖。
[0098]圖14A是表示本發(fā)明的實(shí)施方式9的高電壓產(chǎn)生電路的構(gòu)成例的電路圖。
[0099]圖14B是表示圖14A的比較器電路3D的構(gòu)成例的電路圖。
[0100]圖14C是由圖14A的時(shí)鐘脈沖產(chǎn)生電路51產(chǎn)生的時(shí)鐘脈沖Cclkl?時(shí)鐘脈沖Cclk4的時(shí)序圖。
[0101]圖15A是表示現(xiàn)有的快閃存儲(chǔ)器的晶圓測(cè)試處理的一例的流程圖。
[0102]圖15B是表示實(shí)施方式的快閃存儲(chǔ)器的晶圓測(cè)試處理的一例的流程圖。
[0103]附圖符號(hào)說(shuō)明
[0104]1、1A、101:與門
[0105]2、2A:電荷栗電路
[0106]3、3A、3B、3C、3D、3-l、3-2、3A-l、3A-2、3B-l、3B-2、3C-l、3C-2、3D-l、3D-2:比較器電路
[0107]4、5:反相器
[0108]6:或門
[0109]7、7A:分壓電路
[0110]8、8A:電平偏移器
[0111]10:參考電壓產(chǎn)生電路
[0112]11:內(nèi)部電源電壓產(chǎn)生電路
[0113]12:高電壓及中間電壓產(chǎn)生及控制電路
[0114]20:存儲(chǔ)單元陣列
[0115]21:頁(yè)面緩沖器
[0116]22:行解碼器
[0117]23:狀態(tài)寄存器
[0118]31:輸入輸出緩沖器
[0119]32:命令解碼器
[0120]33:地址緩沖器
[0121]35:控制邏輯
[0122]36:電源接通重置電路
[0123]41:輸入輸出端子
[0124]42:R/B信號(hào)端子
[0125]43:控制信號(hào)端子
[0126]44:外部電源電壓端子
[0127]50、51、52:時(shí)鐘脈沖產(chǎn)生電路
[0128]1lA:或非門
[0129]102:電荷栗電路
[0130]103:差動(dòng)放大器
[0131]120、Cs:輸入電容器
[0132]121:第一放大器
[0133]122:第二放大器
[0134]123、L1:鎖存電路
[0135]124、125、126、S1、S2、S3、Sla:開關(guān)
[0136]a、b:接點(diǎn)
[0137]A1、A2:差動(dòng)放大器
[0138]Cclk、Cclkl ?Cclk4:時(shí)鐘脈沖
[0139]Co:電容器
[0140]EN、EN1、EN2:致能信號(hào)
[0141]ENB:反相致能信號(hào)
[0142]Pclk:電荷栗用時(shí)鐘脈沖
[0143]Ql ?Q6:M0S 晶體管
[0144]R0、Rl、Rla、r2:電阻
[0145]S1、S2、S3、Sll、S12:步驟
[0146]Sclk:系統(tǒng)時(shí)鐘脈沖
[0147]td:期間
[0148]V+、V-:電壓
[0149]VCC:外部電源電壓
[0150]Vdd:電源電壓
[0151]Vdiv:分壓電壓
[0152]VDDREF:內(nèi)部電源電壓用參考電壓
[0153]VDD:內(nèi)部電源電壓
[0154]Vhv:高電壓
[0155]Vin:輸入電壓
[0156]VIN:輸入端子
[0157]Vm:反相輸入端子電壓
[0158]Vo:輸出電壓
[0159]Voffset:偏移電壓
[0160]Vpp:輸出電壓
[0161]VREF、Vref、Vref2:參考電壓
[0162]Vstep:步進(jìn)電壓
[0163]Vtarget:目標(biāo)電壓
[0164]φ 1、Φ 2:時(shí)鐘脈沖信號(hào)
【具體實(shí)施方式】
[0165]以下，參照附圖來(lái)說(shuō)明本發(fā)明的實(shí)施方式。此外，在以下的各實(shí)施方式中，對(duì)相同的構(gòu)成要素附加相同的附圖標(biāo)記。
[0166]實(shí)施方式1.
[0167]圖6A是表示本發(fā)明的實(shí)施方式I的高電壓產(chǎn)生電路的構(gòu)成例的電路圖，圖6B是表示圖6A的比較器電路3的構(gòu)成例的電路圖。在圖6A中，高電壓產(chǎn)生電路構(gòu)成為包括與門1、電荷栗電路2、包含分壓電阻R0、分壓電阻Rl的分壓電路7、例如為無(wú)偏移比較器而構(gòu)成輸出電壓控制電路的比較器電路3-1、比較器電路3-2 (統(tǒng)稱時(shí)為附圖標(biāo)記3)、反相器(inverter) 4以及時(shí)鐘脈沖產(chǎn)生電路50。此外，時(shí)鐘脈沖產(chǎn)生電路50用于后述實(shí)施方式而省略圖示。
[0168]在圖6A中，將電荷栗用時(shí)鐘脈沖Pclk輸入至與門I的第一輸入端子，將來(lái)自各比較器電路3-1及比較器電路3-2的輸出電壓作為致能信號(hào)EN而輸入至與門I的第二輸入端子。將來(lái)自與門I的輸出電壓輸入至電荷栗電路2，電荷栗電路2將電源電壓升壓至比電源電壓Vdd高的高電壓Vhv，并予以輸出。分壓電阻R0、分壓電阻Rl在它們的各一端串聯(lián)連接，電阻RO的另一端接地，電阻Rl的另一端連接于電荷栗電路2的輸出端子。
[0169]高電壓Vhv經(jīng)分壓電阻R0、分壓電阻Rl分壓之后，將與高電壓Vhv對(duì)應(yīng)的分壓電壓Vdiv輸入至各比較器電路3-1及比較器電路3-2的各反相輸入端子。此外，將規(guī)定的參考電壓Vref輸入至各比較器電路3-1及比較器電路3_2的非反相輸入端子。比較器電路3-1基于來(lái)自時(shí)鐘脈沖產(chǎn)生電路50的時(shí)鐘脈沖Cclk而工作，對(duì)輸入至反相輸入端子的電壓與輸入至非反相輸入端子的電壓進(jìn)行比較，將作為比較結(jié)果信號(hào)的輸出電壓Vo作為致能信號(hào)EN而輸入至與門I的第二輸入端子。此外，借助反相器4將來(lái)自時(shí)鐘脈沖產(chǎn)生電路50的時(shí)鐘脈沖Cclk反相之后，輸入至比較器電路3-2的時(shí)鐘脈沖端子。比較器電路3-2基于經(jīng)反相的時(shí)鐘脈沖Cclk而工作，對(duì)輸入至反相輸入端子的電壓與輸入至非反相輸入端子的電壓進(jìn)行比較，將作為比較結(jié)果信號(hào)的輸出電壓Vo作為致能信號(hào)EN而輸入至與門I的第二輸入端子。
[0170]在圖6B中，比較器電路3構(gòu)成為包括:差動(dòng)放大器Al，例如為運(yùn)算放大器，以規(guī)定的電源電壓Vdd工作；開關(guān)SI?開關(guān)S3 ;以及輸入親合電容器(以下成為輸入電容器)Cs，用以使輸入信號(hào)電容耦合。在圖6B中，將輸入至比較器電路3的非反相輸入端子的電壓V+輸入至差動(dòng)放大器Al的非反相輸入端子，并連接于開關(guān)S3的接點(diǎn)a。此外，將輸入至比較器電路3的反相輸入端子的電壓V-經(jīng)由開關(guān)S3的接點(diǎn)b及共通端子、以及輸入電容器Cs而輸入至差動(dòng)放大器Al的反相輸入端子。自差動(dòng)放大器Al輸出的輸出電壓經(jīng)由開關(guān)S2而反饋至反相輸入端子，且經(jīng)由開關(guān)SI而作為比較器電路3的輸出電壓Vo輸出。此外，開關(guān)SI?開關(guān)S3是依據(jù)輸入至?xí)r鐘脈沖端子(Φ)的時(shí)鐘脈沖而如以下般被控制為接通或斷開。
[0171](A)當(dāng)比較器比較工作期間=電荷栗電路2受控制時(shí):開關(guān)SI接通，開關(guān)S2斷開，開關(guān)S3切換至接點(diǎn)b側(cè)(分壓電壓Vdiv)。
[0172](B)當(dāng)偏移消除期間=電荷栗電路2不受控制時(shí):開關(guān)SI斷開，開關(guān)S2接通，開關(guān)S3切換至接點(diǎn)a側(cè)(參考電壓Vref)。
[0173]在本實(shí)施方式中，特征為包括2個(gè)比較器電路3-1、比較器電路3-2，且使上述2個(gè)比較器電路3-1、比較器電路3-2交替地工作。當(dāng)2個(gè)比較器電路3-1、比較器電路3-2中的一比較器為偏移消除期間時(shí)，另一比較器為比較器工作期間，電荷栗電路2無(wú)接縫地(seamless)、不中斷地(continuously)被控制。因此，可以解決如上述般在電荷栗的非控制期間高電壓Vhv增大或減少的問題。在此，由于2個(gè)比較器電路3-1、比較器電路3-2無(wú)法完全相同，因此，當(dāng)分壓電壓Vdiv非常接近參考電壓Vref時(shí)有一個(gè)輸出高另一個(gè)輸出低的情況，但最多I時(shí)鐘脈沖的工作期間便能修正，所以沒有問題。
[0174]如以上所說(shuō)明，根據(jù)本實(shí)施方式，包括2個(gè)比較器電路3-1、比較器電路3-2，使上述2個(gè)比較器電路3-1、比較器電路3-2交替地工作，而使電荷栗電路2工作，因此，可解決電荷栗的非控制期間高電壓Vhv增大或減少的問題。因此，與現(xiàn)有技術(shù)相比能穩(wěn)定地工作，且可補(bǔ)償差動(dòng)放大器的偏移電壓，高精度地控制規(guī)定的高電壓。
[0175]此外，在本實(shí)施方式中，使用的是單相時(shí)鐘脈沖Cclk，但本發(fā)明并不限定于此，亦可使用2個(gè)時(shí)鐘脈沖互補(bǔ)的非重疊兩相時(shí)鐘脈沖。此外，亦可對(duì)開關(guān)S1、開關(guān)S2、開關(guān)S3分別分配個(gè)別的時(shí)鐘脈沖。
[0176]實(shí)施方式2.
[0177]圖7A是表示本發(fā)明的實(shí)施方式2的高電壓產(chǎn)生電路的構(gòu)成例的電路圖，圖7B是表示圖7A的比較器電路3A的構(gòu)成例的電路圖。此外，圖7C是由圖7A的時(shí)鐘脈沖產(chǎn)生電路51產(chǎn)生的時(shí)鐘脈沖Cclkl、時(shí)鐘脈沖Cclk2的時(shí)序圖。
[0178]如圖7A所示，實(shí)施方式2的高電壓產(chǎn)生電路與圖6A的實(shí)施方式I的高電壓產(chǎn)生電路相比有以下不同點(diǎn)。
[0179](I)還包括電荷栗電路2A與與門1A。
[0180](2)因與門IA的存在而還包括反相器5。
[0181](3)取代比較器電路3-1、比較器電路3-2，而包括比較器電路3A-1、比較器電路3A-2 (統(tǒng)稱時(shí)為附圖標(biāo)記3A)。
[0182](4)取代時(shí)鐘脈沖產(chǎn)生電路50而包括時(shí)鐘脈沖產(chǎn)生電路51。此外，時(shí)鐘脈沖產(chǎn)生電路51用于后述實(shí)施方式而省略圖示。
[0183]以下，詳細(xì)敘述不同點(diǎn)。
[0184]在圖7A中，時(shí)鐘脈沖產(chǎn)生電路51如圖7C所示般以比較工作期間長(zhǎng)于偏移消除期間、且各比較器電路3A-1、比較器電路3A-2的偏移消除期間不重疊的方式，產(chǎn)生各時(shí)鐘脈沖Cclkl、時(shí)鐘脈沖Cclk2。在此，各時(shí)鐘脈沖Cclkl、時(shí)鐘脈沖Cclk2的相位差Δ Θ為O< Δ Θ < 180度的范圍。
[0185]將時(shí)鐘脈沖Pclk輸入至與門I的第一輸入端子，且經(jīng)由反相器5而輸入至與門IA的第一輸入端子。與電荷栗電路2同樣地，電荷栗電路2A將電源電壓升壓至規(guī)定的高電壓Vhv并予以輸出。此外，電荷栗電路2及電荷栗電路2A的各輸出端子相互連接。比較器電路3A-1、比較器電路3A-2的輸入端子側(cè)的連接與實(shí)施方式I相同，但比較器電路3A-1與時(shí)鐘脈沖Cclkl同步而將比較結(jié)果的輸出電壓Vo作為致能信號(hào)EN2輸出至與門IA的第二輸入端子。此外，比較器電路3A-2與時(shí)鐘脈沖Cclk2同步而將比較結(jié)果的輸出電壓Vo作為致能信號(hào)ENl輸出至與門I的第二輸入端子。
[0186]在圖7B中，比較器電路3A與圖6A的比較器電路3相比有以下不同點(diǎn)。比較器電路3A而包括開關(guān)Sla取代開關(guān)SI。在此，將差動(dòng)放大器Al的輸出電壓輸入至開關(guān)Sla的接點(diǎn)a，開關(guān)Sla的接點(diǎn)b接地，且自開關(guān)Sla的共通端子輸出輸出電壓Vo。開關(guān)Sla在偏移消除期間切換至接點(diǎn)b側(cè)，在比較器比較工作期間切換至接點(diǎn)a側(cè)。
[0187]在如上所述般構(gòu)成的高電壓產(chǎn)生電路中，設(shè)有2個(gè)電荷栗電路2、2A，且產(chǎn)生用于各比較器電路3A-1、比較器電路3A-2的2個(gè)時(shí)鐘脈沖Cclkl、Cclk2。在此，各時(shí)鐘脈沖CclkU Cclk2的比較器比較工作期間設(shè)定得比偏移消除期間長(zhǎng)，時(shí)鐘脈沖Cclk2自時(shí)鐘脈沖Cclkl以規(guī)定的相位差△ Θ偏移(shift)。在以上的高電壓產(chǎn)生電路中，具有與實(shí)施方式I的作用效果相同的作用效果，并且具有以下的作用效果。如圖7C所示，電荷栗電路2、電荷栗電路2A的工作時(shí)間的比例Top以下式表示。
[0188]Top =比較工作期間/時(shí)鐘脈沖的I循環(huán)期間(I)
[0189]因此，電荷栗電路2、電荷栗電路2A的性能不會(huì)大幅降低。此外，修正上述比例Top而將電荷栗電路2、2A分別設(shè)為實(shí)施方式I的電荷栗2的二分之一的尺寸，由此電流驅(qū)動(dòng)能力與實(shí)施方式I同等，且可輸出脈動(dòng)(ripple)更小的高電壓Vhv。
[0190]此外，將偏移消除期間略有偏移的比較器電路及對(duì)應(yīng)的時(shí)鐘脈沖以及電荷栗電路準(zhǔn)備多個(gè)(2個(gè)以上)且使它們并聯(lián)工作，由此可實(shí)現(xiàn)進(jìn)一步減少輸出高電壓的脈動(dòng)、或提尚電流驅(qū)動(dòng)能力的尚電壓廣生電路。
[0191]實(shí)施方式3.
[0192]圖8是表示本發(fā)明的實(shí)施方式3的高電壓產(chǎn)生電路的構(gòu)成例的電路圖。如圖8所示，實(shí)施方式3的高電壓產(chǎn)生電路與圖6A的實(shí)施方式I的高電壓產(chǎn)生電路相比有以下不同點(diǎn)。
[0193](I)取代比較器電路3-1，而包括實(shí)施方式2的比較器電路3A-1。
[0194](2)取代比較器電路3-2，而包括作為不具有無(wú)偏移功能的通常的比較器的差動(dòng)放大器A2。此外，向差動(dòng)放大器A2的非反相輸入端子輸入?yún)⒖茧妷篤ref。
[0195](3)還包括或門(OR Gate) 6，該或門6運(yùn)算來(lái)自比較器電路3A-1的輸出電壓Vo、與來(lái)自差動(dòng)放大器A2的輸出電壓Vo的邏輯和，產(chǎn)生致能信號(hào)EN并輸出至與門I的第二輸入端子。
[0196](4)取代分壓電路7而包括分壓電路7A，該分壓電路7A是由電阻R0、電阻r2、電阻Rla( = Rl - r2)串聯(lián)連接而構(gòu)成。在此，在電阻RO與電阻r2的連接點(diǎn)產(chǎn)生分壓電壓Vdiv，在電阻Rla與電阻r2的連接點(diǎn)產(chǎn)生分壓電壓Vdiv2，并輸入至差動(dòng)放大器A2的反相輸入端子。
[0197]在本實(shí)施方式中，特征為包括I個(gè)無(wú)偏移比較器電路3A-1以及差動(dòng)放大器A2，該差動(dòng)放大器A2為不具有無(wú)偏移功能的通常的比較器。差動(dòng)放大器A2用以在高電壓Vhv的升壓期間恢復(fù)高電壓Vhv的降低，且無(wú)偏移比較器電路3A-1用以在偏移消除期間恢復(fù)高電壓Vhv的降低。另一方面，無(wú)偏移比較器電路3A-1在高電壓Vhv為穩(wěn)定狀態(tài)時(shí)用以高電壓Vhv的高精確的控制(regulat1n)調(diào)整。因此，在差動(dòng)放大器A2中，可將比分壓電壓Vdiv略高的分壓電壓Vdiv2輸入至反相輸入端子，在高電壓Vhv達(dá)到接近目標(biāo)電壓之間，無(wú)關(guān)于時(shí)鐘脈沖Cclk而使電荷栗電路2連續(xù)地工作。之后，無(wú)偏移比較器電路3A-1以使高電壓Vhv變成目標(biāo)電壓的方式高精度地工作。在偏移消除期間，電荷栗電路2停止工作，高電壓Vhv應(yīng)會(huì)略微降低。其結(jié)果，與實(shí)施方式2同樣地，時(shí)鐘脈沖Cclkl構(gòu)成為具有比偏移消除期間長(zhǎng)的比較工作期間。
[0198]如以上所說(shuō)明，根據(jù)本實(shí)施方式，包括無(wú)偏移比較器電路3A-1及差動(dòng)放大器A2，而使電荷栗電路2工作，因此，可解決電荷栗的非控制期間高電壓Vhv增大或大幅減少的問題。因此，與現(xiàn)有技術(shù)相比能穩(wěn)定地工作，且可高精確地控制規(guī)定的高電壓。
[0199]實(shí)施方式4.
[0200]圖9是表示本發(fā)明的實(shí)施方式4的高電壓產(chǎn)生電路的構(gòu)成例的電路圖。如圖9所示，實(shí)施方式4的高電壓產(chǎn)生電路與圖8的實(shí)施方式3的高電壓產(chǎn)生電路相比有以下不同點(diǎn)。
[0201](I)分壓電路7的構(gòu)成與實(shí)施方式I相同。在此，將分壓電壓Vdiv輸入至比較器電路3A-1及差動(dòng)放大器A2的各反相輸入端子。
[0202](2)作為輸入至差動(dòng)放大器A2的非反相輸入端子的參考電壓，使用比上述參考電壓Vref低的參考電壓Vref2。參考電壓Vref2例如由下式表示。
[0203]Vref2 = Vref 一 Δ Vref (2)
[0204]在此，ΔVref = 0.0lV ?0.1V。
[0205]借助如以上般構(gòu)成，可獲得與實(shí)施方式3相同的作用效果。
[0206]而且，在實(shí)施方式3及實(shí)施方式4中，借助如實(shí)施方式2般、準(zhǔn)備兩組以上無(wú)偏移比較器電路及對(duì)應(yīng)的電荷栗電路，且將各偏移消除期間偏移設(shè)定，由此可獲得與實(shí)施方式2相同的效果。
[0207]作為不具有無(wú)偏移功能的通常比較器的差動(dòng)放大器可共用I個(gè)，但準(zhǔn)備多個(gè)亦無(wú)問題，在此情況下，實(shí)施方式3中可設(shè)置多個(gè)電阻r2，在實(shí)施方式4中可設(shè)置多個(gè)Vref2。
[0208]實(shí)施方式5.
[0209]圖1OA是表示本發(fā)明的實(shí)施方式5的調(diào)節(jié)器電路的構(gòu)成例的電路圖，圖1OB是表示圖1OA的比較器電路3B的構(gòu)成例的電路圖。例如在NAND快閃存儲(chǔ)器等非易失性存儲(chǔ)裝置中，是使用來(lái)自包括上述電荷栗電路的高電壓產(chǎn)生電路的輸出電壓，利用電壓調(diào)節(jié)器電路產(chǎn)生高電壓(HV)至中間電壓(MV)之間的各種電壓，在以下的實(shí)施方式中，說(shuō)明適于上述各電壓的調(diào)節(jié)器電路。
[0210]在圖1OA中，實(shí)施方式5的調(diào)節(jié)器電路構(gòu)成為包括2個(gè)比較器電路3Β-1、3Β-2(統(tǒng)稱時(shí)為附圖標(biāo)記3B)、反相器4、分壓電阻R0、分壓電阻Rl以及構(gòu)成降電壓電路的N通道MOS晶體管Q1，該降電壓電路使輸入的高電壓Vhv降壓為輸出電壓Vpp。
[0211]將高電壓Vhv施加于MOS晶體管Ql的漏極，且施加在各比較器電路3B-1、比較器電路3B-2的各電源端子。將時(shí)鐘脈沖Cclk供給至比較器電路3B-1，且經(jīng)由反相器4而供給至比較器電路3B-2。將來(lái)自分壓電路7的分壓電壓Vdiv輸入至比較器電路3B-1及比較器電路3B-2的各反相輸入端子。將規(guī)定的參考電壓Vref輸入至比較器電路3B-1及比較器電路3B-2的各非反相輸入端子。將來(lái)自比較器電路3B-1、比較器電路3B-2的各輸出電壓Vo作為致能信號(hào)EN而施加于MOS晶體管Ql的閘極。而且，MOS晶體管Ql的源極產(chǎn)生自高電壓Vhv降壓后的規(guī)定的電壓Vpp并予以輸出。
[0212]在圖1OB中，比較器電路3B的構(gòu)成與圖6B的比較器電路3相同，但不同點(diǎn)為對(duì)電源端子施加高電壓Vhv。雖未圖不，但亦可包括其他電源Vdd。
[0213]如以上般構(gòu)成的調(diào)節(jié)器電路構(gòu)成為包括MOS晶體管Q1、分壓電路7以及具有參考電壓Vref的比較器電路3B-1、比較器電路3B-2，偏移的問題與之前的實(shí)施方式同樣地共通。該調(diào)節(jié)器電路除了包括降電壓用MOS晶體管Ql以外，與實(shí)施方式I的高電壓產(chǎn)生電路同樣地工作。因此，與實(shí)施方式I同樣地，可高精確且穩(wěn)定地產(chǎn)生規(guī)定的輸出電壓Vpp。
[0214]實(shí)施方式6.
[0215]圖1lA是表示本發(fā)明的實(shí)施方式6的調(diào)節(jié)器電路的構(gòu)成例的電路圖。如圖1lA所示，實(shí)施方式6的調(diào)節(jié)器電路與圖1OA的實(shí)施方式5的調(diào)節(jié)器電路相比有以下不同點(diǎn)。
[0216](I)取代N通道MOS晶體管Q1，而包括構(gòu)成降電壓電路的P通道MOS晶體管Q2。此外，P通道MOS晶體管Q2的基底襯墊(substrate pad)連接于高電壓Vhv。
[0217](2)輸入至比較器電路3B-1、比較器電路3B-2的輸入電壓不同。具體而言，將來(lái)自分壓電路7的分壓電壓Vdiv輸入至比較器電路3B-1、比較器電路3B-2的各非反相輸入端子，將規(guī)定的參考電壓Vref輸入至比較器電路3B-1、比較器電路3B-2的各反相輸入端子。
[0218]如以上般構(gòu)成的調(diào)節(jié)器電路除了 MOS晶體管Q2使用P通道MOS晶體管以外，與實(shí)施方式5同樣地工作，從而與實(shí)施方式5同樣地，可高精確且穩(wěn)定地產(chǎn)生規(guī)定的輸出電壓Vpp0
[0219]實(shí)施方式6的變形例.
[0220]圖1lB是實(shí)施方式6的調(diào)節(jié)器電路的變形例，是與將實(shí)施方式I改成實(shí)施方式2同樣地改變圖1lA的實(shí)施方式6的電路后的電路，與圖1lA的調(diào)節(jié)器電路相比有以下不同點(diǎn)。
[0221](I)還包括P通道MOS晶體管Q4。此外，P通道MOS晶體管Q4的基底襯墊連接于高電壓Vhv。
[0222](2)取代比較器電路3B而包括比較器電路3C。比較器電路3C的構(gòu)成與比較器電路3A相同，不同點(diǎn)為對(duì)電源端子施加高電壓Vhv。雖未圖不，但亦可包括其他電源Vdd。各比較器電路的輸出分別連接于P通道MOS晶體管Q2及P通道MOS晶體管Q4的柵極。
[0223](3)與實(shí)施方式2同樣地包括2個(gè)時(shí)鐘脈沖Cclkl、時(shí)鐘脈沖Cclk2。
[0224]與實(shí)施方式2同樣地，如以上般構(gòu)成的實(shí)施方式6及其變形例的調(diào)節(jié)器電路將2個(gè)時(shí)鐘脈沖的偏移消除期間偏移地設(shè)定，由此可獲得與實(shí)施方式2相同的效果。與實(shí)施方式5同樣地，可高精確且穩(wěn)定地產(chǎn)生規(guī)定的輸出電壓Vpp，且可減少脈動(dòng)電壓。
[0225]實(shí)施方式7.
[0226]圖12是表示本發(fā)明的實(shí)施方式7的調(diào)節(jié)器電路的構(gòu)成例的電路圖。如圖12所示，實(shí)施方式7的調(diào)節(jié)器電路與圖1lA的實(shí)施方式6的調(diào)節(jié)器電路相比有以下不同點(diǎn)。
[0227](I)包括P通道MOS晶體管Q3及N通道MOS晶體管Q4，且還包括電平偏移器8，該電平偏移器8使致能信號(hào)EN電平移位(升壓)并施加于MOS晶體管Q2。
[0228](2)取代比較器電路3B-1、比較器電路3B_2而包括比較器電路3_1、比較器電路3-2，且輸入的電源電壓與輸入電壓不同。具體而言，電源電壓換成電源Vdd，將來(lái)自分壓電路7的分壓電壓Vdiv輸入至比較器電路3-1、比較器電路3-2的各反相輸入端子，將規(guī)定的參考電壓Vref輸入至比較器電路3-1、比較器電路3_2的各非反相輸入端子。
[0229]在此，MOS晶體管Q2?Q4構(gòu)成降電壓電路。以下，詳細(xì)敘述不同點(diǎn)。
[0230]在圖12的電平偏移器8中，將致能信號(hào)EN施加于MOS晶體管Q4的柵極，且MOS晶體管Q4的的源極接地。MOS晶體管Q4的漏極連接于MOS晶體管Q3的漏極及柵極、以及MOS晶體管Q2的柵極。將高電壓Vhv施加于MOS晶體管Q2的源極及基底襯墊、MOS晶體管Q3的基底襯墊及源極，MOS晶體管Q2的漏極連接于分壓電路7，且輸出輸出電壓Vpp。
[0231]如以上般構(gòu)成的調(diào)節(jié)器電路中，比較器電路3-1、比較器電路3-2的電源電壓以規(guī)定的電源電壓Vdd工作，電平偏移器8構(gòu)成電平移位及邏輯一致電路。為了避免振蕩，MOS晶體管Q2?Q4的尺寸需要謹(jǐn)慎地設(shè)定。此外，亦可構(gòu)成為，連接在MOS晶體管Q2的柵極串聯(lián)連接有電容器及電阻的電路(另一端接地)而防止振蕩。
[0232]如以上般構(gòu)成的調(diào)節(jié)器電路除了使用電平偏移器8以外，與實(shí)施方式5及實(shí)施方式6同樣地工作，從而與實(shí)施方式5及實(shí)施方式6同樣地可高精確且穩(wěn)定地產(chǎn)生規(guī)定的輸出電壓Vpp。
[0233]實(shí)施方式8.
[0234]圖13是表示本發(fā)明的實(shí)施方式8的調(diào)節(jié)器電路的構(gòu)成例的電路圖。如圖13所示，實(shí)施方式8的調(diào)節(jié)器電路與圖12的實(shí)施方式7的調(diào)節(jié)器電路相比有以下不同點(diǎn)。
[0235](I)除了電平偏移器8之外，還包括進(jìn)行電平移位(升壓)的電平偏移器8A。
[0236](2)還包括用于電平偏移器8的P通道MOS晶體管Q5以及用于電平偏移器8A的P通道MOS晶體管Q6。在此，在輸入電壓與輸出電壓之間，MOS晶體管Q5、M0S晶體管Q6與MOS晶體管Q2串聯(lián)連接，且MOS晶體管Q5、MOS晶體管Q6相互并聯(lián)地連接。此外，電平偏移器8、電平偏移器8A以高電壓Vhv來(lái)驅(qū)動(dòng)。
[0237](3)取代比較器電路3-1、比較器電路3-2，而包括比較器電路3A_1、比較器電路3A-2。
[0238]與圖13中，將高電壓Vhv施加于MOS晶體管Q2的源極及基底襯墊，上述MOS晶體管Q2的柵極連接于MOS晶體管Q5、M0S晶體管Q6的各源極。比較器電路3A-2將作為比較結(jié)果的輸出電壓的致能信號(hào)ENl經(jīng)由電平偏移器8而輸出至MOS晶體管Q5的柵極。此外，比較器電路3A-1將作為比較結(jié)果的輸出電壓的致能信號(hào)EN2經(jīng)由電平偏移器8A而輸出至MOS晶體管Q6的柵極。MOS晶體管Q5、MOS晶體管Q6的漏極連接于分壓電路7，產(chǎn)生規(guī)定的輸出電壓Vpp并予以輸出。
[0239]如以上般構(gòu)成的調(diào)節(jié)器電路中，比較器電路3A-1、比較器電路3A-2的電源電壓以規(guī)定的電源電壓Vdd工作，電平偏移器8構(gòu)成電平移位及邏輯一致電路。為了避免振蕩，MOS晶體管Q2?MOS晶體管Q6的尺寸需要謹(jǐn)慎地設(shè)定。尤其是，為了避免振蕩而插入MOS晶體管Q2。
[0240]在此，與實(shí)施方式2同樣地，本實(shí)施方式8包括2組以上的比較器電路、電平移位電路、PMOS晶體管及偏移消除期間略微偏移的時(shí)鐘脈沖，由此可獲得與實(shí)施方式2相同的效果。
[0241]如以上般構(gòu)成的調(diào)節(jié)器電路除了使用電平偏移器8以外，與實(shí)施方式5及實(shí)施方式6同樣地工作，從而與實(shí)施方式5及實(shí)施方式6同樣地，可高精確且穩(wěn)定地產(chǎn)生規(guī)定的輸出電壓Vpp。
[0242]實(shí)施方式9.
[0243]圖14A是表示本發(fā)明的實(shí)施方式9的高電壓產(chǎn)生電路的構(gòu)成例的電路圖，圖14B是表示圖14A的比較器電路3D的構(gòu)成例的電路圖。此外，圖14C是由圖14A的時(shí)鐘脈沖產(chǎn)生電路52產(chǎn)生的時(shí)鐘脈沖Cclkl?Cclk4的時(shí)序圖，且是表示比較器電路3D-1、比較器電路3D-2的開關(guān)的連接的圖。
[0244]如圖14A所示，實(shí)施方式9的高電壓產(chǎn)生電路與圖6A的實(shí)施方式I的高電壓產(chǎn)生電路相比有以下不同點(diǎn)。
[0245](I)取代比較器電路3-1、比較器電路3-2，而包括比較器電路3D_1、比較器電路3D-2 (統(tǒng)稱時(shí)為附圖標(biāo)記3D)。
[0246](2)在比較器電路3D的輸出端還包括電容器Co。
[0247](3)取代時(shí)鐘脈沖產(chǎn)生電路50，包括時(shí)鐘脈沖產(chǎn)生電路52。此外，相應(yīng)地，刪除反相器4。
[0248]以下，詳細(xì)敘述不同點(diǎn)。
[0249]圖14A中時(shí)鐘脈沖產(chǎn)生電路52，如圖14C所示，以不同時(shí)鐘脈沖Cclkl、時(shí)鐘脈沖Cclk2、或時(shí)鐘脈沖Cclk3、時(shí)鐘脈沖Cclk4控制各比較器電路的開關(guān)S1、開關(guān)S2、開關(guān)S3。目的在于，在自偏移消除期間移至比較器工作期間的瞬間，在比較器電路輸出準(zhǔn)確的比較結(jié)果之前需要一定的時(shí)間期間，因此，有必要在電荷栗的控制中不使用此迀移期間來(lái)進(jìn)行。圖14C中以期間td表示的時(shí)間期間是上述迀移所需的時(shí)間期間。
[0250]比較器電路3D-1與時(shí)鐘脈沖Cclkl、時(shí)鐘脈沖Cclk2同步地將比較結(jié)果的輸出電壓Vo作為致能信號(hào)EN而輸出至與門I的第二輸入端子，時(shí)鐘脈沖Cclkl控制開關(guān)SI，時(shí)鐘脈沖Cclk2控制開關(guān)S2及開關(guān)S3。在此，自開關(guān)S2及開關(guān)S3從偏移消除設(shè)定切換成比較器比較工作設(shè)定的瞬間起經(jīng)過時(shí)間期間td之后，開關(guān)SI接通，將比較器輸出Vo輸出至致能信號(hào)EN。由此，比較器3D-1的比較工作的迀移期間雖然不會(huì)反應(yīng)到致能信號(hào)EN，但該時(shí)間期間td仍由比較器3D-2控制，因此，與實(shí)施方式I同樣地不中斷地控制電荷栗。比較器電路3D-2亦與時(shí)鐘脈沖Cclk3、時(shí)鐘脈沖Cclk4同步地如上述般工作。時(shí)鐘脈沖Cclk3為時(shí)鐘脈沖Cclkl的反相時(shí)鐘脈沖，時(shí)鐘脈沖Cclk4是使時(shí)鐘脈沖Cclk2以時(shí)鐘脈沖Cclkl的一半周期移位后的時(shí)鐘脈沖，從而達(dá)成上述工作。
[0251]因此，根據(jù)本時(shí)序的控制，可以避免比較器電路的比較器比較工作開始時(shí)的應(yīng)對(duì)速度的迀移期間問題，從而可更高精確地進(jìn)行電荷栗控制。
[0252]此外，雖然上述比較器電路的比較器比較工作開始時(shí)的應(yīng)對(duì)速度的迀移期間問題在所有實(shí)施方式中共通，但借助如本實(shí)施方式9般適當(dāng)?shù)乜刂票容^器電路的開關(guān)而可解決。此外，電容器Co用于切換比較器時(shí)減少噪音及應(yīng)對(duì)速度調(diào)整。
[0253]實(shí)施方式的效果.
[0254]圖15A是表示現(xiàn)有的快閃存儲(chǔ)器的晶圓測(cè)試處理的一例的流程圖。圖15B是表示使用實(shí)施方式的高電壓產(chǎn)生電路及調(diào)節(jié)器電路的情況下快閃存儲(chǔ)器的晶圓測(cè)試處理的一例的流程圖。
[0255]在圖15A的步驟(step)SOl中，在步驟S02中執(zhí)行對(duì)各種電壓進(jìn)行修整的處理。然后，在步驟S03中，在電壓修整之后監(jiān)控電壓。在此，步驟S02的各種電壓例如為如下所示。
[0256](I)用于高電壓(HV)、中間電壓(MV)及低電壓(LV)的參考電壓Vref、用于振蕩電路的參考電壓Vref、以及用于備用電路(standby circuit)的參考電壓Vref ；
[0257](2)用于編程(數(shù)據(jù)寫入)及數(shù)據(jù)擦除的高電壓(HV);
[0258](3)用于編程(數(shù)據(jù)寫入)、數(shù)據(jù)擦除及數(shù)據(jù)讀出的中間電壓(MV);以及
[0259](4)用于供給多個(gè)控制信號(hào)的電平的低電壓(LV)。
[0260]相對(duì)于此，在將實(shí)施方式的高電壓產(chǎn)生電路及調(diào)節(jié)器電路用于例如快閃存儲(chǔ)器等非易失性存儲(chǔ)裝置的情況下，在圖15B的步驟Sll中，執(zhí)行對(duì)BGR(band gap reference，能帶間隙參考)參考電壓Vrefw進(jìn)行修整(調(diào)整)的處理之后，在步驟S12中在電壓修整后執(zhí)行電壓監(jiān)控處理便可。
[0261]在將實(shí)施方式的高電壓產(chǎn)生電路及調(diào)節(jié)器電路用于例如快閃存儲(chǔ)器等非易失性存儲(chǔ)裝置的情況下，不執(zhí)行修整各種電壓的處理，便可高精確且準(zhǔn)確地控制來(lái)自包括電荷栗電路的高電壓產(chǎn)生電路的高電壓Vhv。不僅可自制造的半導(dǎo)體芯片中除去相關(guān)電路，且可大幅削減晶圓測(cè)試的工作時(shí)間及測(cè)試時(shí)間。在圖15A的現(xiàn)有的晶圓測(cè)試中需要合計(jì)115個(gè)項(xiàng)目的處理，相對(duì)于此，若使用本實(shí)施方式，可減少至一半以下而變成約45個(gè)項(xiàng)目，可削減制造成本，且可大幅減少半導(dǎo)體芯片的大小。
[0262]變形例.
[0263]在以上的實(shí)施方式中，對(duì)高電壓產(chǎn)生電路進(jìn)行了說(shuō)明，但本發(fā)明并不限定于此，亦可由至少產(chǎn)生比參考電壓Vref高的電壓的電壓產(chǎn)生電路構(gòu)成。
[0264]本實(shí)施方式的高電壓產(chǎn)生電路并不限于NAND型快閃存儲(chǔ)器，亦可應(yīng)用于其他快閃存儲(chǔ)器等非易失性半導(dǎo)體存儲(chǔ)裝置、例如用于電子設(shè)備的調(diào)節(jié)器電路、電源裝置等的半導(dǎo)體裝置。
[0265]在利用CMOS電路制作本電路的情況下，開關(guān)元件由MOS晶體管構(gòu)成，電容器由MOS電容器或Μ0Μ(使用配線間電容)、MIS(使用形成于配線層間的絕緣膜)電容器構(gòu)成，電阻由擴(kuò)散層或多晶硅層構(gòu)成。而且，分壓電路除了可使用電阻分壓以外，還可使用將電容器串聯(lián)連接的電容分壓電路。
[0266][工業(yè)上的實(shí)用性]
[0267]如以上詳細(xì)敘述般，根據(jù)本發(fā)明的電壓產(chǎn)生電路及調(diào)節(jié)器電路，與現(xiàn)有技術(shù)相比能穩(wěn)定地工作，且可高精確地控制規(guī)定的高電壓。
【主權(quán)項(xiàng)】
1.一種電壓產(chǎn)生電路，包括進(jìn)行升壓至比電源電壓高的高電壓的電荷栗電路以及以使經(jīng)升壓的上述高電壓變成規(guī)定參考電壓的方式進(jìn)行控制的輸出電壓控制電路，上述電壓產(chǎn)生電路的特征在于: 上述輸出電壓控制電路包括至少2個(gè)無(wú)偏移比較器電路、或至少I個(gè)無(wú)偏移比較器電路及至少I個(gè)差動(dòng)放大器， 其中上述無(wú)偏移比較器電路包括: 親合電容器，輸入與上述高電壓對(duì)應(yīng)的電壓； 差動(dòng)放大器，將來(lái)自上述耦合電容器的電壓與規(guī)定的參考電壓進(jìn)行比較，并將比較結(jié)果電壓輸出至上述電荷栗電路；以及 多個(gè)開關(guān)，分別連接于上述差動(dòng)放大器，用以消除上述差動(dòng)放大器的偏移。2.如權(quán)利要求1所述的電壓產(chǎn)生電路，其中上述輸出電壓控制電路包括2個(gè)無(wú)偏移比較器電路， 上述2個(gè)無(wú)偏移比較器電路構(gòu)成為，使用至少I個(gè)時(shí)鐘脈沖，并使偏移消除期間與比較器工作期間相互交替地進(jìn)行工作。3.如權(quán)利要求1所述的電壓產(chǎn)生電路，其中上述輸出電壓控制電路包括至少2個(gè)無(wú)偏移比較器電路， 上述至少2個(gè)無(wú)偏移比較器電路構(gòu)成為，使用至少2個(gè)時(shí)鐘脈沖，使偏移消除期間相互不重疊，且在各上述無(wú)偏移比較器電路中使上述偏移消除期間與比較器工作期間交替地進(jìn)行工作。4.如權(quán)利要求1所述的電壓產(chǎn)生電路，其中上述輸出電壓控制電路包括I個(gè)無(wú)偏移比較器電路及I個(gè)差動(dòng)放大器， 上述無(wú)偏移比較器電路構(gòu)成為，使用至少I個(gè)時(shí)鐘脈沖，并使偏移消除期間與比較器工作期間相互交替地進(jìn)行工作。5.如權(quán)利要求1所述的電壓產(chǎn)生電路，其中上述輸出電壓控制電路包括至少2個(gè)無(wú)偏移比較器電路及至少I個(gè)差動(dòng)放大器， 上述至少2個(gè)無(wú)偏移比較器電路構(gòu)成為，使用至少2個(gè)時(shí)鐘脈沖，使偏移消除期間相互不重疊，且在各上述無(wú)偏移比較器電路中使上述偏移消除期間與比較器工作期間交替地進(jìn)行工作。6.如權(quán)利要求1所述的電壓產(chǎn)生電路，還包括分壓電路，上述分壓電路將上述高電壓分壓成規(guī)定的對(duì)應(yīng)的分壓電壓，并輸出至上述輸出電壓控制電路。7.如權(quán)利要求6所述的電壓產(chǎn)生電路，其中上述分壓電路將上述高電壓分壓成規(guī)定的對(duì)應(yīng)的第一分壓電壓及第二分壓電壓，該第二分壓電壓低于上述第一分壓電壓，將上述第一分壓電壓輸出至上述差動(dòng)放大器，將上述第二分壓電壓輸出至上述無(wú)偏移比較器電路。8.如權(quán)利要求6所述的電壓產(chǎn)生電路，其中上述分壓電路將上述分壓電壓輸出至上述無(wú)偏移比較器電路及上述差動(dòng)放大器， 輸入至上述無(wú)偏移比較器電路的參考電壓高于輸入至上述差動(dòng)放大器的參考電壓。9.一種調(diào)節(jié)器電路，包括: 降電壓電路，使輸入電壓降壓為輸出電壓；以及 輸出電壓控制電路，將上述輸出電壓控制為規(guī)定的目標(biāo)電壓， 上述調(diào)節(jié)器電路的特征在于: 上述輸出電壓控制電路包括至少2個(gè)無(wú)偏移比較器電路， 其中各上述無(wú)偏移比較器電路包括: 親合電容器，輸入與上述輸出電壓對(duì)應(yīng)的電壓； 差動(dòng)放大器，將來(lái)自上述耦合電容器的電壓與規(guī)定的參考電壓進(jìn)行比較，并將比較結(jié)果電壓輸出至上述降電壓電路；以及 多個(gè)開關(guān)，分別連接于上述差動(dòng)放大器，用以消除上述差動(dòng)放大器的偏移。10.如權(quán)利要求9所述的調(diào)節(jié)器電路，還包括分壓電路，上述分壓電路將上述輸出電壓分壓成規(guī)定的對(duì)應(yīng)的分壓電壓，并輸出至上述輸出電壓控制電路。11.如權(quán)利要求9所述的調(diào)節(jié)器電路，其中上述2個(gè)無(wú)偏移比較器電路構(gòu)成為，使用至少I個(gè)時(shí)鐘脈沖，并使偏移消除期間與比較器工作期間相互交替地進(jìn)行工作。12.如權(quán)利要求9所述的調(diào)節(jié)器電路，其中上述至少2個(gè)無(wú)偏移比較器電路構(gòu)成為，使用至少2個(gè)時(shí)鐘脈沖，使偏移消除期間相互不重疊，且在各上述無(wú)偏移比較器電路中使上述偏移消除期間與比較器工作期間交替地進(jìn)行工作。13.如權(quán)利要求9所述的調(diào)節(jié)器電路，其中上述降電壓電路包含第一金屬氧化物半導(dǎo)體晶體管，上述第一金屬氧化物半導(dǎo)體晶體管為N通道金屬氧化物半導(dǎo)體晶體管或P通道金屬氧化物半導(dǎo)體晶體管。14.如權(quán)利要求13所述的調(diào)節(jié)器電路，還包括至少I個(gè)電平偏移器，上述至少I個(gè)電平偏移器對(duì)上述比較結(jié)果電壓進(jìn)行電壓轉(zhuǎn)換，并將經(jīng)電壓轉(zhuǎn)換后的電壓施加于上述第一金屬氧化物半導(dǎo)體晶體管的柵極。15.如權(quán)利要求13所述的調(diào)節(jié)器電路，還包括: 至少2個(gè)第二金屬氧化物半導(dǎo)體晶體管，在上述輸入電壓與上述輸出電壓之間分別與上述第一金屬氧化物半導(dǎo)體晶體管串聯(lián)連接，且上述至少2個(gè)第二金屬氧化物半導(dǎo)體晶體管相互并聯(lián)地連接；以及 多個(gè)電平偏移器，對(duì)來(lái)自上述至少2個(gè)無(wú)偏移比較器電路的各比較結(jié)果電壓進(jìn)行電壓轉(zhuǎn)換，并將經(jīng)電壓轉(zhuǎn)換后的各電壓分別施加于上述至少2個(gè)第二金屬氧化物半導(dǎo)體晶體管的柵極。16.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于:包括如權(quán)利要求1所述的電壓產(chǎn)生電路。17.一種半導(dǎo)體裝置，其特征在于:包括如權(quán)利要求1所述的電壓產(chǎn)生電路。18.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于:包括如權(quán)利要求9所述的調(diào)節(jié)器電路。19.一種半導(dǎo)體裝置，其特征在于:包括如權(quán)利要求9所述的調(diào)節(jié)器電路。
【文檔編號(hào)】G11C16/30GK105869676SQ201510524919
【公開日】2016年8月17日
【申請(qǐng)日】2015年8月25日
【發(fā)明人】荒川秀貴, 木谷朋文
【申請(qǐng)人】力晶科技股份有限公司