移位寄存器單元、柵極驅(qū)動電路及其驅(qū)動方法、顯示裝置的制造方法
【專利摘要】本發(fā)明實施例提供一種移位寄存器單元、柵極驅(qū)動電路及其驅(qū)動方法、顯示裝置，涉及顯示技術(shù)領(lǐng)域，能夠確保損壞一級的移位寄存器單元向下一級移位寄存器單元輸出的電壓正常。移位寄存器單元包括第一控制模塊、第二控制模塊、第一上拉模塊、第二上拉模塊、第一下拉模塊、第二下拉模塊。第一控制模塊控制第一節(jié)點的電位，在第一節(jié)點的控制下，第一下拉模塊和第二下拉模塊將第二時鐘信號端的電壓分別輸出至第一信號輸出端和第二信號輸出端。此第一節(jié)點、第一時鐘信號端以及第二電壓端能夠通過第二控制模塊控制第二節(jié)點的電位，在第二節(jié)點的控制下，第一上拉模塊和第二上拉模塊將第二電壓端的電壓分別輸出至第一信號輸出端和第二信號輸出端。
【專利說明】
移位寄存器單元、柵極驅(qū)動電路及其驅(qū)動方法、顯示裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及一種移位寄存器單元、柵極驅(qū)動電路及其驅(qū)動方法、顯示裝置。
【背景技術(shù)】
[0002]TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶體管-液晶顯示器)以及AM0LED(Active Matrix Driving 0LED，有源矩陣驅(qū)動有機(jī)發(fā)光二極管)顯示裝置因其具有體積小、功耗低、無輻射以及制作成本相對較低等特點，而越來越多地被應(yīng)用于尚性能顯不領(lǐng)域當(dāng)中。
[0003]上述顯示裝置通常設(shè)置有G0A(Gate Driver on Array，陣列基板行驅(qū)動)電路，該GOA電路包括多個移位寄存器單元，每一級移位寄存器單元輸出端與一行柵線相連接，用于向該柵線輸出柵極掃描信號，以實現(xiàn)對柵線的逐行掃描。此外，最后一級移位寄存器單元以夕卜，其余移位寄存器單元的輸出端需要與下一級移位寄存器單元的輸入端相連接。
[0004]然而，當(dāng)GOA電路中的某一級移位寄存器單元損壞時，會影響與其級聯(lián)的其余移位寄存器單元的輸出結(jié)果，從而使得顯示面板顯示異常。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的實施例提供涉及一種移位寄存器單元、柵極驅(qū)動電路及其驅(qū)動方法、顯示裝置，能夠確保損壞一級的移位寄存器單元向下一級移位寄存器單元輸出的電壓正常。
[0006]為達(dá)到上述目的，本發(fā)明的實施例采用如下技術(shù)方案:
[0007]本發(fā)明實施例的一方面，提供一種移位寄存器單元，其特征在于，包括第一控制模塊、第二控制模塊、第一上拉模塊、第二上拉模塊、第一下拉模塊以及第二下拉模塊;所述第一控制模塊連接信號輸入端、第一時鐘信號端以及第一節(jié)點，用于在所述第一時鐘信號端的控制下將所述信號輸入端的電壓輸出至所述第一節(jié)點;所述第二控制模塊連接第一時鐘信號端、第一電壓端、所述第一節(jié)點以及第二節(jié)點，用于在所述第一時鐘信號端的控制下將所述第一電壓端的電壓輸出至所述第二節(jié)點，和/或在所述第一節(jié)點的控制下將第一時鐘信號端的電壓輸出至所述第二節(jié)點;所述第一上拉模塊連接所述第二節(jié)點、第二電壓端、第一信號輸出端，用于在所述第二節(jié)點的控制下，將所述第二電壓端的電壓輸出至所述第一信號輸出端;所述第二上拉模塊連接所述第二節(jié)點、第二電壓端、第二信號輸出端，用于在所述第二節(jié)點的控制下，將所述第二電壓端的電壓輸出至所述第二信號輸出端;所述第一下拉模塊連接所述第一節(jié)點、第二時鐘信號端、第一信號輸出端，用于在所述第一節(jié)點的控制下，將所述第二時鐘信號端的電壓輸出至所述第一信號輸出端;所述第二下拉模塊連接所述第一節(jié)點、第二時鐘信號端、第二信號輸出端，用于在所述第一節(jié)點的控制下，將所述第二時鐘信號端的電壓輸出至所述第二信號輸出端。
[0008]優(yōu)選的，所述第一控制模塊包括第一晶體管，所述第一晶體管的柵極連接所述第一時鐘信號端，第一極連接所述信號輸入端，第二極與所述第一節(jié)點相連接。
[0009]優(yōu)選的，所述第二控制模塊包括第二晶體管和第三晶體管;所述第二晶體管的柵極連接所述第一節(jié)點，第一極連接所述第一時鐘信號端，第二極與所述第二節(jié)點相連接;所述第三晶體管的柵極連接所述第一時鐘信號端，第一極連接第一電壓端，第二極與所述第二節(jié)點相連接。
[0010]優(yōu)選的，所述第一上拉模塊包括第四晶體管和第一電容;所述第四晶體管的柵極連接所述第二節(jié)點，第一極連接所述第二電壓端，第二極與所述第一信號輸出端相連接;所述第一電容的一端連接所述第四晶體管的第一極，另一端與所述第四晶體管的柵極相連接。
[0011]優(yōu)選的，所述第二上拉模塊包括第五晶體管和第二電容;所述第五晶體管的柵極連接所述第二節(jié)點，第一極連接所述第二電壓端，第二極與所述第二信號輸出端相連接;所述第二電容的一端連接所述第五晶體管的第一極，另一端與所述第五晶體管的柵極相連接。
[0012]優(yōu)選的，當(dāng)所述第一上拉模塊包括第四晶體管，第二上拉模塊包括第五晶體管時；所述第四晶體管的溝道寬長比大于所述第五晶體管的溝道寬長比。
[0013]優(yōu)選的，所述第一下拉模塊包括第六晶體管和第三電容;所述第六晶體管的柵極連接所述第一節(jié)點，第一極連接所述第二時鐘信號端，第二極與所述第一信號輸出端相連接;所述第三電容的一端連接所述第六晶體管的第二極，另一端與所述第六晶體管的柵極相連接。
[0014]優(yōu)選的，所述第二下拉模塊包括第七晶體管和第四電容;所述第七晶體管的柵極連接所述第一節(jié)點，第一極連接所述第二時鐘信號端，第二極與所述第二信號輸出端相連接;所述第四電容的一端連接所述第七晶體管的第二極，另一端與所述第七晶體管的柵極相連接。
[0015]優(yōu)選的，當(dāng)所述第一下拉模塊包括第六晶體管，第二下拉模塊包括第七晶體管時；所述第六晶體管的溝道寬長比大于所述第七晶體管的溝道寬長比。
[0016]本發(fā)明實施例的另一方面，提供一種柵極驅(qū)動電路，包括至少兩級級聯(lián)的如上所述的任意一種移位寄存器單元;第一級移位寄存器單元的信號輸入端用于接收起始信號；除了第一級移位寄存器單元以外，其余第一級移位寄存器單元的信號輸入端連接上一級移位寄存器單元的第二信號輸出端。
[0017]本發(fā)明實施例的又一方面，提供一種顯示裝置，包括如上所述的任意一種柵極驅(qū)動電路。
[0018]本發(fā)明實施例的再一方面，提供一種移位寄存器單元的驅(qū)動方法，在一圖像幀內(nèi)，所述方法包括第一階段具體執(zhí)行如下操作:在第一時鐘信號端的控制下，第一控制模塊將信號輸入端的電壓輸出至第一節(jié)點，并將所述信號輸入端輸出的電壓分別保存至第一下拉控制模塊和第二下拉控制模塊;在第一節(jié)點以及所述第一時鐘信號端的控制下，第二控制模塊將第一電壓端的電壓輸出至第二節(jié)點；在所述第二節(jié)點的控制下，所述第一上拉控制模塊和所述第二上拉控制模塊將第二電壓端的電壓分別輸出至第一信號輸出端和第二信號輸出端;在第一節(jié)點的控制下，所述第一下拉控制模塊和所述第二下拉控制模塊將第二時鐘信號端的電壓分別輸出至所述第一信號輸出端和所述第二信號輸出端;第二階段具體執(zhí)行如下操作:所述第一下拉控制模塊和所述第二下拉控制模塊在上一階段存儲電壓的作用下，將所述第二時鐘信號端的電壓分別輸出至所述第一信號輸出端和所述第二信號輸出端；
[0019]所述第一節(jié)點保持上一階段的電壓，并控制所述第二控制單元將所述第一時鐘信號端的電壓輸出至第二節(jié)點；
[0020]其中，所述第一控制模塊、所述第一上拉模塊以及所述第二上拉模塊無信號輸出；[0021 ]第三階段具體執(zhí)行如下操作:
[0022]在所述第一時鐘信號端的控制下，所述第一控制模塊將所述信號輸入端的電壓輸出至所述第一節(jié)點；在所述第一節(jié)點以及所述第一時鐘信號端的控制下，所述第二控制模塊將所述第一電壓端的電壓輸出至第二節(jié)點；在所述第二節(jié)點的控制下，所述第一上拉模塊和所述第二上拉模塊將所述第二電壓端的電壓分別輸出至所述第一信號輸出端和所述第二信號輸出端;其中，所述第一下拉模塊和所述第二下拉模塊無信號輸出；在下一圖像幀之前重復(fù)第二階段和第三階段的所述信號輸入端、所述第一時鐘信號端以及所述第二時鐘信號端的控制信號，使得所述第一信號輸出端和所述第二信號輸出端保持輸出所述第二電壓端的電壓。
[0023]本發(fā)明實施例提供一種移位寄存器單元、柵極驅(qū)動電路及其驅(qū)動方法、顯示裝置。該移位寄存器單元包括第一控制模塊、第二控制模塊、第一上拉模塊、第二上拉模塊、第一下拉模塊以及第二下拉模塊。其中，第一控制模塊連接信號輸入端、第一時鐘信號端以及第一節(jié)點，用于在第一時鐘信號端的控制下將信號輸入端的電壓輸出至第一節(jié)點。第二控制模塊連接第一時鐘信號端、第一電壓端、第一節(jié)點以及第二節(jié)點，用于在第一時鐘信號端的控制下將第一電壓端的電壓輸出至第二節(jié)點，和/或在第一節(jié)點的控制下將第一時鐘信號端的電壓輸出至第二節(jié)點。第一上拉模塊連接第二節(jié)點、第二電壓端、第一信號輸出端，用于在第二節(jié)點的控制下，將第二電壓端的電壓輸出至第一信號輸出端。第二上拉模塊連接第二節(jié)點、第二電壓端、第二信號輸出端，用于在第二節(jié)點的控制下，將第二電壓端的電壓輸出至第二信號輸出端。第一下拉模塊連接所述第一節(jié)點、第二時鐘信號端、第一信號輸出端，用于在第一節(jié)點的控制下，將第二時鐘信號端的電壓分別輸出至第一信號輸出端。第二下拉模塊連接第一節(jié)點、第二時鐘信號端、第二信號輸出端，用于在第一節(jié)點的控制下，將第二時鐘信號端的電壓分別輸出至第二信號輸出端。
[0024]由于第一控制模塊能夠控制第一節(jié)點的電位，且在第一節(jié)點的控制下，第一下拉模塊和第二下拉模塊能夠?qū)⒌诙r鐘信號端的電壓分別輸出至第一信號輸出端和第二信號輸出端。此外，第一節(jié)點、第一時鐘信號端以及第二電壓端能夠通過第二控制模塊控制第二節(jié)點的電位，且在第二節(jié)點的控制下，第一上拉模塊和第二上拉模塊能夠?qū)⒌诙妷憾说碾妷悍謩e輸出至第一信號輸出端和第二信號輸出端。
[0025]綜上所述，第二電壓端的電壓通過第一上拉模塊輸出至第一信號輸出端的同時，還通過第二上拉模塊輸出至第二信號輸出端。此外，第二時鐘信號端的電壓通過第一下拉模塊輸出至第二信號輸出端的同時，還通過第二下拉模塊輸出至第二信號輸出端。因此可以通過不同的模塊對第一信號輸出端和第二信號輸出端輸出信號進(jìn)行單獨控制。在此情況下，當(dāng)將第一信號輸出端與柵線相連接，第二信號輸出端與下一級移位寄存器單元的信號輸入端相連接時，即使某一級移位寄存器單元發(fā)生損壞導(dǎo)致上述第一信號輸出端無法正常輸出，第二信號輸出端可以向下一級移位寄存器單元正常輸出信號，從而能夠確保損壞一級的移位寄存器單元向下一級移位寄存器單元輸出的電壓正常。
【附圖說明】
[0026]為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0027]圖1為本發(fā)明實施例提供的一種移位寄存器單元的結(jié)構(gòu)示意圖；
[0028]圖2為圖1所述的移位寄存器單元中各個模塊的具體結(jié)構(gòu)示意圖；
[0029]圖3為用于控制圖2所示的移位寄存器單元的控制信號時序圖；
[0030]圖4為由多個級聯(lián)的如圖2所示的移位寄存器單元構(gòu)成的柵極驅(qū)動電路的結(jié)構(gòu)示意圖。
[0031]附圖標(biāo)記:
[0032]10-第一控制模塊;20-第二控制模塊;30-第一上拉模塊;40-第二上拉模塊;50-第一下拉模塊;60-第二下拉模塊。
【具體實施方式】
[0033]下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護(hù)的范圍。
[0034]本發(fā)明實施例提供一種移位寄存器單元，如圖1所示，包括第一控制模塊10、第二控制模塊20、第一上拉模塊30、第二上拉模塊40、第一下拉模塊50以及第二下拉模塊60。
[0035]其中，第一控制模塊10連接信號輸入端IN、第一時鐘信號端CK以及第一節(jié)點NI，用于在第一時鐘信號端CK的控制下將信號輸入端IN的電壓輸出至第一節(jié)點NI。
[0036]第二控制模塊20連接第一時鐘信號端CK、第一電壓端VGL、第一節(jié)點NI以及第二節(jié)點N2，用于在第一時鐘信號端CK的控制下將第一電壓端VGL的電壓輸出至第二節(jié)點N2，和/或在第一節(jié)點NI的控制下將第一時鐘信號端CK的電壓輸出至第二節(jié)點N2。
[0037]第一上拉模塊30連接第二節(jié)點N2、第二電壓端VGH、第一信號輸出端0UTPUT1，用于在第二節(jié)點N2的控制下，將第二電壓端VGH的電壓輸出至第一信號輸出端0UTPUT1。
[0038]第二上拉模塊40連接第二節(jié)點N2、第二電壓端VGH、第二信號輸出端0UTPUT1，用于在第二節(jié)點N2的控制下，將第二電壓端VGH的電壓輸出至第二信號輸出端0UTPUT2。
[0039]第一下拉模塊50連接第一節(jié)點N1、第二時鐘信號端CKB、第一信號輸出端0UTPUT1，用于在第一節(jié)點NI的控制下，將第二時鐘信號端CKB的電壓輸出至第一信號輸出端0UTPUT2。
[0040]第二下拉模塊60連接第一節(jié)點N1、第二時鐘信號端CKB、第二信號輸出端0UTPUT2，用于在第一節(jié)點NI的控制下，將第二時鐘信號端CKB的電壓輸出至第二信號輸出端0UTPUT2。
[0041]由于第一控制模塊能夠控制第一節(jié)點的電位，且在第一節(jié)點的控制下，第一下拉模塊和第二下拉模塊能夠?qū)⒌诙r鐘信號端的電壓分別輸出至第一信號輸出端和第二信號輸出端。此外，第一節(jié)點、第一時鐘信號端以及第二電壓端能夠通過第二控制模塊控制第二節(jié)點的電位，且在第二節(jié)點的控制下，第一上拉模塊和第二上拉模塊能夠?qū)⒌诙妷憾说碾妷悍謩e輸出至第一信號輸出端和第二信號輸出端。
[0042]綜上所述，第二電壓端的電壓通過第一上拉模塊輸出至第一信號輸出端的同時，還通過第二上拉模塊輸出至第二信號輸出端。此外，第二時鐘信號端的電壓通過第一下拉模塊輸出至第一信號輸出端的同時，還通過第二下拉模塊輸出至第二信號輸出端。因此可以通過不同的模塊對第一信號輸出端和第二信號輸出端輸出信號進(jìn)行單獨控制。在此情況下，當(dāng)將第一信號輸出端與柵線相連接，第二信號輸出端與下一級移位寄存器單元的信號輸入端相連接時，即使某一級移位寄存器單元發(fā)生損壞導(dǎo)致上述第一信號輸出端無法正常輸出，第二信號輸出端可以向下一級移位寄存器單元正常輸出信號，從而能夠確保損壞一級的移位寄存器單元向下一級移位寄存器單元輸出的電壓正常。
[0043]以下對上述移位寄存器單元中各個模塊的具體結(jié)構(gòu)進(jìn)行詳細(xì)的說明。
[0044]具體的，如圖2所示，第一控制模塊10包括第一晶體管Tl，該第一晶體管Tl的柵極連接第一時鐘信號端CK，第一極連接信號輸入端IN，第二極與第一節(jié)點NI相連接。其中，上述第一控制模塊10還可以包括多個與第一晶體管Tl并聯(lián)的多個晶體管。
[0045]第二控制模塊20可以包括第二晶體管T2和第三晶體管T3。第二晶體管T2的柵極連接第一節(jié)點NI，第一極連接第一時鐘信號端CK，第二極與第二節(jié)點N2相連接。
[0046]第三晶體管T3的柵極連接第一時鐘信號端CK，第一極連接第一電壓端VGL，第二極與第二節(jié)點N2相連接。其中，上述第二控制模塊20還可以包括多個與第二晶體管T2并聯(lián)的晶體管，以及多個與第三晶體管T3并聯(lián)的晶體管。
[0047]第一上拉模塊30可以包括第四晶體管T4和第一電容Cl。第四晶體管T4的柵極連接第二節(jié)點N2，第一極連接第二電壓端VGH，第二極與第一信號輸出端0UTPUT1相連接。第一電容Cl的一端連接第四晶體管T4的第一極，另一端與第四晶體管T4的柵極相連接。其中，上述第一上拉模塊30還可以包括多個與第四晶體管T4并聯(lián)的多個晶體管。
[0048]第二上拉模塊40包括第五晶體管T5和第二電容C2。第五晶體管T5的柵極連接第二節(jié)點N2，第一極連接第二電壓端VGH，第二極與第二信號輸出端0UTPUT2相連接。第二電容C2的一端連接第五晶體管T5的第一極，另一端與第五晶體管T5的柵極相連接。其中，上述第二上拉模塊40還可以包括多個與第五晶體管T5并聯(lián)的多個晶體管。
[0049]進(jìn)一步的，在第一信號輸出端0UTPUT1連接顯示面板中的柵線，而第二信號輸出端0UTPUT2用于與下一級移位寄存器單元的信號輸入端IN相連接的情況下，第一上拉模塊30輸出的信號需要驅(qū)動?xùn)啪€，因此需要較強(qiáng)的驅(qū)動力，而第二上拉模塊40輸出的信號僅僅需要傳輸至下一級移位寄存器單元即可，無需帶動較大的負(fù)載。因此，當(dāng)?shù)谝簧侠K30包括第四晶體管T4，第二上拉模塊40包括第五晶體管T5時，該第四晶體管T4的溝道寬長比W/L大于第五晶體管T5的溝道寬長比W/L。這樣一來，第五晶體管T5能夠占據(jù)較小版圖空間，從而有利于顯示面板的窄邊框設(shè)計。
[0050]第一下拉模塊50包括第六晶體管T6和第三電容C3。第六晶體管T6的柵極連接第一節(jié)點NI，第一極連接第二時鐘信號端CKB，第二極與第一信號輸出端0UTPUT1相連接。第三電容C3的一端連接第六晶體管T6的第二極，另一端與第六晶體管T6的柵極相連接。其中，上述第一下拉模塊50還可以包括多個與第六晶體管T6并聯(lián)的晶體管。
[0051 ]第二下拉模塊60包括第七晶體管Τ7和第四電容C4。第七晶體管Τ4的柵極連接第一節(jié)點NI，第一極連接第二時鐘信號端CKB，第二極與第二信號輸出端0UTPUT2相連接。第四電容C4的一端連接第七晶體管Τ7的第二極，另一端與第七晶體管Τ7的柵極相連接。其中，上述第二下拉模塊還可以包括多個與第七晶體管Τ7并聯(lián)的晶體管。
[0052]進(jìn)一步的，在第一信號輸出端0UTPUT1連接顯示面板中的柵線，而第二信號輸出端0UTPUT2用于與下一級移位寄存器單元的信號輸入端IN相連接的情況下，第一下拉模塊50輸出的信號需要驅(qū)動?xùn)啪€，因此需要較強(qiáng)的驅(qū)動力，而第二下拉模塊60輸出的信號僅僅需要傳輸至下一級移位寄存器單元即可，無需帶動較大的負(fù)載。因此，當(dāng)?shù)谝幌吕K50包括第六晶體管Τ6，第二下拉模塊60包括第七晶體管Τ7時，第六晶體管Τ6的溝道寬長比W/L大于第七晶體管Τ7的溝道寬長比W/L。這樣一來，第七晶體管Τ7能夠占據(jù)較小版圖空間，從而有利于顯示面板的窄邊框設(shè)計。
[0053]需要說明的是，上述模塊中的各個晶體管可以均為P型晶體管也可以為N型晶體管，本發(fā)明對此不作限制。此外，上述晶體管的第一極可以為源極，第二極可以為漏極，或者，第一極可以為漏極，第二極可以為源極，本發(fā)明對此不作限制。
[0054]以下結(jié)合圖3對圖2所示的移位寄存器單元在一畫面幀中的具體工作過程進(jìn)行詳細(xì)的介紹。其中，以下說明是以圖2所示的移位寄存器單元中的所有晶體管均為P型晶體管為例進(jìn)行的說明。此外，本發(fā)明實施例中的第一電壓端VGL可以輸出低電平或者接地，而第二電壓端VGH輸出高電平。
[0055 ] 在一畫面幀的第一階段Pl，IN = O，CK = 0，CKB = 1;其中，“O”表示低電平，“ I”表示高電平。
[0056]具體的，第一時鐘信號端CK輸入低電平，第一晶體管Tl導(dǎo)通，并將信號輸入端IN輸入的低電平通過第一晶體管Tl輸出至第一節(jié)點NI，并通過第三電容C3和第四電容C4將上述第一節(jié)點NI的低電平進(jìn)行存儲。
[0057]在該第一節(jié)點NI的控制下，第六晶體管Τ6和第七晶體管Τ7導(dǎo)通。此時，將第二時鐘信號端CKB的高電平通過第六晶體管Τ6輸出至第一信號輸出端0UTPUT1，且該第二時鐘信號端CKB的高電平通過第七晶體管Τ7輸出至第二信號輸出端0UTPUT2。
[0058]此外，在第一節(jié)點NI的控制下，第二晶體管Τ2導(dǎo)通，并將第一時鐘信號端CK的低電平輸出值第二節(jié)點Ν2，且在第一時鐘信號端CK的控制下第三晶體管Τ3導(dǎo)通，并將第一電壓端VGL的低電平輸出至第二節(jié)點Ν2。在該第二節(jié)點Ν2的控制下，第四晶體管Τ4和第五晶體管Τ5導(dǎo)通，此時，第二電壓端VGH的高電平通過第四晶體管Τ4輸出至第一信號輸出端0UTPUT1，且該第二電壓端VGH的高電平通過第五晶體管Τ5輸出至第二信號輸出端0UTPUT2。
[0059]綜上所述，在該階段，第一信號輸出端0UTPUT1和第二信號輸出端0UTPUT2均輸出高電平。
[0060]在一畫面幀的第二階段？2，爪=1，0( = 1，0^ = 0;
[0061]具體的，第一時鐘信號端CK輸出高電平，第一晶體管Tl截止，第三電容C3和第四電容C4將上一階段存儲的低電平輸出至第一節(jié)點NI，使得第一節(jié)點NI保持低電平。在此情況下，第六晶體管Τ6和第七晶體管Τ7導(dǎo)通，第二時鐘信號端CKB的低電平通過第六晶體管Τ6輸出至第一信號輸出端0UTPUT1，且該第二時鐘信號端CKB的低電平還通過第七晶體管輸出至第二信號輸出端0UTPUT2。
[0062]在第一時鐘信號端CK的控制下，第三晶體管T3截止。在第一節(jié)點NI的控制下，第二晶體管T2導(dǎo)通，并將第一時鐘信號端CK的高電平輸出至第二節(jié)點N2。此時，在第二節(jié)點N2的控制下，第四晶體管T4和第五晶體管T5處于截止?fàn)顟B(tài)。
[0063]綜上所述，在該階段，第一信號輸出端0UTPUT1和第二信號輸出端0UTPUT2均輸出低電平。
[0064]在一畫面幀的第三階段？3，爪=1，0( = 0，0^ = 1;
[0065]在第一時鐘信號端CK的控制下，第一晶體管Tl導(dǎo)通，將信號輸入端IN的低電平輸出至第一節(jié)點NI，且在該第一節(jié)點NI的控制下，第六晶體管T6和第七晶體管T7輸出截止?fàn)?br>??τ O
[0066]此外，在第一節(jié)點NI的控制下，第二晶體管Τ2截止。在第一時鐘信號端CK的控制下，第一電壓端VGL的低電平輸出至第二節(jié)點Ν2，并在該第二節(jié)點Ν2的控制下，第四晶體管Τ4和第五晶體管Τ5導(dǎo)通。在此情況下，第二電壓端VGH的高電平通過第四晶體管Τ4輸出至第一信號輸出端0UTPUT1，且第二電壓端VGH的高電平通過第五晶體管Τ5輸出至第二信號輸出端0UTPUT2。
[0067]綜上所述，在該階段，第一信號輸出端0UTPUT1和第二信號輸出端0UTPUT2均輸出高電平。
[0068]需要說明的是，在下一圖像幀之前重復(fù)第二階段Ρ2和第三階段Ρ3的信號輸入端IN、第一時鐘信號端CK以及第二時鐘信號端CKB的控制信號，使得第一信號輸出端0UTPUT1和第二信號輸出端0UTPUT2保持輸出第二電壓端VGH的電壓。
[0069]此外，當(dāng)圖2所述的移位寄存器單元中的所有晶體管均為N型晶體管時，需要將圖3中的控制信號的波形圖進(jìn)行翻轉(zhuǎn)，且將圖1中與第一電壓端VGL相連接的模塊以及圖2中與第一電壓端VGL相連接的晶體管連接第二電壓端VGH，且將圖1中與第二電壓端VGH相連接的模塊以及圖2中與第二電壓端VGH相連接的晶體管連接第一電壓端VGL，具體該移位寄存器單元的工作過程同上，此處不再贅述。
[0070]本發(fā)明實施例提供一種柵極驅(qū)動電路，如圖4所述的，包括至少兩級級聯(lián)的如讓所述的任意一種移位寄存器單元，每一級移位寄存器的第一信號輸出端0UTPUT1與依次連接?xùn)啪€(G1、G2…G(n-l)、G(n))，用于對柵線進(jìn)行逐行掃描。該柵極驅(qū)動電路中的移位寄存器單元具有與前述實施例提供的移位寄存器單元相同的結(jié)構(gòu)和有益效果，由于前述實施例已經(jīng)對移位寄存器單元的結(jié)構(gòu)和有益效果進(jìn)行了詳細(xì)的描述，此處不再贅述。
[0071 ]具體的，第一級移位寄存器單元RSl的信號輸入端IN用于接收起始信號STV。
[0072]除了第一級移位寄存器單元RSl以外，其余第一級移位寄存器單元(RS2……RS(n_l)、RS(n))的信號輸入端IN連接上一級移位寄存器單元的第二信號輸出端0UTPUT2。且最后一級移位寄存器單元RS的第二信號輸出端0UTPUT2可以空置處理。且第一時鐘信號端CK和第二時鐘信號端CKB依次交替連接時鐘信號CKl和時鐘信號CK2。
[0073]本發(fā)明實施例提供一種顯示裝置，包括如上所述的柵極驅(qū)動電路，具有與前述實施例提供的柵極驅(qū)動電路相同的結(jié)構(gòu)和有益效果，由于前述實施例已經(jīng)對該柵極驅(qū)動電路的結(jié)構(gòu)和有益效果進(jìn)行了詳細(xì)的描述，此處不再贅述。
[0074]需要說明的是，本發(fā)明實施例中的顯示裝置可以為液晶顯示裝置或有機(jī)發(fā)光二極管顯示裝置，例如該顯示裝置可以為液晶顯示器、液晶電視、數(shù)碼相框、手機(jī)或平板電腦等任何具有顯示功能的產(chǎn)品或者部件。
[0075]本發(fā)明實施例提供一種移位寄存器單元的驅(qū)動方法，在一圖像幀內(nèi)，上述方法包括:
[0076]在如圖3所述的第一階段Pl具體執(zhí)行如下操作:
[0077]在第一時鐘信號端CK的控制下，第一控制模塊10將信號輸入端IN的電壓輸出至第一節(jié)點NI，并將信號輸入端IN輸出的電壓分別保存至第一下拉控制模塊50和第二下拉控制模塊60。在第一節(jié)點NI以及第一時鐘信號端CK的控制下，第二控制模塊20將第一電壓端CK的電壓輸出至第二節(jié)點N2。
[0078]具體的，第一時鐘信號端CK輸入低電平，第一晶體管Tl導(dǎo)通，并將信號輸入端IN輸入的低電平通過第一晶體管Tl輸出至第一節(jié)點NI，并通過第三電容C3和第四電容C4將上述第一節(jié)點NI的低電平進(jìn)行存儲。此外，在第一節(jié)點NI的控制下，第二晶體管T2導(dǎo)通，并將第一時鐘信號端CK的低電平輸出值第二節(jié)點N2，且在第一時鐘信號端CK的控制下第三晶體管T3導(dǎo)通，并將第一電壓端VGL的低電平輸出至第二節(jié)點N2。
[0079]在第二節(jié)點N2的控制下，第一上拉控制模塊30和第二上拉控制模塊40將第二電壓端VGH的電壓分別輸出至第一信號輸出端0UTPUT1和第二信號輸出端0UTPUT2。
[0080]具體的，在該第二節(jié)點N2的控制下，第四晶體管T4和第五晶體管T5導(dǎo)通，此時，第二電壓端VGH的高電平通過第四晶體管T4輸出至第一信號輸出端0UTPUT1，且該第二電壓端VGH的高電平通過第五晶體管T5輸出至第二信號輸出端0UTPUT2。
[0081]在第一節(jié)點NI的控制下，第一下拉控制模塊50和第二下拉控制模塊60將第二時鐘信號端CKB的電壓分別輸出至第一信號輸出端0UTPUT1和第二信號輸出端0UTPUT2。
[0082]具體的，在該第一節(jié)點NI的控制下，第六晶體管T6和第七晶體管T7導(dǎo)通。此時，將第二時鐘信號端CKB的高電平通過第六晶體管T6輸出至第一信號輸出端0UTPUT1，且該第二時鐘信號端CKB的高電平通過第七晶體管T7輸出至第二信號輸出端0UTPUT2。
[0083]綜上所述，在該階段，第一信號輸出端0UTPUT1和第二信號輸出端0UTPUT2均輸出高電平。
[0084]第二階段P2具體執(zhí)行如下操作:
[0085]第一下拉控制模塊50和第二下拉控制模塊60在上一階段存儲電壓的作用下，將第二時鐘信號端CKB的電壓分別輸出至第一信號輸出端0UTPUT1和所述第二信號輸出端0UTPUT2。
[0086]具體的，第三電容C3和第四電容C4將上一階段存儲的低電平輸出至第一節(jié)點NI，使得第一節(jié)點NI保持低電平。在此情況下，第六晶體管T6和第七晶體管T7導(dǎo)通，第二時鐘信號端CKB的低電平通過第六晶體管T6輸出至第一信號輸出端0UTPUT1，且該第二時鐘信號端CKB的低電平還通過第七晶體管輸出至第二信號輸出端0UTPUT2。
[0087]第一節(jié)點NI保持上一階段的電壓，并控制第二控制單元20將第一時鐘信號端CK的電壓輸出至第二節(jié)點N2。具體的，在第一時鐘信號端CK的控制下，第三晶體管T3截止。在第一節(jié)點NI的控制下，第二晶體管T2導(dǎo)通，并將第一時鐘信號端CK的高電平輸出至第二節(jié)點
N2o
[0088]其中，第一控制模塊10、第一上拉模塊30以及第二上拉模塊40無信號輸出。具體的，第一時鐘信號端CK輸出高電平，第一晶體管Tl截止。在第二節(jié)點N2的控制下，第四晶體管T4和第五晶體管T5處于截止?fàn)顟B(tài)。
[0089]綜上所述，在該階段，第一信號輸出端0UTPUT1和第二信號輸出端0UTPUT2均輸出低電平。
[0090]第三階段P3具體執(zhí)行如下操作:
[0091]在第一時鐘信號端CK的控制下，第一控制模塊10將信號輸入端IN的電壓輸出至第一節(jié)點NI。在第一節(jié)點NI以及第一時鐘信號端CK的控制下，第二控制模塊20將第一電壓端VGL的電壓輸出至第二節(jié)點N2。
[0092]具體的，在第一時鐘信號端CK的控制下，第一晶體管Tl導(dǎo)通，將信號輸入端IN的低電平輸出至第一節(jié)點NI。在第一節(jié)點NI的控制下，第二晶體管T2截止。在第一時鐘信號端CK的控制下，第一電壓端VGL的低電平輸出至第二節(jié)點N2。
[0093]在第二節(jié)點N2的控制下，第一上拉模塊30和第二上拉模塊40將第二電壓端VGH的電壓分別輸出至第一信號輸出端0UTPUT1和第二信號輸出端0UTPUT2。
[0094]具體的，在第二節(jié)點N2的控制下，第四晶體管T4和第五晶體管T5導(dǎo)通。在此情況下，第二電壓端VGH的高電平通過第四晶體管T4輸出至第一信號輸出端0UTPUT1，且第二電壓端VGH的高電平通過第五晶體管T5輸出至第二信號輸出端0UTPUT2。
[0095]其中，第一下拉模塊50和第二下拉模塊60無信號輸出。
[0096]具體的，在第一節(jié)點NI的控制下，第六晶體管T6和第七晶體管T7輸出截止?fàn)顟B(tài)。
[0097]綜上所述，在該階段，第一信號輸出端0UTPUT1和第二信號輸出端0UTPUT2均輸出高電平。
[0098]需要說明的是，在下一圖像幀之前重復(fù)第二階段P2和第三階段P3的信號輸入端IN、第一時鐘信號端CK以及第二時鐘信號端CKB的控制信號，使得第一信號輸出端0UTPUT1和第二信號輸出端0UTPUT2保持輸出第二電壓端VGH的電壓。
[0099]以上所述，僅為本發(fā)明的【具體實施方式】，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)以所述權(quán)利要求的保護(hù)范圍為準(zhǔn)。
【主權(quán)項】
1.一種移位寄存器單元，其特征在于，包括第一控制模塊、第二控制模塊、第一上拉模塊、第二上拉模塊、第一下拉模塊以及第二下拉模塊； 所述第一控制模塊連接信號輸入端、第一時鐘信號端以及第一節(jié)點，用于在所述第一時鐘信號端的控制下將所述信號輸入端的電壓輸出至所述第一節(jié)點； 所述第二控制模塊連接第一時鐘信號端、第一電壓端、所述第一節(jié)點以及第二節(jié)點，用于在所述第一時鐘信號端的控制下將所述第一電壓端的電壓輸出至所述第二節(jié)點，和/或在所述第一節(jié)點的控制下將第一時鐘信號端的電壓輸出至所述第二節(jié)點； 所述第一上拉模塊連接所述第二節(jié)點、第二電壓端、第一信號輸出端，用于在所述第二節(jié)點的控制下，將所述第二電壓端的電壓輸出至所述第一信號輸出端； 所述第二上拉模塊連接所述第二節(jié)點、第二電壓端、第二信號輸出端，用于在所述第二節(jié)點的控制下，將所述第二電壓端的電壓輸出至所述第二信號輸出端； 所述第一下拉模塊連接所述第一節(jié)點、第二時鐘信號端、第一信號輸出端，用于在所述第一節(jié)點的控制下，將所述第二時鐘信號端的電壓輸出至所述第一信號輸出端； 所述第二下拉模塊連接所述第一節(jié)點、第二時鐘信號端、第二信號輸出端，用于在所述第一節(jié)點的控制下，將所述第二時鐘信號端的電壓輸出至所述第二信號輸出端。2.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述第一控制模塊包括第一晶體管，所述第一晶體管的柵極連接所述第一時鐘信號端，第一極連接所述信號輸入端，第二極與所述第一節(jié)點相連接。3.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述第二控制模塊包括第二晶體管和第三晶體管； 所述第二晶體管的柵極連接所述第一節(jié)點，第一極連接所述第一時鐘信號端，第二極與所述第二節(jié)點相連接； 所述第三晶體管的柵極連接所述第一時鐘信號端，第一極連接第一電壓端，第二極與所述第二節(jié)點相連接。4.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述第一上拉模塊包括第四晶體管和第一電容； 所述第四晶體管的柵極連接所述第二節(jié)點，第一極連接所述第二電壓端，第二極與所述第一信號輸出端相連接； 所述第一電容的一端連接所述第四晶體管的第一極，另一端與所述第四晶體管的柵極相連接。5.根據(jù)權(quán)利要求1或4所述的移位寄存器單元，其特征在于，所述第二上拉模塊包括第五晶體管和第二電容； 所述第五晶體管的柵極連接所述第二節(jié)點，第一極連接所述第二電壓端，第二極與所述第二信號輸出端相連接； 所述第二電容的一端連接所述第五晶體管的第一極，另一端與所述第五晶體管的柵極相連接。6.根據(jù)權(quán)利要求5所述的移位寄存器單元，其特征在于，當(dāng)所述第一上拉模塊包括第四晶體管，第二上拉模塊包括第五晶體管時； 所述第四晶體管的溝道寬長比大于所述第五晶體管的溝道寬長比。7.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述第一下拉模塊包括第六晶體管和第三電容； 所述第六晶體管的柵極連接所述第一節(jié)點，第一極連接所述第二時鐘信號端，第二極與所述第一信號輸出端相連接； 所述第三電容的一端連接所述第六晶體管的第二極，另一端與所述第六晶體管的柵極相連接。8.根據(jù)權(quán)利要求1或7所述的移位寄存器單元，其特征在于，所述第二下拉模塊包括第七晶體管和第四電容； 所述第七晶體管的柵極連接所述第一節(jié)點，第一極連接所述第二時鐘信號端，第二極與所述第二信號輸出端相連接； 所述第四電容的一端連接所述第七晶體管的第二極，另一端與所述第七晶體管的柵極相連接。9.根據(jù)權(quán)利要求8所述的移位寄存器單元，其特征在于，當(dāng)所述第一下拉模塊包括第六晶體管，第二下拉模塊包括第七晶體管時； 所述第六晶體管的溝道寬長比大于所述第七晶體管的溝道寬長比。10.—種柵極驅(qū)動電路，其特征在于，包括至少兩級級聯(lián)的如權(quán)利要求1-9任一項所述的移位寄存器單元； 第一級移位寄存器單元的信號輸入端用于接收起始信號； 除了第一級移位寄存器單元以外，其余第一級移位寄存器單元的信號輸入端連接上一級移位寄存器單元的第二信號輸出端。11.一種顯示裝置，其特征在于，包括如權(quán)利要求10所述的柵極驅(qū)動電路。12.一種移位寄存器單元的驅(qū)動方法，其特征在于，在一圖像幀內(nèi)，所述方法包括: 第一階段具體執(zhí)行如下操作: 在第一時鐘信號端的控制下，第一控制模塊將信號輸入端的電壓輸出至第一節(jié)點，并將所述信號輸入端輸出的電壓分別保存至第一下拉控制模塊和第二下拉控制模塊;在第一節(jié)點以及所述第一時鐘信號端的控制下，第二控制模塊將第一電壓端的電壓輸出至第二節(jié)占.V ， 在所述第二節(jié)點的控制下，所述第一上拉控制模塊和所述第二上拉控制模塊將第二電壓端的電壓分別輸出至第一信號輸出端和第二信號輸出端； 在第一節(jié)點的控制下，所述第一下拉控制模塊和所述第二下拉控制模塊將第二時鐘信號端的電壓分別輸出至所述第一信號輸出端和所述第二信號輸出端； 第二階段具體執(zhí)行如下操作: 所述第一下拉控制模塊和所述第二下拉控制模塊在上一階段存儲電壓的作用下，將所述第二時鐘信號端的電壓分別輸出至所述第一信號輸出端和所述第二信號輸出端； 所述第一節(jié)點保持上一階段的電壓，并控制所述第二控制單元將所述第一時鐘信號端的電壓輸出至第二節(jié)點； 其中，所述第一控制模塊、所述第一上拉模塊以及所述第二上拉模塊無信號輸出； 第三階段具體執(zhí)行如下操作: 在所述第一時鐘信號端的控制下，所述第一控制模塊將所述信號輸入端的電壓輸出至所述第一節(jié)點；在所述第一節(jié)點以及所述第一時鐘信號端的控制下，所述第二控制模塊將所述第一電壓端的電壓輸出至第二節(jié)點； 在所述第二節(jié)點的控制下，所述第一上拉模塊和所述第二上拉模塊將所述第二電壓端的電壓分別輸出至所述第一信號輸出端和所述第二信號輸出端； 其中，所述第一下拉模塊和所述第二下拉模塊無信號輸出； 在下一圖像幀之前重復(fù)第二階段和第三階段的所述信號輸入端、所述第一時鐘信號端以及所述第二時鐘信號端的控制信號，使得所述第一信號輸出端和所述第二信號輸出端保持輸出所述第二電壓端的電壓。
【文檔編號】G09G3/36GK105957556SQ201610311714
【公開日】2016年9月21日
【申請日】2016年5月11日
【發(fā)明人】韓龍, 劉利賓
【申請人】京東方科技集團(tuán)股份有限公司, 鄂爾多斯市源盛光電有限責(zé)任公司