非易失性存儲裝置與用于其的寫入電路及方法
【專利摘要】本發(fā)明披露了非易失性存儲裝置與用于其的寫入電路及方法。該用于非易失性存儲裝置的寫入電路，所述非易失性存儲裝置具備控制電路，該控制電路在進行數(shù)據(jù)的寫入時，判斷每個存儲單元的編程結(jié)束，該寫入電路包括：第1開關(guān)元件，基于由保存對應(yīng)的存儲單元的編程校驗狀態(tài)的存儲元件所保存的數(shù)據(jù)而受到通斷控制；判斷控制用MOS晶體管，進行編程校驗的判斷控制；以及第2開關(guān)元件，基于判斷控制信號，將控制判斷控制用MOS晶體管的電壓施加至其柵極，在進行編程校驗之前，將判斷控制用MOS晶體管的柵極電壓設(shè)定成為將判斷控制用MOS晶體管的閾值電壓加上預(yù)設(shè)控制電壓值所得的電壓值。
【專利說明】
非易失性存儲裝置與用于其的寫入電路及方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明是有關(guān)于一種例如用于快閃存儲器（flash memory)等電可重寫的非易失 性半導(dǎo)體存儲裝置（電可擦除可編程只讀存儲器（Electrically Erasable Programmable Read-Only Memory，EEPR0M))的寫入電路及方法、與非易失性存儲裝置。
【背景技術(shù)】
[0002] 已知有一種與非（NAND)型非易失性半導(dǎo)體存儲裝置，其在位線（bit line)與源 極線（source line)之間串聯(lián)連接多個存儲單元晶體管（memory cell transistor)(以下 稱作存儲單元）而構(gòu)成NAND串（string)，從而實現(xiàn)了高集成化（例如參照專利文獻1)。
[0003] 圖1A是表示已知示例的NAND型快閃EEPR0M的整體結(jié)構(gòu)的方塊圖。而且，圖1B 是表示圖1A的存儲單元陣列（memory cell array) 10及其周邊電路的結(jié)構(gòu)的電路圖。
[0004] 在圖1A，已知示例的NAND型快閃EEPR0M是具備存儲單元陣列10、控制其動作的 控制電路11、行解碼器（row decoder) 12、高電壓產(chǎn)生電路13、包含數(shù)據(jù)（data)重寫及讀 出電路的頁面緩沖器（page buffer)電路14、列解碼器（column decoder) 15、指令寄存 器（command register) 17、地址寄存器（address register) 18、動作邏輯控制器（logic controller) 19、數(shù)據(jù)輸入/輸出緩沖器50以及數(shù)據(jù)輸入/輸出端子51而構(gòu)成。
[0005] 存儲單元陣列10如圖1B所示，例如是將16個堆迭柵極（Stacked-gate)結(jié)構(gòu)的 電可重寫的非易失性存儲單元MC0~MC15串聯(lián)連接而構(gòu)成NAND單元單元（cell unit) NU(NU0、NU1、…）。各NAND單元單元NU的漏極（drain)側(cè)經(jīng)由選擇柵極晶體管SG1而連接 于位線BL，源極側(cè)經(jīng)由選擇柵極晶體管SG2而連接于共用源極線CELSRC。沿行方向排列的 存儲單元MC (如MC0~MC15)的控制柵極共同連接于字線（word line)WL (如WL0~WL15)， 選擇柵極晶體管SG1、SG2的柵極電極連接于與字線WL平行地配設(shè)的選擇柵極線S⑶、SGS。 藉由1條字線WL而選擇的存儲單元的范圍是作為寫入及讀出單位的1頁面。1頁面或其整 數(shù)倍范圍的多個NAND單元單元NU的范圍作為數(shù)據(jù)擦除的單位，即1區(qū)塊（block)。頁面緩 沖器電路14為了進行以頁面為單位的數(shù)據(jù)寫入及讀出，而包含對應(yīng)于每條位線設(shè)置的感 測放大器（sense amplifier)電路及鎖存（latch)電路（DL，如鎖存電路14a、14b，其分別 包括多個鎖存器L1、L2)。
[0006] 圖1B的存儲單元陣列10具有簡化的結(jié)構(gòu)，可由多條位線共用頁面緩沖器。此時， 在數(shù)據(jù)寫入或讀出動作時選擇性地連接于頁面緩沖器的位線數(shù)成為1頁面的單位。而且， 圖1B表示在與1個輸入/輸出端子51之間進行數(shù)據(jù)的輸入/輸出的單元陣列的范圍。為 了進行存儲單元陣列10的字線WL及位線BL的選擇，分別設(shè)置有行解碼器12及列解碼器 15(如圖1A所示）。控制電路11進行數(shù)據(jù)寫入、擦除及讀出的序列（sequence)控制。由 控制電路11所控制的高電壓產(chǎn)生電路13產(chǎn)生被用于數(shù)據(jù)重寫、擦除、讀出的經(jīng)升壓的高電 壓或中間電壓。
[0007] 輸入/輸出緩沖器50被用于數(shù)據(jù)的輸入/輸出及地址信號的輸入。即，經(jīng)由輸入 /輸出緩沖器50及數(shù)據(jù)信號線52,在輸入/輸出端子51與頁面緩沖器電路14之間進行 數(shù)據(jù)的傳輸。從數(shù)據(jù)輸入/輸出端子51輸入的地址信號是由地址寄存器18予以保持，并 被送往行解碼器12及列解碼器15進行解碼。從數(shù)據(jù)輸入/輸出端子51亦輸入動作控制 的指令。所輸入的指令經(jīng)解碼后保持于指令寄存器17,藉此，控制電路11受到控制。芯片 使能（chip enable)信號CEB、指令鎖存使能信號CLE、地址鎖存使能信號ALE、寫入使能信 號WEB、讀出使能信號REB等外部控制信號被導(dǎo)入至動作邏輯控制電路19,對應(yīng)于動作模式 (mode)而產(chǎn)生內(nèi)部控制信號。內(nèi)部控制信號被用于輸入/輸出緩沖器50中的數(shù)據(jù)鎖存、傳 輸?shù)鹊目刂?，進而被送往控制電路11而進行動作控制。
[0008] 頁面緩沖器電路14具備2個鎖存電路14a、14b，且以可切換執(zhí)行多階操作 (multi-level operation)功能與緩存（cache)功能的方式而構(gòu)成。即，當在1個存儲單 元存儲1位的二階（two-level)數(shù)據(jù)時，具備緩存功能，當在1個存儲單元存儲2位的4階 (four-level)數(shù)據(jù)時，設(shè)為多階操作功能，或者根據(jù)地址進行限制，但可將緩存功能設(shè)為有 效。
[0009] 圖1C是表示圖1A的NAND型快閃EEPR0M中的頁面緩沖器電路14及編程結(jié)束檢 測電路16的結(jié)構(gòu)例的方塊圖。在圖1C，編程結(jié)束檢測電路16基于來自頁面緩沖器ΡΒη (η =0、1、2、-·、Ν，Ν為正整數(shù)）的判斷控制信號來檢測編程的結(jié)束。以下，對于編程（數(shù)據(jù) 寫入）及校驗（verify)判斷與失效位（fail bit)的計數(shù)，在下文進行說明。
[0010] 在NAND型快閃EEPR0M，1頁面的數(shù)據(jù)為1次地被寫入存儲單元。此處，為了檢查 (check)是否已寫入所有位，采用針對每個位的編程校驗處理（以下亦將編程校驗稱作"校 驗"）?；旧?，在所有位超過預(yù)設(shè)閾值電壓Vth后，視為所有位已通過（pass)而校驗處理 完成。然而，在最近的快閃存儲器，即使殘留若干失效位，仍視為通過狀態(tài)。這被稱作"偽通 過處理"，被用于在用戶模式（user mode)下設(shè)置（set)為通過。這是因為，位是在基于錯 誤檢查與校正（Error Checking and Correction，ECC)功能而動作時被使用，由于許多位 可校正的ECC功能，即便使數(shù)據(jù)寫入時的少量位設(shè)為偽通過，整體上亦不構(gòu)成問題。另外， 在進行編程特性或失敗分析時，藉由增減偽通過的位數(shù)等來進行評價，可實現(xiàn)時間縮短或 效率提尚。
[0011] 圖2是表示圖1C的編程結(jié)束檢測電路16的詳細結(jié)構(gòu)例的電路圖。而且，圖3是 表示圖2的頁面緩沖器ΡΒη與編程結(jié)束判斷部29-n的結(jié)構(gòu)例的電路圖。
[0012] 在圖2,電源電壓VDD經(jīng)由金屬氧化物半導(dǎo)體（Metal-Oxide Semiconductor，M0S) 晶體管21及M0S晶體管22而接地，M0S晶體管21及M0S晶體管22的連接點經(jīng)由輸出判斷 結(jié)果的信號輸出線即信號線A(PBPUP)及反相器23,而生成表示是否為通過狀態(tài)的狀態(tài)信 號STB。判斷使能信號JENB被施加至M0S晶體管21的柵極，判斷重置（reset)信號JRST 被施加至M0S晶體管22的柵極。信號線A(PBPUP)經(jīng)由與各頁面緩沖器ΡΒη連接的M0S晶 體管TJn及柵極被施加有校驗判斷控制切換信號JDG_SW的M0S晶體管TJEn而接地（η = 0、1、."、沁。各觀3晶體管1\111、1'邛11構(gòu)成編程結(jié)束判斷部29-11(11 = 0、1、."、沁，整體上 構(gòu)成編程結(jié)束判斷電路27。
[0013] 在圖3, M0S晶體管TJn的柵極連接于頁面緩沖器ΡΒη的鎖存器L1的節(jié)點SLS1。 而且，頁面緩沖器ΡΒη包括：由2個反相器61、62構(gòu)成的鎖存器L1 ;由2個反相器63、64構(gòu) 成的鎖存器L2 ;校驗用電容器70 ;預(yù)充電（precharge)用晶體管71 ;校驗用晶體管72~ 74 ;列柵極晶體管81、82 ;傳輸開關(guān)晶體管83~85、88、89 ;位線選擇晶體管86、87 ;以及重 置晶體管90。
[0014] 在圖3, 2條位線BLe、BLo選擇性地連接于頁面緩沖器PBn。此時，根據(jù)位線選擇 信號BLSE或BLS0,使位線選擇晶體管86或87導(dǎo)通，將位線BLe或位線BLo中的一者選擇 性地連接于頁面緩沖器PBn。另外，在其中一條位線被選擇的期間，非選擇狀態(tài)的另一根位 線根據(jù)位線非選擇信號YBLE或YBL0而設(shè)為固定的接地電位或電源電壓電位，藉此來削減 鄰接位線間的噪聲（noise)。
[0015] 圖3的頁面緩沖器PBn具有鎖存器L1與鎖存器L2。頁面緩沖器PBn藉由預(yù)設(shè)的 動作控制，主要有助于讀出、寫入動作。而且，鎖存器L2是在二階操作中實現(xiàn)緩存功能的二 級（secondary)鎖存電路，在未使用緩存功能的情況下，輔助性地有助于該頁面緩沖器PBn 的動作而實現(xiàn)多階操作。
[0016] 鎖存器L1是將計時反相器（clocked inverter) 61、62逆并聯(lián)連接而構(gòu)成。存儲 單元陣列10的位線BLe、BLo經(jīng)由傳輸開關(guān)晶體管85而連接于感測節(jié)點N1，感測節(jié)點N1進 而經(jīng)由傳輸開關(guān)晶體管83而連接于鎖存器L1的數(shù)據(jù)保持節(jié)點SLR1。在感測節(jié)點N1，設(shè)置 有預(yù)充電用晶體管71。數(shù)據(jù)保持節(jié)點SLR1經(jīng)由傳輸開關(guān)晶體管74而連接于用于數(shù)據(jù)保持 節(jié)點SLR1的數(shù)據(jù)的暫時存儲節(jié)點N3。節(jié)點N3連接于晶體管72的柵極，晶體管72的漏極 連接于電壓V2,源極經(jīng)由開關(guān)晶體管73而連接于感測節(jié)點N1，根據(jù)開關(guān)晶體管73的柵極 控制電壓REG及節(jié)點N3的電壓值，感測節(jié)點N1與電壓V2的連接或阻斷受到控制。進而， 在感測節(jié)點N1，亦連接有預(yù)充電用晶體管71，該預(yù)充電用晶體管71用于對位線BLe、BLo預(yù) 充電電壓VI。在感測節(jié)點N1，連接用于電壓電平保持的電容器70。電容器70的另一端接 地。
[0017] 鎖存器L2是與鎖存器L1同樣地，將計時反相器63、64逆并聯(lián)連接而構(gòu)成。鎖存 器L2的2個數(shù)據(jù)節(jié)點SLR2、SLS2經(jīng)由根據(jù)列選擇信號CSL(如圖1B之CSL0~CSL511)受 到控制的列柵極晶體管81、82而連接于數(shù)據(jù)信號線52,該數(shù)據(jù)信號線52連接于數(shù)據(jù)輸入/ 輸出緩沖器50。節(jié)點SLR2經(jīng)由傳輸開關(guān)晶體管84而連接于感測節(jié)點N1。
[0018] 圖1B是表示存儲單元陣列10、頁面緩沖器PBn與數(shù)據(jù)輸入/輸出緩沖器50的連 接關(guān)系。NAND型快閃EEPR0M的讀出、寫入的處理單位為在某行地址處同時選擇的1頁面量 的容量（例如512字節(jié)（byte))。由于存在8個數(shù)據(jù)輸入/輸出端子51，因此對于1個數(shù) 據(jù)輸入/輸出端子51，可例如為512位，在圖1B表不該512位量的結(jié)構(gòu)。
[0019] 在將數(shù)據(jù)寫入存儲單元時，從數(shù)據(jù)信號線52將寫入數(shù)據(jù)導(dǎo)入鎖存器L2。為了開始 寫入動作，寫入數(shù)據(jù)必須位于鎖存器L1中，因此接下來將保持于鎖存器L2的數(shù)據(jù)傳輸至鎖 存器L1。而且，在讀出動作時，為了向數(shù)據(jù)輸入/輸出端子51輸出數(shù)據(jù)，讀出的數(shù)據(jù)必須位 于鎖存器L2中，因此必須將由鎖存器L1讀出的數(shù)據(jù)傳輸至鎖存器L2。因而構(gòu)成為，可將傳 輸開關(guān)晶體管83、84設(shè)為導(dǎo)通狀態(tài)而在鎖存器L1與鎖存器L2之間進行數(shù)據(jù)的傳輸。此時， 將傳輸目標的鎖存電路設(shè)為非活性狀態(tài)后傳輸數(shù)據(jù)，隨后使傳輸目標的鎖存電路恢復(fù)至活 性狀態(tài)以保持數(shù)據(jù)。
[0020] 接下來，以下對圖2及圖3的編程結(jié)束檢測電路16的動作進行說明。
[0021] 首先，對于與并非編程對象的存儲單元對應(yīng)的頁面緩沖器PBn的鎖存器L1，設(shè)置 數(shù)據(jù)"1"，數(shù)據(jù)保持節(jié)點SLR1的電壓成為高電平，從而自校驗判斷處理的對象中除外。并 且，對于編程對象的存儲單元，在編程校驗失敗時，在保持對頁面緩沖器PBn的鎖存器L1設(shè) 置數(shù)據(jù)"〇"的狀態(tài)下，數(shù)據(jù)保持節(jié)點SLR1的電壓成為低電平。在編程校驗通過時，對頁面緩 沖器PBn的鎖存器L1設(shè)置數(shù)據(jù)"1"，數(shù)據(jù)保持節(jié)點SLR1的電壓成為高電平。該些鎖存器L1 的狀態(tài)被反映為MOS晶體管TJn的通斷（οη/ο??)狀態(tài)而用于校驗判斷處理。如圖2所示， M0S晶體管TJn(n = 0、1、..·、Ν)連接于進行或非（Not OR，NOR)運算的信號線A(PBPUP)。 若針對1頁面的所有存儲單元的編程結(jié)束而所有數(shù)據(jù)保持節(jié)點SLR1成為高電平，則所有 M0S晶體管TJn被斷開。此時，信號線A (PBPUP)成為高電平，狀態(tài)信號STB成為低電平，從 而可知曉編程已結(jié)束。
[0022] 接下來，以下對現(xiàn)有技術(shù)的"偽通過編程"進行說明。
[0023] 圖4是表示在圖1A的NAND型快閃EEPR0M中用于偽通過判斷的編程結(jié)束檢測電 路16A的結(jié)構(gòu)例的電路圖。
[0024] 在圖4的左側(cè)，設(shè)置有具備編程結(jié)束判斷部29-0~29-N的所述編程結(jié)束判斷電 路27,在信號線A(PBPUP)上，從電源電壓VDD經(jīng)由M0S晶體管24而流動有漏極電流Id的 整數(shù)η倍的漏極電流η X Id。整數(shù)η相當于編程校驗尚未通過的存儲單元的數(shù)量，是流動有 漏極電流Id的電路29-η的數(shù)量。另一方面，圖4右側(cè)的基準電壓產(chǎn)生電路28具備基準電 壓產(chǎn)生部29a-0~29a-J，是具備連接在信號線A'（PBREF)與接地之間的多個M0S晶體管 對（BFj、BFEj)(此處，j = 0、1、…、J，J為正整數(shù)）而構(gòu)成。此處，M0S晶體管BF1~BFJ 以及BFE1~BFEJ是復(fù)制（r印lica)電路，為使流經(jīng)復(fù)制電路M0S晶體管BF1~BFJ以及 BFE1~BFEJ的電流Id與電路29的漏極電流Id相同，M0S晶體管BF1~BFJ以及BFE1~ BFEJ的晶體管尺寸與施加電壓完全等同地被設(shè)定。M0S晶體管BF0及BFE0的尺寸或柵極電 壓被控制為使流經(jīng)M0S晶體管BF0及BFE0的漏極電流為0. 5 X Id。而且，在信號線PBREF， 從電源電壓VDD經(jīng)由M0S晶體管25而流動有閾值基準電流Iref，該閾值基準電流Iref是 分別包含各一對M0S晶體管（BF0、BFE0 ;BF1、BFE1 ;BF2、BFE2 ;的各基準電流產(chǎn)生部所 流動的單位基準電流之和。
[0025] 并且，對應(yīng)于編程結(jié)束判斷電路27中的各M0S晶體管TJn (η = 0、1、…、N)的導(dǎo) 通的個數(shù)η，與流經(jīng)M0S晶體管24的漏極電流η X Id對應(yīng)的電壓被施加至比較器26的反相 輸入端子，另一方面，與流經(jīng)M0S晶體管25的閾值基準電流Iref對應(yīng)的電壓被施加至比較 器26的非反相輸入端子，比較器26在nX Id < Iref時輸出低電平的狀態(tài)信號STB。即，相 對于流動有閾值基準電流Iref的J+1組M0S晶體管BFj、BFEj (j = 0、1、…、J)，當編程校 驗未通過的存儲單元的數(shù)量N為J 3 N時，狀態(tài)信號STB成為低電平而判斷為偽通過。例 如，在J = 2時，閾值基準電流Iref = 2. 5X Id，因此流經(jīng)編程結(jié)束判斷電路27的漏極電流 NX Id因 N芻2而為偽通過。
[0026] 而且，圖5是表示圖1A的NAND型快閃EEPR0M的編程通過判斷處理的流程圖。在 圖5,首先載入（load)數(shù)據(jù)，在步驟S2中，將數(shù)據(jù)編程后，在步驟S3中進行校驗。在步驟 S4中，若所有存儲單元（1頁面量）全部為"1"，則在步驟S5中判斷為"真實通過"而結(jié)束該 處理。另一方面，若在步驟S4中為"否"，則在步驟S6中判斷是否已超時（time out)，為否 時返回步驟S2,另一方面，為"是"時前進至步驟S7。在步驟S7中，判斷是否為可容忍的錯 誤（error)，為"是"時前進至步驟S8,另一方面，為"否"時前進至步驟S9。在步驟S8中， 判斷為"偽通過"而結(jié)束該處理。在步驟S9中，判斷為"失敗"而結(jié)束該處理。
[0027] 現(xiàn)有技術(shù)文獻
[0028] 專利文獻
[0029] 專利文獻1 :日本特開平9-147582號公報
[0030] 專利文獻2 :日本特開2006-134482號公報
[0031] 專利文獻3 :日本特開2013-127827號公報
[0032] 專利文獻4 :日本特開2008-004178號公報
[0033] 專利文獻5 :日本特開2008-198337號公報

【發(fā)明內(nèi)容】

[0034] [發(fā)明所欲解決的課題]
[0035] 最近的NAND型快閃存儲器具有4位以上的ECC (Error Checking and Correction)能力，因此ECC能力的一部分可分配給圖4所示的救援數(shù)據(jù)編程及/或數(shù)據(jù)擦 除的失效位。將信號線A(PBPUP)的電流IdXn與基準信號線PBREF的基準電流Iref進行 比較。此時，當M0S晶體管BR)導(dǎo)通而基準電流Iref = 0. 5X Id時，若尚未編程的存儲單 元為1以上，則編程結(jié)束通知信號STB成為高電平，表示失敗狀態(tài)。另一方面，若所有存儲 單元已被編程時，編程狀態(tài)成為通過狀態(tài)，編程結(jié)束通知信號STB成為低電平。而且，當基 準電流Iref被設(shè)定為2. 5 X Id時，即使未被編程的存儲單元為2以下，仍設(shè)定為通過狀態(tài)， 這是"偽通過狀態(tài)"。隨著NAND型快閃存儲器大小的進展，藉由ECC而修復(fù)的位數(shù)增多，而 且，偽通過位數(shù)可增多。然而，在此種簡單的編程結(jié)束檢測電路16A中，存在無法應(yīng)對大量 位的偽通過狀態(tài)的問題。
[0036] 圖6是表示構(gòu)成圖3的頁面緩沖器PBn及編程結(jié)束判斷部29-n的M0S晶體管的 配置例的平面圖，圖6的（a)部份是在沿著位線的方向配置柵極的平面圖，圖6的（b)部份 是表示相對于位線成直角地配置柵極的例子的平面圖。在圖6, G1、G2為柵極，AR1、AR2為 有效（active)區(qū)域，CH1、CH2 為接觸孔（contact hole)。
[0037] 例如，在NAND型快閃存儲器的結(jié)構(gòu)例中，一對存儲單元的間距例如為30nmX2， 將頁面緩沖器PBn布局（layout)于16條位線的空間（space)，頁面緩沖器PBn的間距為 0. 96 μ m。此處，每一個布局中，堆迭8個頁面緩沖器PBn。
[0038] 在圖6,例如必須在0.96 μπι這一非常窄的頁面緩沖器PBn的間距布局中，形成所 述的M0S晶體管TJn、TJEn。當然，亦可使用2X0. 96 μπι的區(qū)域，但若在所有部分使用該尺 寸，則頁面緩沖器PBn的高度亦會變成2倍，頁面緩沖器PBn的尺寸將大幅增大。因而存在 下述問題，即，伴隨快閃存儲器的微細化，該些M0S晶體管必須形成為更小，該些M0S晶體管 的電氣特性的偏差亦會愈發(fā)增大。
[0039] 而且，今后，頁面尺寸進一步增大的可能性高，伴隨于此，1個芯片內(nèi)的M0S晶體 管的電氣特性的偏差亦會增大。進而，若設(shè)該些M0S晶體管的每一個的電氣特性的偏差為 10 %，則5個晶體管的電氣特性的整體偏差亦將達到晶體管的電氣特性的50 %，圖4的編程 結(jié)束檢測電路16A無法準確地進行判斷。這意味著，3位的偽通過是準確判斷的極限。伴 隨NAND型快閃存儲器的在大小上的發(fā)展，如此，M0S晶體管的偏差必然會對偽通過判斷造 成大的影響。
[0040] 若在各M0S晶體管TJn、TJEn具有10%的偏差的情況下，
[0041] (1)編程對象的存儲單元中的4個存儲單元未被編程時，漏極電流最差為 (4±0· 4)Id。
[0042] (2)編程對象的存儲單元中的5個存儲單元未被編程時，漏極電流最差為 (5±0. 5)Id〇
[0043] 此時，在（4、5)判斷（此處以（通過的單元數(shù)、失敗的單元數(shù)）表示）的情況下， 必須以4. 5 X Id的基準電流Iref來進行判斷，但對于所述（2)，在最差時完全無感測容限， 因此要進行安全的判斷，必須至少以（3、4)判斷來進行，必須以3. 5X Id的基準電流Iref 來進行判斷。
[0044] 本發(fā)明的目的在于提供一種用于非易失性存儲裝置的寫入電路及方法、與非易失 性存儲裝置，例如伴隨NAND型快閃存儲器等非易失性存儲裝置的規(guī)模變化，存儲單元的間 距變小，伴隨于此，周邊電路的晶體管尺寸變小，即便如此，亦可高精度地進行編程校驗判 斷的處理。
[0045] [解決課題的手段]
[0046] 本發(fā)明的第一方面是一種用于非易失性存儲裝置的寫入電路，所述非易失性存儲 裝置具備控制電路，所述控制電路被設(shè)置在向存儲單元寫入數(shù)據(jù)時暫時保存數(shù)據(jù)的頁面緩 沖器，在向所述存儲單元寫入數(shù)據(jù)時判斷每個存儲單元的編程結(jié)束，所述用于非易失性存 儲裝置的寫入電路的特征在于，
[0047] 所述控制電路包括：
[0048] 第1開關(guān)元件，設(shè)置在輸出編程結(jié)束判斷信號的一對信號線之間，基于存儲元件 中保存的數(shù)據(jù)來進行通斷控制，所述存儲元件保存對應(yīng)的存儲單元的編程校驗的狀態(tài)；
[0049] 判斷控制用M0S晶體管，設(shè)置在所述一對信號線之間，進行編程校驗的判斷控制； 以及
[0050] 第2開關(guān)元件，所述第2開關(guān)元件是連接在所述判斷控制用M0S晶體管的柵極與 源極或漏極之間的第2開關(guān)元件，基于預(yù)設(shè)判斷控制信號，將控制所述判斷控制用M0S晶體 管的電壓施加至所述判斷控制用M0S晶體管的柵極，
[0051] 所述控制電路在進行所述編程校驗之前，將所述判斷控制用M0S晶體管的柵極電 壓設(shè)定成為將所述M0S晶體管的閾值電壓加上預(yù)設(shè)控制電壓值所得的電壓值。
[0052] 在所述用于非易失性存儲裝置的寫入電路中，所述預(yù)設(shè)控制電壓值是0V~0. 5V 的范圍中的1個電壓值。
[0053] 而且，在所述用于非易失性存儲裝置的寫入電路中，還包括一電路，對于所述判斷 控制用M0S晶體管的柵極電壓，所述電路基于預(yù)設(shè)基準電流施加被控制成固定值的預(yù)設(shè)控 制電壓。
[0054] 進而，在所述用于非易失性存儲裝置的寫入電路中，所述第1開關(guān)元件及第2開關(guān) 元件是N通道M0S晶體管或P通道M0S晶體管。
[0055] 進而，在所述用于非易失性存儲裝置的寫入電路中，作為所述第1開關(guān)元件的M0S 晶體管的柵極連接于所述頁面緩沖器的鎖存器的任一端、或在所述頁面緩沖器的電路中暫 時保持數(shù)據(jù)的電容器的一端。
[0056] 而且，在所述用于非易失性存儲裝置的寫入電路中，還包括：第3開關(guān)元件，設(shè)置 在所述一對信號線之間，基于預(yù)設(shè)判斷使能信號，截斷所述一對信號線之間的電流通過。
[0057] 進而，在所述用于非易失性存儲裝置的寫入電路中，在由保存所述對應(yīng)的存儲單 元的編程校驗狀態(tài)的存儲元件所保存的數(shù)據(jù)被反相后，所述控制電路將所述判斷控制用 MOS晶體管的柵極電壓設(shè)定成為將所述MOS晶體管的閾值電壓加上預(yù)設(shè)控制電壓值所得的 電壓值。
[0058] 進而，在所述用于非易失性存儲裝置的寫入電路中，所述控制電路不將由保存所 述對應(yīng)的存儲單元的編程校驗狀態(tài)的存儲元件所保存的數(shù)據(jù)反相，且將所述判斷控制用 M0S晶體管的柵極電壓設(shè)定成為將所述M0S晶體管的閾值電壓加上預(yù)設(shè)控制電壓值所得的 電壓值，所述預(yù)設(shè)控制電壓值是基于預(yù)設(shè)基準電流而被控制成固定值。
[0059] 而且，在所述用于非易失性存儲裝置的寫入電路中，
[0060] 所述判斷控制用M0S晶體管包含具有控制柵極及浮動?xùn)艠O的堆迭柵極型M0S晶體 管，
[0061] 所述浮動?xùn)艠O連接于所述第2開關(guān)元件的一端，
[0062] 所述控制電路
[0063] (1)在初始狀態(tài)下，在將施加至所述控制柵極的預(yù)設(shè)基準電壓設(shè)為0V的狀態(tài)下， 將所述浮動?xùn)艠O設(shè)定成為將所述M0S晶體管的閾值電壓加上預(yù)設(shè)控制電壓值所得的電壓 值，
[0064] (2)在校驗判斷的控制動作狀態(tài)下，控制所述控制柵極的基準電壓，以使流經(jīng)所述 判斷控制用M0S晶體管的漏極電流成為基準電流。
[0065] 進而，在所述用于非易失性存儲裝置的寫入電路中，包括：
[0066] 編程結(jié)束判斷電路，具備多個編程結(jié)束判斷部，判斷多個存儲單元的編程的結(jié)束， 所述多個編程結(jié)束判斷部包含連接于所述一對信號線的所述控制電路；
[0067] 基準電流產(chǎn)生電路，具備多個基準電流產(chǎn)生部，產(chǎn)生用于判斷所述多個存儲單元 中的編程結(jié)束的個數(shù)的閾值基準電流，所述多個基準電流產(chǎn)生部分別包含第1M0S晶體管， 所述第1M0S晶體管連接于一對其他信號線，且使預(yù)設(shè)單位基準電流分別流動；以及
[0068] 比較器部件，將與流經(jīng)所述編程結(jié)束判斷電路的電流對應(yīng)的電壓，跟與流經(jīng)所述 基準電流產(chǎn)生電路的閾值基準電流對應(yīng)的閾值電壓進行比較，并輸出表示編程結(jié)束判斷的 判斷信號。
[0069] 進而，在所述用于非易失性存儲裝置的寫入電路中，將多個第2M0S晶體管并聯(lián)連 接，而構(gòu)成所述各基準電流產(chǎn)生部的第1M0S晶體管。
[0070] 本發(fā)明的第二方面是一種非易失性存儲裝置，其特征在于包括所述用于非易失性 存儲裝置的寫入電路。
[0071] 本發(fā)明的第三方面是一種用于非易失性存儲裝置的寫入方法，所述非易失性存儲 裝置具備控制電路，所述控制電路被設(shè)置在向存儲單元寫入數(shù)據(jù)時暫時保存數(shù)據(jù)的頁面緩 沖器，在向所述存儲單元寫入數(shù)據(jù)時判斷每個存儲單元的編程結(jié)束，所述用于非易失性存 儲裝置的寫入方法的特征在于，
[0072] 所述控制電路包括：
[0073] 第1開關(guān)元件，設(shè)置在輸出編程結(jié)束判斷信號的一對信號線之間，基于存儲元件 中保存的數(shù)據(jù)來進行通斷控制，所述存儲元件保存對應(yīng)的存儲單元的編程校驗的狀態(tài)；
[0074] 判斷控制用M0S晶體管，設(shè)置在所述一對信號線之間，進行編程校驗的判斷控制； 以及
[0075] 第2開關(guān)元件，所述第2開關(guān)元件是連接在所述判斷控制用M0S晶體管的柵極與 源極或漏極之間的第2開關(guān)元件，基于預(yù)設(shè)判斷控制信號，將控制所述判斷控制用M0S晶體 管的電壓施加至所述判斷控制用M0S晶體管的柵極，
[0076] 且所述用于非易失性存儲裝置的寫入方法包括：
[0077] 控制步驟，在進行所述編程校驗之前，將所述判斷控制用M0S晶體管的柵極電壓 設(shè)定成為將所述M0S晶體管的閾值電壓加上控制電壓值所得的電壓值，所述控制電壓值是 基于預(yù)設(shè)基準電流而被控制成固定值。
[0078] 在所述用于非易失性存儲裝置的寫入方法中，所述控制步驟包括一步驟，即，將由 保存所述對應(yīng)的存儲單元的編程校驗狀態(tài)的存儲元件所保存的數(shù)據(jù)反相后，將所述判斷控 制用M0S晶體管的柵極電壓設(shè)定成為將所述M0S晶體管的閾值電壓加上控制電壓值所得的 電壓值，所述控制電壓值是基于預(yù)設(shè)基準電流而被控制成固定值。
[0079] 而且，在所述用于非易失性存儲裝置的寫入方法中，所述控制電路還包括第3開 關(guān)元件，所述第3開關(guān)元件設(shè)置在所述一對信號線之間，基于預(yù)設(shè)判斷使能信號，截斷所述 一對信號線之間的電流通過，
[0080] 所述控制步驟包括一步驟，即，不將由保存所述對應(yīng)的存儲單元的編程校驗狀態(tài) 的存儲元件所保存的數(shù)據(jù)反相，且將所述判斷控制用M0S晶體管的柵極電壓設(shè)定成為將所 述M0S晶體管的閾值電壓加上控制電壓值所得的電壓值，所述控制電壓值是基于預(yù)設(shè)基準 電流而被控制成固定值。
[0081] 進而，在所述用于非易失性存儲裝置的寫入方法中，所述判斷控制用M0S晶體管 包含具有控制柵極及浮動?xùn)艠O的堆迭柵極型M0S晶體管，
[0082] 所述浮動?xùn)艠O連接于所述第2開關(guān)元件的一端，
[0083] 所述控制步驟包括：
[0084] (1)在初始狀態(tài)下，在將施加至所述控制柵極的基準電壓設(shè)為0V的狀態(tài)下，對所 述浮動?xùn)艠O施加預(yù)設(shè)浮動?xùn)艠O基準電壓的步驟；以及
[0085] (2)在校驗判斷的控制動作狀態(tài)下，控制所述浮動?xùn)艠O基準電壓，以使流經(jīng)所述判 斷控制用M0S晶體管的漏極電流成為預(yù)設(shè)基準電流。
[0086] (發(fā)明的效果）
[0087] 根據(jù)本發(fā)明的用于非易失性存儲裝置的寫入電路及方法，例如伴隨NAND型快閃 存儲器等非易失性存儲裝置的規(guī)模變化，存儲單元的間距變小，伴隨于此，周邊電路的晶體 管尺寸變小，即便如此，亦可高精度地進行編程校驗判斷的處理。
【附圖說明】
[0088] 圖1A是表示已知示例的NAND型快閃EEPR0M的整體結(jié)構(gòu)的方塊圖。
[0089] 圖1B是表示圖1A的存儲單元陣列10及其周邊電路的結(jié)構(gòu)的電路圖。
[0090] 圖1C是表示圖1A的NAND型快閃EEPR0M中的頁面緩沖器電路14及編程結(jié)束檢 測電路16的結(jié)構(gòu)例的方塊圖。
[0091] 圖2是表示圖1C的編程結(jié)束檢測電路16的詳細結(jié)構(gòu)例的電路圖。
[0092] 圖3是表示圖2的頁面緩沖器PBn與編程結(jié)束判斷部29-n的結(jié)構(gòu)例的電路圖。
[0093] 圖4是表示在圖1A的NAND型快閃EEPR0M中用于偽通過判斷的編程結(jié)束檢測電 路16A的結(jié)構(gòu)例的電路圖。
[0094] 圖5是表示圖1A的NAND型快閃EEPR0M的編程通過判斷處理的流程圖。
[0095] 圖6是表示構(gòu)成圖3的頁面緩沖器PBn及編程結(jié)束判斷部29-n的M0S晶體管的 配置例的平面圖，圖6的（a)部份是在沿著位線的方向上配置柵極的平面圖，圖6的（b)部 份是相對于位線成直角地配置柵極的例子的平面圖。
[0096] 圖7是表示實施例1的編程結(jié)束判斷部30η的結(jié)構(gòu)的電路圖。
[0097] 圖8是表示圖7的編程結(jié)束判斷部30η的動作的各信號的流程圖。
[0098] 圖9是在表示圖3的已知示例的編程結(jié)束判斷部29-n的M0S晶體管TJE的漏極 電流Id相對于柵極電壓V (JDG_SW)的特性的圖表中，表示將柵極電壓設(shè)為固定值JDG時的 漏極電流Id的偏差的圖。
[0099] 圖10是在表示圖7的實施例1的編程結(jié)束判斷部30η的M0S晶體管TJDG的漏極 電流Id相對于柵極電壓V (JDG_G)的特性的圖表中，表示將柵極電壓設(shè)為Vth+固定值時的 漏極電流Id的偏差的圖。
[0100] 圖11是表示在實施例1的NAND型快閃EEPR0M中用于偽通過判斷的編程結(jié)束檢 測電路16AA的結(jié)構(gòu)例的電路圖。
[0101] 圖12是表示實施例1的變形例的編程結(jié)束判斷部30An的結(jié)構(gòu)的電路圖。
[0102] 圖13是表示實施例1的另一變形例的編程結(jié)束判斷部30Bn的結(jié)構(gòu)的電路圖。
[0103] 圖14是表示實施例2的編程結(jié)束判斷部30Cn的結(jié)構(gòu)的電路圖。
[0104] 圖15是表示實施例2的變形例的編程結(jié)束判斷部30Dn的結(jié)構(gòu)的電路圖。
[0105] 圖16是表示實施例2的另一變形例的編程結(jié)束判斷部30En的結(jié)構(gòu)的電路圖。
[0106] 圖17是表示實施例3的編程結(jié)束判斷部30Fn及頁面緩沖器PBn的結(jié)構(gòu)的電路圖。
[0107] 圖18是表示實施例4的編程結(jié)束判斷部30Gn及頁面緩沖器PBn的結(jié)構(gòu)的電路圖。
[0108] 圖19是表示實施例5的基準電流產(chǎn)生電路31及編程結(jié)束判斷部30nf的結(jié)構(gòu)例 的電路圖。
[0109] 圖20是表示在實施例5的NAND型快閃EEPR0M中用于偽通過判斷的編程結(jié)束檢 測電路16B的結(jié)構(gòu)例的電路圖。
[0110] 圖21A是表示本發(fā)明的實施例6的存儲單元陣列10及其周邊電路的結(jié)構(gòu)的電路 圖。
[0111] 圖21B是表示包含用于圖22A的實施例6的編程結(jié)束判斷電路27及基準電流產(chǎn) 生電路28M的編程結(jié)束檢測電路16C的結(jié)構(gòu)的電路圖。
[0112] 圖22是表示實施例7的編程結(jié)束檢測電路16D的結(jié)構(gòu)的電路圖。
[0113] 圖23是表示實施例8的編程結(jié)束檢測電路16E的結(jié)構(gòu)的電路圖。
[0114] 圖24是表示實施例9的用于圖24的編程結(jié)束檢測電路16E的基準電流產(chǎn)生電路 31A的結(jié)構(gòu)的電路圖。
[0115] 【附圖符號說明】
[0116] 10 :存儲單元陣列
[0117] 11:控制電路
[0118] 12:行解碼器
[0119] 13:高電壓產(chǎn)生電路
[0120] 14:頁面緩沖器
[0121] 14a、14b:鎖存電路
[0122] 15:列解碼器
[0123] 16、16A、16AA、16B~16E :編程結(jié)束檢測電路
[0124] 17:指令寄存器
[0125] 18:地址寄存器
[0126] 19:動作邏輯控制器
[0127] 21、22、24、24A、25、25A、41 ~45、71 ~74、81 ~90、BF0、BF1、BF2、BF3、BFE0、BFE1、 BFE2、BFE3、TGC、TJDG、TJDGEN、TJn、TJN、TJE、TJEn :M0S 晶體管
[0128] 23:反相器
[0129] 26:比較器
[0130] 27、27A、27B :編程結(jié)束判斷電路
[0131] 28、28A、28AM、28B、28BM、28M、31、31A :基準電流產(chǎn)生電路
[0132] 29-0、29-n、29-N、30n、30nf、30An、30Bn、30Cn、30Dn、30En、30Fn、30Gn :編程結(jié)束判 斷部
[0133] 29a-0、29A-0、46n :基準電壓產(chǎn)生部
[0134] 3〇na、3〇naA、3〇nfa、 3〇nfaA :基準電流產(chǎn)生部
[0135] 32:差分放大器
[0136] 33:電流源
[0137] 50 :數(shù)據(jù)輸入/輸出緩沖器
[0138] 51 :數(shù)據(jù)輸入/輸出端子
[0139] 52:數(shù)據(jù)信號線
[0140] 61~64 :反相器
[0141] 70:校驗用電容器
[0142] A、B:輸出線
[0143] AR1、AR2:有效區(qū)域
[0144] BL、BLe、BLo :位線
[0145] BLPRE :位線預(yù)充電控制電壓
[0146] BLSE、BLS0 :位線選擇信號
[0147] Cc :親合電容器
[0148] CELSRC:共用源極線
[0149] CH1、CH2:接觸孔
[0150] Cn:節(jié)點電容器
[0151] CSL、CSL0 ~CSL511 :列選擇信號
[0152] DTG、REG :柵極控制電壓
[0153] G1、G2:柵極
[0154] Id:漏極電流
[0155] Id_ref :基準漏極電流
[0156] Iref、IrefO :基準電流
[0157] JDG:固定值
[0158] JDG_CG:控制信號
[0159] JDG_D :漏極電壓
[0160] JDG_EN :判斷使能信號
[0161] JDG_SW :判斷控制信號
[0162] JDG_FG :浮動?xùn)艠O電壓
[0163] JDG_G:柵極電壓
[0164] JDG_SW_REF、SLS1_REF :信號
[0165] JENB:判斷使能信號
[0166] JRST:判斷重置信號
[0167] L1、L2:鎖存器
[0168] MC、MC0、MC15 :存儲單元
[0169] m :M0S晶體管的并聯(lián)連接個數(shù)
[0170] N1、N3:節(jié)點
[0171] NU0 ~NU2 :NAND 單元單元
[0172] PBn:頁面緩沖器
[0173] PBPUP:信號線 A
[0174] PBREF:信號線 A'
[0175] Riref、RL:電阻
[0176] S1 ~S9:步驟
[0177] SG1、SG2 :選擇柵極晶體管
[0178] S⑶、SGS :選擇柵極線
[0179] SLR1 :數(shù)據(jù)保持節(jié)點
[0180] SLR2、SLS2 :數(shù)據(jù)節(jié)點
[0181] SLS1 :節(jié)點
[0182] STB :狀態(tài)信號
[0183] tl ~t7 :時刻
[0184] VDD:電源電壓
[0185] V1、V2、VA、VA1、Va :電壓
[0186] VB1:第1控制電壓值
[0187] VB2:第2控制電壓值
[0188] Vc:控制電壓
[0189] Vtn :N通道M0S晶體管的閾值電壓
[0190] YBLE、YBL0 :位線非選擇信號
[0191] WL、WL0 ~WL15 :字線
[0192] Δ Id :漏極電流偏差
【具體實施方式】
[0193] 以下，參照附圖來說明本發(fā)明的實施例。另外，在以下的各實施例，對于同樣的結(jié) 構(gòu)要素標注有相同的符號。
[0194] 實施例1.
[0195] 圖7是表示實施例1的例如用于NAND型快閃存儲器等非易失性存儲裝置的編程 結(jié)束判斷部30η的結(jié)構(gòu)的電路圖。在圖7,實施例1的編程結(jié)束判斷部30η的特征在于對應(yīng) 于每個頁面緩沖器ΡΒη而設(shè)置，且多個編程結(jié)束判斷部30η(η = 0、1、"·、Ν)相對于判斷控 制信號JDG_SW及信號線A (PBPUP)、信號線Β而并聯(lián)設(shè)置，除了針對鎖存器L1的Ν通道M0S 晶體管TJn以外，更具備N通道M0S晶體管TGC、TJDG。此處，信號線A、信號線B是用于輸 出編程結(jié)束判斷信號的一對信號線。而且，TJDG是用于控制編程結(jié)束的判斷的判斷控制用 M0S晶體管，TGC是基于判斷控制信號JDG_SW來控制M0S晶體管TJDG的開關(guān)元件。
[0196] 在圖7,判斷控制信號JDG_SW是在編程校驗動作開始時，如已知示例般由低電平 變化為高電平，但在進行編程校驗的通過判斷時由高電平變化為低電平的控制信號，且其 被施加至M0S晶體管TGC的柵極。頁面緩沖器PBn的鎖存器L1是存儲與頁面緩沖器PBn對 應(yīng)的存儲單元的編程校驗狀態(tài)的暫時存儲元件，頁面緩沖器PBn的鎖存器L1的節(jié)點（node) SLS1連接于M0S晶體管TJn的柵極，信號線A(PBPUP)是為了進行校驗判斷而設(shè)置在頁面緩 沖器電路14中的用于邏輯或運算的信號線，經(jīng)由M0S晶體管TJn及M0S晶體管TJDG而連接 于信號線B。M0S晶體管TJDG的漏極還經(jīng)由M0S晶體管TGC而連接于M0S晶體管TJDG的 柵極。此處，以JDG_D來記述M0S晶體管TJDG的漏極的信號電壓，以JDG_G來記述M0S晶 體管TJDG的柵極電壓。
[0197] 此外，編程校驗判斷用M0S晶體管TJDG的飽和區(qū)域中的漏極電流Id以下式表示。
[0198] Id = (1/2) β (Vgs-Vth)2 (1)
[0199] 此處，Vgs是M0S晶體管TJDG的柵極與源極間電壓，Vth是M0S晶體管TJDG的閾 值電壓。另外，以下，以Vtn來表示N通道M0S晶體管的閾值電壓，以Vtp來表示P通道M0S 晶體管的閾值電壓。
[0200] 如所述式⑴所示，漏極電流Id具有電壓差（Vgs-Vth)與β這2個因數(shù) (factor)。本實施例的特征在于，例如藉由固定為電壓差（Vgs-Vth) =0.1 V，從而去除電 壓差（Vgs-Vth)的因數(shù)偏差。由于該偏差是以平方發(fā)揮作用，因此該去除的效果大。為了 實現(xiàn)該去除，更具備M0S晶體管TGC、TJn。對于該控制序列，以下參照圖8來進行說明。另 外，電壓差（Vgs-Vth)較佳的是0.1 V，但可在0V~0. 5V的范圍內(nèi)進行設(shè)定。
[0201] 圖8是表示圖7的編程結(jié)束判斷部30η的動作的各信號的時序（timing)圖。在 圖8,自時刻tl至?xí)r刻t5為止是柵極電壓JDG_G的設(shè)定期間，時刻t6以后是偽通過判斷期 間。而且，第1控制電壓值VB1例如是0.1 V等0V附近的正電壓，過驅(qū)動（over drive)的 值被設(shè)定成為規(guī)定值。進而，第2控制電壓值VB2例如是0V或0V附近的比控制電壓VB1 低的電壓，較佳的是被設(shè)定為VB1-VB2 = 0.1 V。當在時刻t7,信號線A(PBPUP)上升至電壓 VA1時，在與信號線B的電壓VB2之間流動有漏極電流Id，進行編程校驗的判斷，但若電壓 VA1-VB2 > VB1-VB2，則M0S晶體管TJDG將在飽和區(qū)域進行動作，該漏極電流Id如上所述般 由Vgs-Vth = VB1-VB2決定，因此能以電壓差VB1-VB2將漏極電流Id設(shè)定成為適當?shù)闹怠?br>[0202] 在圖8,在M0S晶體管TGC導(dǎo)通的時刻t2~t4間，對信號線A施加有比Vtn+VBl高 的電壓。未通過校驗的存儲單元的頁面緩沖器PBn的節(jié)點SLS1為高電平（high level)，由 于M0S晶體管TJn導(dǎo)通，因此M0S晶體管TJDG的柵極電壓JDG_G成為該電平。在時刻t2， 當信號線A的電壓VA發(fā)生變化時，與此相伴地，漏極電壓JDG_D及柵極電壓JDG_G自第1 控制電壓值VB1變化為電壓Vtn+VBl+Va。（準確而言，由于電流流經(jīng)MOS晶體管TGC，因此 漏極與源極間產(chǎn)生壓降Vds，因此為Vtn+VBl+Va-Vds)此處，Vtn+Va是MOS晶體管TJDG進 行二極體（diode)連接時（MOS晶體管TGC導(dǎo)通時）的壓降量。然后，在時刻t3,當鎖存器 L1的數(shù)據(jù)反相時，未通過的頁面緩沖器PBn的M0S晶體管TJn斷開而阻斷。此時，M0S晶體 管TJDG的柵極電壓JDG_G成為電壓（Vtn+VBl)，隨后，在時刻t4,判斷控制信號JDG_SW變 為低電平而M0S晶體管TJDG的柵極變?yōu)楦樱╢loating)狀態(tài)，但柵極電壓JDG_G保持電 壓（Vtn+VBl)。進而，在時刻t5,當鎖存器L1的數(shù)據(jù)反相時，M0S晶體管TJDG的漏極電壓 晶體管TJn再次導(dǎo)通而成為電壓VB2。然后，在時刻t7,信號線A(PBPUP)上升 至電壓VA1，進行編程校驗的判斷。
[0203] 接下來，本
【發(fā)明人】為了評價所述實施例的效果，使用著重于集成電路的模擬程序 (Simulation Program with Integrated Circuit Emphasis，SPICE)模型（model)，依照快 速（fast)、典型（typical)、慢速（slow)的條件來進行模擬，計算出漏極電流Id。將其結(jié)果 不于圖9~圖10以及表一。
[0204]
[0205] 表一
[0206] 圖9是在表示圖3的已知示例的編程結(jié)束判斷部29-n的M0S晶體管TJE的漏極 電流Id相對于柵極電壓V(JDG_SW)的特性的圖表中，表示將M0S晶體管TJE的柵極電壓設(shè) 為固定值JDG時的漏極電流Id的偏差的圖。而且，圖10是在表示圖7的實施例1的編程 結(jié)束判斷部30η的M0S晶體管TJDG的漏極電流Id相對于柵極電壓JDG_G的特性的圖中， 表示將M0S晶體管TJDG的柵極電壓設(shè)為Vth+固定值時的漏極電流Id的偏差的圖。進而， 表一是表示已知示例及實施例1的實施例1、實施例2中的漏極電流Id的最大值及最小值 的表格。另外，模擬條件如下。
[0207] (1)M0S 晶體管的尺寸：W/L = 0· 5/0. 3 ;
[0208] ⑵漏極電壓Vd = 2. 2V ;
[0209] (3)溫度 T = 25Γ ;
[0210] (4) SPICE模型、快速/典型/慢速；以及
[0211] (5)Vth(l μΑ) = 0· 66V(典型）。
[0212] 另外，由于SPICE模型間的偏差大，因此在表1，已知示例的電路的偏差非常大，但 M0S晶體管的實際偏差要遠小于SPICE模型。這是因為，SPICE模型的條件對應(yīng)于批次（lot) 間、晶圓（wafer)間、芯片間及芯片內(nèi)所有M0S晶體管的偏差，但在本電路（編程校驗的編 程結(jié)束判斷部）成為造成問題的偏差僅限于芯片內(nèi)。
[0213] 由圖9~圖10以及表一可明確得知的是，本實施例的實施例1、實施例2中，與已 知示例相比，漏極電流Id的偏差相對于快速/典型/慢速的模型的差異而大幅減少。本申 請人所制造的快閃存儲器的已知示例中的安全級別為（3、4)判斷的級別，每一個晶體管的 平均漏極電流Id的偏差可計算為10%~15%左右。其結(jié)果，根據(jù)本實施例可見，在1個半 導(dǎo)體芯片中，漏極電流Id的偏差與已知示例相比改善至1/10,可改善為1 %~1. 5%左右的 偏差。該級別表示，對于10位以上的偽通過位，可高精度地進行偽通過判斷。
[0214] 圖11是表示實施例1的NAND型快閃EEPR0M中用于偽通過判斷的編程結(jié)束檢測 電路16AA的結(jié)構(gòu)例的電路圖。圖11的編程結(jié)束檢測電路16AA的特征在于，與圖4的編程 結(jié)束檢測電路16A相比，以下方面不同。
[0215] (1)取代圖4的編程結(jié)束判斷電路27的編程結(jié)束判斷部29-n，在編程結(jié)束判斷電 路27A中具備編程結(jié)束判斷部30η (圖7)。
[0216] (2)取代圖4的基準電壓產(chǎn)生電路28的基準電壓產(chǎn)生部29a_n (編程結(jié)束判斷部 29-n的復(fù)制電路），在基準電壓產(chǎn)生電路28A中具備基準電壓產(chǎn)生部30na(編程結(jié)束判斷 部30η的復(fù)制電路）。
[0217] 在圖11的左側(cè)，設(shè)置有具備多個即Ν+1個編程結(jié)束判斷部30η的編程結(jié)束判斷電 路27Α，在信號線A (PBPUP)上，從電源電壓VDD經(jīng)由M0S晶體管24而流動有漏極電流Id的 整數(shù)η倍的漏極電流nX Id。整數(shù)η相當于編程校驗尚未通過的存儲單元的數(shù)量，是流動 有漏極電流Id的電路30η的數(shù)量。另一方面，圖11右側(cè)的基準電壓產(chǎn)生電路28Α具備多 個即J+1個基準電壓產(chǎn)生部30na，是具備連接在信號線A'（PBREF)與信號線Β之間的多個 M0S晶體管的組（BFj及與其連接的TGC、TJDG)(此處，j = 0、1、…、J，J為正整數(shù)）而構(gòu) 成。此處，與M0S晶體管BF0以外的M0S晶體管BF1、BF2、…連接的M0S晶體管TJDG是復(fù) 制電路，為使流經(jīng)復(fù)制電路M0S晶體管BFE1~BFEJ的電流Id與電路30η的漏極電流Id 相同，M0S晶體管TJDG的晶體管的尺寸與施加電壓完全等同地被設(shè)定。M0S晶體管BF0及 與其連接的M0S晶體管TGC、TJDG的尺寸或柵極電壓被控制為使流經(jīng)M0S晶體管BF0及與 其連接的M0S晶體管TGC、TJDG的漏極電流為0. 5xld。而且，在信號線PBREF上，從電源電 壓VDD經(jīng)由M0S晶體管25而流動有閾值基準電流Iref，該閾值基準電流Iref是分別包含 各1組M0S晶體管（BR)及與其連接的TGC、TJDG ;BF1及與其連接的TGC、TJDG ;BF2及與其 連接的TGC、TJDG;…）的各基準電流產(chǎn)生部所流動的單位基準電流之和。
[0218] 并且，對應(yīng)于編程結(jié)束判斷電路27A中的各M0S晶體管TJn的導(dǎo)通的個數(shù)n，與流 經(jīng)M0S晶體管24的漏極電流nX Id對應(yīng)的電壓被施加至比較器26的反相輸入端子，另一 方面，與流經(jīng)M0S晶體管25的閾值基準電流Iref對應(yīng)的電壓被施加至比較器26的非反相 輸入端子，比較器26在nX Id < Iref時輸出低電平的狀態(tài)信號STB。即，相對于流動有閾 值基準電流Iref的J+1組M0S晶體管BFj及與其連接的TGC、TJDG(j = 0、1、…、J)，當編 程校驗未通過的存儲單元的數(shù)量N為J 3 N時，狀態(tài)信號STB成為低電平而判斷為偽通過。 例如，在J = 2時，閾值基準電流Iref = 2. 5X Id，因此流經(jīng)編程結(jié)束判斷電路27A的漏極 電流NX Id因 N蘭2而為偽通過。
[0219] 如以上所說明，根據(jù)本實施例，例如伴隨NAND型快閃存儲器等非易失性存儲裝置 的微細化，存儲單元的間距變小，伴隨于此，頁面緩沖器等周邊電路的晶體管變小，即便如 此，亦可高精度地進行編程校驗判斷的處理。
[0220] 圖12是表示實施例1的變形例的編程結(jié)束判斷部30An的結(jié)構(gòu)的電路圖。在圖 12,編程結(jié)束判斷部30An與圖7的實施例1的編程結(jié)束判斷部30η相比，其特征在于，將信 號線Α、信號線Β之間的M0S晶體管TJn、TGC、TJDG的連接順序以相反的順序，即，以TJDG、 TGC、TJn的順序予以連接。對于其作用效果，除了在圖8所述的電壓JDG_G設(shè)定期間內(nèi)，信 號線A、信號線B上的各電壓的關(guān)系反轉(zhuǎn)以外同樣地動作，因而具有同樣的效果。
[0221] 在以上的實施例1及其變形例中，亦可將N通道M0S晶體管TJn變更為P通道M0S 晶體管TJn。而且，在以上的實施例1及其變形例中，亦可將N通道M0S晶體管TGC變更為 P通道M0S晶體管TGC或傳輸閘。其中，判斷控制信號JDG_SW需由高使能（high enable) 變更為低使能。以上稱作"其他變形例"。
[0222] 圖13是表示實施例1的另一變形例的編程結(jié)束判斷部30Bn的結(jié)構(gòu)的電路圖。在 圖13,該另一變形例的編程結(jié)束判斷部30Bn與圖7的實施例1的編程結(jié)束判斷部30η相 比，其特征在于，對于M0S晶體管TJDG的柵極，經(jīng)由親合電容器（coupling capacitor) Cc 而施加有控制電壓Vc。此處，控制電壓Vc是在偽通過判斷期間內(nèi)施加，藉由因耦合引起的 柵極電壓JDG_G的電壓上升，可調(diào)整漏極電流Id。另外，該另一變形例的發(fā)明特定事項亦可 適用于實施例1及其變形例1。
[0223] 另外，在以上的實施例1及其變形例中，也可以下述方式變形。亦可將N通道M0S 晶體管設(shè)為P通道M0S晶體管。
[0224] 實施例2.
[0225] 圖14是表示實施例2的編程結(jié)束判斷部30Cn的結(jié)構(gòu)的電路圖。實施例2的編程 結(jié)束判斷部30Cn與圖7的實施例1的編程結(jié)束判斷部30η相比，以下方面不同。
[0226] (1)其特征在于，在M0S晶體管TJn與M0S晶體管TJDG之間，插入有判斷動作使能 控制開關(guān)用M0S晶體管TJN，該判斷動作使能控制開關(guān)用M0S晶體管TJN在編程校驗時的電 壓JDG_G設(shè)定期間，柵極被施加有成為低電平的判斷使能信號JDG_EN。在圖8的鎖存器L1 反相期間t3~t5之間信號被設(shè)為低電平。
[0227] 在圖14,可截斷漏極電流Id的通過，因此除了實施例1的作用效果以外，不再需要 鎖存器L1的反相操作，序列的結(jié)構(gòu)變得簡單。
[0228] 另外，判斷動作使能控制開關(guān)用M0S晶體管TJN亦可插入至信號線A與M0S晶體 管TJn之間。而且，該判斷動作使能控制開關(guān)用M0S晶體管TJN并不限于N通道M0S晶體 管，亦可為P通道M0S晶體管。
[0229] 圖15是表示實施例2的變形例的編程結(jié)束判斷部30Dn的結(jié)構(gòu)的電路圖。在圖 15,該變形例的編程結(jié)束判斷部30Dn與圖7的實施例1的編程結(jié)束判斷部30η相比，其特 征在于，將信號線Α、信號線Β間的M0S晶體管TJn、TGC、TJDG的連接順序變更為M0S晶體 管TGC、TJDG、TJn的連接順序。其中，在信號線A與M0S晶體管TJDG之間，插入連接有根據(jù) 判斷使能信號JDG_EN受到控制的M0S晶體管TJDGEN。以上述方式構(gòu)成的編程結(jié)束判斷部 30Dn可截斷漏極電流Id的通過，因此除了實施例1的作用效果以外，不再需要鎖存器L1的 反相操作，序列的結(jié)構(gòu)變得簡單。
[0230] 圖16是表示實施例2的另一變形例的編程結(jié)束判斷部30En的結(jié)構(gòu)的電路圖。在 圖16,該另一變形例的編程結(jié)束判斷部30En與圖12的實施例1的變形例的編程結(jié)束判斷 部30An相比，其特征在于，將信號線A、信號線B之間的MOS晶體管TJDG、TGC、TJn的連接 順序變更為M0S晶體管TJn、TJDG、TGC的連接順序。其中，在信號線B與M0S晶體管TJDG 之間，插入連接有根據(jù)判斷使能信號JDG_EN受到控制的MOS晶體管TJDGEN。以上述方式構(gòu) 成的編程結(jié)束判斷部30En可截斷漏極電流Id的通過，因此除了與編程結(jié)束判斷部30An同 樣的作用效果以外，不再需要鎖存器L1的反相操作，序列的結(jié)構(gòu)變得簡單。
[0231] 實施例3.
[0232] 圖17是表示實施例3的編程結(jié)束判斷部30Fn及頁面緩沖器PBn的結(jié)構(gòu)的電路圖。 實施例1的編程結(jié)束判斷部30η的M0S晶體管TJn的柵極連接于圖3的頁面緩沖器PBn的 鎖存器L1的節(jié)點SLS1。與此相對，在實施例3,如圖17所示，亦可將編程結(jié)束判斷部30Fn 的MOS晶體管TJn的柵極連接于頁面緩沖器PBn的節(jié)點N1。
[0233] 本實施例中，無須特別追加 M0S晶體管，便可去除圖8的電壓JDG_G設(shè)定期間內(nèi)的 鎖存器L1反相的動作。此處，首先，連接于節(jié)點N1的節(jié)點電容器Cn由電源電壓VI被充電 (charge)至VDD。然后，藉由M0S晶體管74的柵極控制電壓DTG變?yōu)楦唠娖?，鎖存器L1的 數(shù)據(jù)保持節(jié)點SLR1的數(shù)據(jù)被反映給節(jié)點N3,當V2 = 0V及M0S晶體管73的柵極控制電壓 REG被設(shè)為高電平而M0S晶體管73導(dǎo)通時，節(jié)點N1的電壓變得與節(jié)點SLS1的電壓相同。 因而，除了鎖存器L1的反相動作以外，與實施例1的控制序列同樣地動作。并且，取代鎖存 器L1的數(shù)據(jù)反相，藉由節(jié)點N1為VI = 0V及位線預(yù)充電控制電壓BLPRE變?yōu)楦唠娖蕉鳰0S 晶體管71導(dǎo)通，從而節(jié)點電容器Cn放電，N1變?yōu)?V而M0S晶體管TJn斷開而阻斷。
[0234] 如以上所說明，藉由如圖17般變更M0S晶體管TJn的柵極的連接目標，從而去除 鎖存器L1的反相動作，除此以外，可獲得與實施例1同樣的作用效果。
[0235] 實施例4.
[0236] 圖18是表示實施例4的編程結(jié)束判斷部30Gn及頁面緩沖器PBn的結(jié)構(gòu)的電路圖。 在圖18,實施例4與圖17的實施例3相比，以下方面不同。
[0237] (1)取代N通道M0S晶體管TJn而使用P通道M0S晶體管TJn。
[0238] (2)將M0S晶體管TJn的柵極連接于鎖存器L1的數(shù)據(jù)保持節(jié)點SLR1。
[0239] 另外，本實施例的差異除此以外，與實施例1同樣地動作。
[0240] 實施例5.
[0241] 圖19是表示實施例5的基準電流產(chǎn)生電路31及編程結(jié)束判斷部30nf的結(jié)構(gòu)例 的電路圖。實施例5的編程結(jié)束判斷部30nf與圖7的實施例1相比，以下方面不同。
[0242] (1)對于M0S晶體管TJDG，采用具有控制柵極與浮動?xùn)艠O的堆迭柵極型M0S晶體 管。
[0243] (2)將M0S晶體管TJDG的浮動?xùn)艠O（將其電壓設(shè)為JDG_FG)連接于M0S晶體管 TGC的源極。
[0244] (3)對于M0S晶體管TJDG的控制柵極，施加有來自基準電流產(chǎn)生電路31的控制信 號 JDG_CG。
[0245] 在圖19,基準電流產(chǎn)生電路31是與公知的基準電流產(chǎn)生電路同樣的電路，具備 M0S晶體管41~45、差分放大器32、電阻RL、電阻Riref、電流源33而構(gòu)成。此處，電阻RL 流動有基準漏極電流Id_ref，電流源33流動有基準電流IrefO。而且，M0S晶體管44使用 與編程結(jié)束判斷部30nf的堆迭柵極型M0S晶體管TJDG相同者，M0S晶體管42使用與M0S 晶體管TJn相同者，MOS晶體管43使用與MOS晶體管TGC相同者。
[0246] 如以上所說明，藉由使用堆迭柵極型M0S晶體管TJDG，可高精度地控制漏極電流 Id，從而可將漏極電流Id的偏差改善得變小。例如NAND型快閃存儲器基本上具有堆迭柵 極型M0S晶體管的結(jié)構(gòu)，因此容易形成。實施例5中的控制順序如下。
[0247] (1)在初始狀態(tài)下，基于M0S晶體管TJDG的控制柵極電壓JDG_CG = 0V(差分放 大器32非動作、MOS晶體管45導(dǎo)通），將MOS晶體管TJDG的浮動?xùn)艠O電壓JDG_FG設(shè)定為 預(yù)設(shè)基準電壓值TJDG_FG_0。例如使基準電壓值TJDG_FG_0等于Vtn+Ο. IV，以與實施例1 同樣的操作進行設(shè)定。而且，同時，基準電流產(chǎn)生電路31的M0S晶體管44的浮動?xùn)艠O電壓 JDG_FG_REF亦與實施例1同樣地操作信號SLS1_REF及JDG_SW_REF，藉此設(shè)定為與基準電 壓值TJDG_FG_0相同的電壓值。另外，雖相應(yīng)于信號線A者為電源電壓VDD，但在圖8可知， 只要替換為VA = Vth+VBl+Va = VDD便無問題。
[0248] (2)在校驗判斷的控制動作狀態(tài)下，基準電流產(chǎn)生電路31以成為Id_ref = IrefO 的方式產(chǎn)生控制柵極電壓JDG_CG，編程結(jié)束判斷部30nf的漏極電流Id同樣以成為Id = IrefO (閾值基準電流）的方式受到控制。
[0249]
[0250] 表二
[0251] 表二是表示已知示例及實施例5的圖19的編程結(jié)束判斷部30nf的漏極電流偏差 的表格。另外，在漏極電流Id = 10 μ A時，例如與上述同樣地設(shè)定為第1控制電壓值VB1 =0.1 V及VB2 = 0V。由表二可明確的是，與現(xiàn)有技術(shù)相比，可將漏極電流Id高精度地調(diào)整 為規(guī)定值。藉此，例如伴隨NAND型快閃存儲器等非易失性存儲裝置的規(guī)模變化，存儲單元 的間距變小，伴隨于此，頁面緩沖器等周邊電路的晶體管變小，即便如此，亦可高精度地進 行編程校驗判斷的處理。
[0252] 圖20是表示在實施例5的NAND型快閃EEPR0M中用于偽通過判斷的編程結(jié)束檢測 電路16B的結(jié)構(gòu)例的電路圖。在圖20,編程結(jié)束檢測電路16B包括：具備多個即N+1個編程 結(jié)束判斷部30nf的編程結(jié)束判斷電路27B、以及具備多個即J+1個基準電流產(chǎn)生部30nfa 的基準電流產(chǎn)生電路28B，且基于來自基準電壓產(chǎn)生電路31的控制柵極電壓JDG_CG進行動 作。此處，除了編程結(jié)束判斷部30nf及基準電流產(chǎn)生部30nfa的動作以外，與實施例1同 樣。
[0253] 另外，在實施例5,編程結(jié)束判斷部30nf并不限定于圖19的結(jié)構(gòu)，可適用于實施例 1的變形例、實施例2及其變形例、其他的實施例3~實施例4等。
[0254] 實施例6.
[0255] 圖21A是表示實施例6的存儲單元陣列10及其周邊電路的結(jié)構(gòu)的電路圖。而且， 圖21B是表示包含用于圖21A的實施例6的編程結(jié)束判斷電路27及基準電流產(chǎn)生電路28M 的編程結(jié)束檢測電路16C的結(jié)構(gòu)的電路圖。在圖21B，m表示各M0S晶體管的并聯(lián)連接個 數(shù)。在圖2認，在各頁面緩沖器？811(11 = 0、1、2、~4小為正整數(shù)）中，其特征在于具備用 于使基準電流Iref流動的基準電流產(chǎn)生電路28M。
[0256] 為了產(chǎn)生實施例1及實施例5的基準電流Iref，必須考慮M0S晶體管的電氣特性 的偏差。此處，基準電流Iref與校驗通過或失敗的漏極電流η X Id的電流差為0. 5 X Id， 由于該電流差小，因此有時會產(chǎn)生容限（margin)小的問題。因此，本實施例中，為了消除 (cancel)M0S晶體管的電氣特性的偏差，如圖21B所示，藉由使用多個，即2M個M0S晶體管， 從而產(chǎn)生基準電流Iref，其中Μ為正整數(shù)。
[0257] 在圖21Β的編程結(jié)束判斷電路27中，其特征在于，具備藉由電源電壓VDD使電流 Iref/2M流動的1個M0S晶體管24Α，且信號線A (PBPUP)使漏極電流η X Id流動。
[0258] 另一方面，在基準電流產(chǎn)生電路28M中，M0S晶體管電路25A與M0S晶體管24A構(gòu) 成電流鏡（current mirror)電路，M0S晶體管電路25A是由多個的2M個M0S晶體管并聯(lián) 連接而構(gòu)成，使閾值基準電流Iref流動而產(chǎn)生基準電壓Vref。另外，產(chǎn)生狀態(tài)信號STB的 比較器26的結(jié)構(gòu)是與實施例1同樣。此處，在信號線A'（PBREF)連接有以下的電路。
[0259] (1)信號線A'（PBREF)經(jīng)由多個的Μ個M0S晶體管并聯(lián)連接而成的M0S晶體管電 路BF0與多個的Μ個M0S晶體管并聯(lián)連接而成的M0S晶體管電路BFE0而接地，當各M0S晶 體管電路BF0、BFE0導(dǎo)通時，使單位基準電流（2ΜΧ0. 5XId)流動。
[0260] (2)信號線A'（PBREF)經(jīng)由多個的2M個M0S晶體管并聯(lián)連接而成的M0S晶體管電 路BF1與多個的2M個M0S晶體管并聯(lián)連接而成的M0S晶體管電路BFE1而接地，當各M0S 晶體管電路BFUBFE1導(dǎo)通時，使單位基準電流（2MXId)流動。
[0261] (3)信號線A'（PBREF)經(jīng)由多個的2M個M0S晶體管并聯(lián)連接而成的M0S晶體管電 路BF2與多個的2M個M0S晶體管并聯(lián)連接而成的M0S晶體管電路BFE2而接地，當各M0S 晶體管電路BF2、BFE2導(dǎo)通時，使單位基準電流（2MXId)流動。
[0262] (4)信號線A'（PBREF)經(jīng)由多個的2M個M0S晶體管并聯(lián)連接而成的M0S晶體管電 路BF3與多個的2M個M0S晶體管并聯(lián)連接而成的M0S晶體管電路BFE3而接地，當各M0S 晶體管電路BF3、BFE3導(dǎo)通時，使單位基準電流（2MXId)流動。
[0263] 以下，同樣地形成至M0S晶體管電路BFJ、BFEJ為止。
[0264] 如以上所說明，根據(jù)本實施例，除了 M0S晶體管電路BF0、BFE0以外，各M0S晶體管 電路使用2M個M0S晶體管而構(gòu)成，但基準電壓Vref的產(chǎn)生則與實施例5同樣。藉由將1 個M0S晶體管替換為2M個M0S晶體管，從而使各M0S晶體管的電氣特性的偏差平均化，藉 此可使該偏差進一步減少。
[0265] 實施例7.
[0266] 圖22是表示實施例7的編程結(jié)束檢測電路16D的結(jié)構(gòu)的電路圖。在圖22,實施 例7的編程結(jié)束檢測電路16D與圖21B的實施例6的編程結(jié)束檢測電路16C相比，以下方 面不同。
[0267] (1)取代編程結(jié)束判斷電路27而包括具備多個即N+1個編程結(jié)束判斷部30η的編 程結(jié)束判斷電路27Α。
[0268] (2)取代基準電流產(chǎn)生電路28Μ的基準電壓產(chǎn)生部29Α-η而包括具備多個的J+1 個基準電流產(chǎn)生部30naA的基準電流產(chǎn)生電路28ΑΜ。此處，基準電流產(chǎn)生部30naA是與實 施例6同樣地，將所含的各M0S晶體管替換為下述電路而構(gòu)成，該電路是將多個的Μ個（M0S 晶體管BF0及與其連接的M0S晶體管TGC、TJDG)或者多個的2Μ個（M0S晶體管BF0以外的 M0S晶體管BF1、BF2、…及與其連接的M0S晶體管TGC、TJDG)M0S晶體管并聯(lián)連接而成。
[0269] 根據(jù)以上述方式構(gòu)成的實施例7,具有實施例1及實施例6的作用效果。
[0270] 實施例8.
[0271] 圖23是表示實施例8的編程結(jié)束檢測電路16E的結(jié)構(gòu)的電路圖。在圖23,實施例 8的編程結(jié)束檢測電路16E與圖22的實施例7的編程結(jié)束檢測電路16D相比，以下方面不 同。
[0272] (1)取代編程結(jié)束判斷部30η而包括具備圖19的編程結(jié)束判斷部30nf的編程結(jié) 束判斷電路27B。
[0273] (2)取代基準電流產(chǎn)生部30naA而包括具備基準電流產(chǎn)生部30nfaA的基準電流產(chǎn) 生電路28BM。此處，基準電流產(chǎn)生部30nfaA是與實施例6同樣地，將所含的各M0S晶體管 替換為下述電路而構(gòu)成，該電路是將多個的Μ個（M0S晶體管BF0及與其連接的M0S晶體管 TGC、TJDG)或者多個的2Μ個（M0S晶體管BF0以外的M0S晶體管BF1、BF2、…及與其連接 的M0S晶體管TGC、TJDG)的M0S晶體管并聯(lián)連接而成。
[0274] 根據(jù)以上述方式構(gòu)成的實施例8,具有實施例8及實施例5的作用效果。
[0275] 實施例9.
[0276] 圖24是表示實施例9的用于圖23的編程結(jié)束檢測電路16Ε的基準電流產(chǎn)生電路 31Α的結(jié)構(gòu)的電路圖。在圖24,基準電流產(chǎn)生電路31Α與圖23的實施例8的基準電流產(chǎn)生 電路31相比，以下方面不同。
[0277] (1)將多個的Κ個基準電流產(chǎn)生部46η并聯(lián)連接，基準電流產(chǎn)生部46η包含電阻 RL 及 M0S 晶體管 42、43、44。
[0278] (2)將電阻Riref的電阻值設(shè)為1/Κ。
[0279] (3)將電流源IrefO的電流值設(shè)為K倍。
[0280] 根據(jù)以上述方式構(gòu)成的實施例9,基準電流產(chǎn)生部46η的數(shù)量越多，基準電流產(chǎn)生 電路31Α中的M0S晶體管42~44的偏差程度越可追蹤（trace)編程結(jié)束判斷部30η的 M0S晶體管的偏差程度。即，即使M0S晶體管42~44存在偏差亦可平均化，從而可提高信 號產(chǎn)生的精度。
[0281] 變形例
[0282] 在以上的實施例，對NAND型快閃EEPR0M等快閃存儲器進行了說明，但本發(fā)明并不 限于此，可適用于NOR型快閃存儲器等非易失性存儲裝置。
[0283] 進而，在以上的實施例，由M0S晶體管構(gòu)成TJn、TGC，但本發(fā)明并不限于此，亦可為 根據(jù)外部控制信號受到通斷控制的開關(guān)元件。
[0284] [產(chǎn)業(yè)上的可利用性]
[0285] 如以上所詳述，根據(jù)本發(fā)明的用于非易失性存儲裝置的寫入電路及方法，例如伴 隨NAND型快閃存儲器等非易失性存儲裝置的規(guī)模變化，存儲單元的間距變小，伴隨于此， 頁面緩沖器等周邊電路的晶體管變小，即便如此，亦可高精度地進行編程校驗判斷的處理， 從而可大幅提高偽通過的位數(shù)。
【主權(quán)項】
1. 一種用于非易失性存儲裝置的寫入電路，所述非易失性存儲裝置具備控制電路，所 述控制電路被設(shè)置在向存儲單元寫入數(shù)據(jù)時暫時保存數(shù)據(jù)的頁面緩沖器，在向所述存儲單 元寫入數(shù)據(jù)時判斷每個存儲單元的編程結(jié)束，所述用于非易失性存儲裝置的寫入電路的特 征在于， 所述控制電路包括： 第1開關(guān)元件，設(shè)置在輸出編程結(jié)束判斷信號的一對信號線之間，基于存儲元件中保 存的數(shù)據(jù)來進行通斷控制，所述存儲元件保存對應(yīng)的存儲單元的編程校驗的狀態(tài)； 判斷控制用金屬氧化物半導(dǎo)體晶體管，設(shè)置在所述一對信號線之間，進行編程校驗的 判斷控制；以及 第2開關(guān)元件，所述第2開關(guān)元件是連接在所述判斷控制用金屬氧化物半導(dǎo)體晶體管 的柵極與源極或漏極之間的第2開關(guān)元件，基于預(yù)設(shè)判斷控制信號，將控制所述判斷控制 用金屬氧化物半導(dǎo)體晶體管的電壓施加至所述判斷控制用金屬氧化物半導(dǎo)體晶體管的柵 極， 所述控制電路在進行所述編程校驗之前，將所述判斷控制用金屬氧化物半導(dǎo)體晶體管 的柵極電壓設(shè)定成為將所述金屬氧化物半導(dǎo)體晶體管的閾值電壓加上預(yù)設(shè)控制電壓值所 得的電壓值。2. 如權(quán)利要求1所述的用于非易失性存儲裝置的寫入電路，其中 所述預(yù)設(shè)控制電壓值是0V~0. 5V的范圍中的1個電壓值。3. 如權(quán)利要求1所述的用于非易失性存儲裝置的寫入電路，還包括一電路，對于所述 判斷控制用金屬氧化物半導(dǎo)體晶體管的柵極電壓，所述電路基于預(yù)設(shè)基準電流施加被控制 成固定值的所述預(yù)設(shè)控制電壓值。4. 如權(quán)利要求1所述的用于非易失性存儲裝置的寫入電路，其中 所述第1開關(guān)元件及第2開關(guān)元件是N通道金屬氧化物半導(dǎo)體晶體管或P通道金屬氧 化物半導(dǎo)體晶體管。5. 如權(quán)利要求4所述的用于非易失性存儲裝置的寫入電路，其中 作為所述第1開關(guān)元件的金屬氧化物半導(dǎo)體晶體管的柵極連接于所述頁面緩沖器的 鎖存器的任一端、或在所述頁面緩沖器的電路中暫時保持數(shù)據(jù)的電容器的一端。6. 如權(quán)利要求1所述的用于非易失性存儲裝置的寫入電路，還包括： 第3開關(guān)元件，設(shè)置在所述一對信號線之間，基于預(yù)設(shè)判斷使能信號，截斷所述一對信 號線之間的電流通過。7. 如權(quán)利要求1所述的用于非易失性存儲裝置的寫入電路，其中 在由保存所述對應(yīng)的存儲單元的編程校驗狀態(tài)的存儲元件所保存的數(shù)據(jù)被反相后，所 述控制電路將所述判斷控制用金屬氧化物半導(dǎo)體晶體管的柵極電壓設(shè)定成為將所述金屬 氧化物半導(dǎo)體晶體管的閾值電壓加上所述預(yù)設(shè)控制電壓值所得的電壓值。8. 如權(quán)利要求6所述的用于非易失性存儲裝置的寫入電路，其中 在不將由保存所述對應(yīng)的存儲單元的編程校驗狀態(tài)的存儲元件所保存的數(shù)據(jù)反相的 情形下，所述控制電路將所述判斷控制用金屬氧化物半導(dǎo)體晶體管的柵極電壓設(shè)定成為將 所述金屬氧化物半導(dǎo)體晶體管的閾值電壓加上所述預(yù)設(shè)控制電壓值所得的電壓值，所述預(yù) 設(shè)控制電壓值是基于預(yù)設(shè)基準電流而被控制成固定值。9. 如權(quán)利要求1所述的用于非易失性存儲裝置的寫入電路，其中 所述判斷控制用金屬氧化物半導(dǎo)體晶體管包含具有控制柵極及浮動?xùn)艠O的堆迭柵極 型金屬氧化物半導(dǎo)體晶體管， 所述浮動?xùn)艠O連接于所述第2開關(guān)元件的一端， 所述控制電路 (1) 在初始狀態(tài)下，在將施加至所述控制柵極的基準電壓設(shè)為0V的狀態(tài)下，將所述浮 動?xùn)艠O設(shè)定成為將所述金屬氧化物半導(dǎo)體晶體管的閾值電壓加上所述預(yù)設(shè)控制電壓值所 得的電壓值， (2) 在校驗判斷的控制動作狀態(tài)下，控制所述控制柵極的基準電壓，以使流經(jīng)所述判斷 控制用金屬氧化物半導(dǎo)體晶體管的漏極電流成為預(yù)設(shè)基準電流。10. 如權(quán)利要求1所述的用于非易失性存儲裝置的寫入電路，包括： 編程結(jié)束判斷電路，具備多個編程結(jié)束判斷部，判斷多個存儲單元的編程的結(jié)束，所述 多個編程結(jié)束判斷部包含連接于所述一對信號線的所述控制電路； 基準電流產(chǎn)生電路，具備多個基準電流產(chǎn)生部，產(chǎn)生用于判斷所述多個存儲單元中的 編程結(jié)束的個數(shù)的閾值基準電流，所述多個基準電流產(chǎn)生部分別包含第1金屬氧化物半導(dǎo) 體晶體管，所述第1金屬氧化物半導(dǎo)體晶體管連接于一對其他信號線，且使預(yù)設(shè)單位基準 電流分別流動；以及 比較器部件，將與流經(jīng)所述編程結(jié)束判斷電路的電流對應(yīng)的電壓，跟與流經(jīng)所述基準 電流產(chǎn)生電路的閾值基準電流對應(yīng)的閾值電壓進行比較，并輸出表示編程結(jié)束判斷的判斷 信號。11. 如權(quán)利要求10所述的用于非易失性存儲裝置的寫入電路，其中 將多個第2金屬氧化物半導(dǎo)體晶體管并聯(lián)連接，而構(gòu)成所述各基準電流產(chǎn)生部的第1 金屬氧化物半導(dǎo)體晶體管。12. -種非易失性存儲裝置，其特征在于包括如權(quán)利要求1所述的用于非易失性存儲 裝置的寫入電路。13. -種用于非易失性存儲裝置的寫入方法，所述非易失性存儲裝置具備控制電路，所 述控制電路被設(shè)置在向存儲單元寫入數(shù)據(jù)時暫時保存數(shù)據(jù)的頁面緩沖器，在向所述存儲單 元寫入數(shù)據(jù)時判斷每個存儲單元的編程結(jié)束，所述用于非易失性存儲裝置的寫入方法的特 征在于， 所述控制電路包括： 第1開關(guān)元件，設(shè)置在輸出編程結(jié)束判斷信號的一對信號線之間，基于存儲元件中保 存的數(shù)據(jù)來進行通斷控制，所述存儲元件保存對應(yīng)的存儲單元的編程校驗的狀態(tài)； 判斷控制用金屬氧化物半導(dǎo)體晶體管，設(shè)置在所述一對信號線之間，進行編程校驗的 判斷控制；以及 第2開關(guān)元件，所述第2開關(guān)元件是連接在所述判斷控制用金屬氧化物半導(dǎo)體晶體管 的柵極與源極或漏極之間的第2開關(guān)元件，基于預(yù)設(shè)判斷控制信號，將控制所述判斷控制 用金屬氧化物半導(dǎo)體晶體管的電壓施加至所述判斷控制用金屬氧化物半導(dǎo)體晶體管的柵 極， 且所述用于非易失性存儲裝置的寫入方法包括： 控制步驟，在進行所述編程校驗之前，將所述判斷控制用金屬氧化物半導(dǎo)體晶體管的 柵極電壓設(shè)定成為將所述金屬氧化物半導(dǎo)體晶體管的閾值電壓加上控制電壓值所得的電 壓值，所述控制電壓值是基于預(yù)設(shè)基準電流而被控制成固定值。14. 如權(quán)利要求13所述的用于非易失性存儲裝置的寫入方法，其中 所述控制步驟包括一步驟，即，將由保存所述對應(yīng)的存儲單元的編程校驗狀態(tài)的存儲 元件所保存的數(shù)據(jù)反相后，將所述判斷控制用金屬氧化物半導(dǎo)體晶體管的柵極電壓設(shè)定成 為將所述金屬氧化物半導(dǎo)體晶體管的閾值電壓加上控制電壓值所得的電壓值，所述控制電 壓值是基于該預(yù)設(shè)基準電流而被控制成固定值。15. 如權(quán)利要求13所述的用于非易失性存儲裝置的寫入方法，其中 所述控制電路還包括第3開關(guān)元件，所述第3開關(guān)元件設(shè)置在所述一對信號線之間，基 于預(yù)設(shè)判斷使能信號，截斷所述一對信號線之間的電流通過， 所述控制步驟包括一步驟，即，不將由保存所述對應(yīng)的存儲單元的編程校驗狀態(tài)的存 儲元件所保存的數(shù)據(jù)反相，且將所述判斷控制用金屬氧化物半導(dǎo)體晶體管的柵極電壓設(shè)定 成為將所述金屬氧化物半導(dǎo)體晶體管的閾值電壓加上所述控制電壓值所得的電壓值，所述 控制電壓值是基于該預(yù)設(shè)基準電流而被控制成固定值。16. 如權(quán)利要求13所述的用于非易失性存儲裝置的寫入方法，其中 所述判斷控制用金屬氧化物半導(dǎo)體晶體管包含具有控制柵極及浮動?xùn)艠O的堆迭柵極 型金屬氧化物半導(dǎo)體晶體管， 所述浮動?xùn)艠O連接于所述第2開關(guān)元件的一端， 所述控制步驟包括： (1) 在初始狀態(tài)下，在將施加至所述控制柵極的基準電壓設(shè)為0V的狀態(tài)下，對所述浮 動?xùn)艠O施加預(yù)設(shè)浮動?xùn)艠O基準電壓的步驟；以及 (2) 在校驗判斷的控制動作狀態(tài)下，控制所述浮動?xùn)艠O基準電壓，以使流經(jīng)所述判斷控 制用金屬氧化物半導(dǎo)體晶體管的漏極電流成為該預(yù)設(shè)基準電流。
【文檔編號】G11C16/34GK105976864SQ201510624731
【公開日】2016年9月28日
【申請日】2015年9月28日
【發(fā)明人】小川曉
【申請人】力晶科技股份有限公司