非易失性半導(dǎo)體存儲裝置的制造方法
【專利摘要】本發(fā)明提供一種非易失性半導(dǎo)體存儲裝置，其用于抑制構(gòu)成位線選擇電路的低電壓晶體管的擊穿。在P阱內(nèi)，形成與非NAND串單元(NU)以及構(gòu)成位線選擇電路的晶體管(BLSe、BLSo、BIASe、BIASo)。在擦除動作時，將晶體管(BLSe、BLSo、BIASe、BIASo)設(shè)為浮動狀態(tài)，當(dāng)對P阱施加擦除電壓時，晶體管(BLSe、BLSo、BIASe、BIASo)升壓。當(dāng)從P阱使擦除電壓放電時，晶體管(BLSe、BLSo、BIASe、BIASo)的柵極通過放電電路(410)連接于基準(zhǔn)電位，柵極電壓以追隨P阱電壓的方式而放電。
【專利說明】
非易失性半導(dǎo)體存儲裝置
技術(shù)領(lǐng)域
[0001] 本發(fā)明設(shè)及一種非易失性半導(dǎo)體存儲裝置，尤其設(shè)及一種與非（Not AND,簡稱 NAND)型快閃存儲器（flash memoir)。
【背景技術(shù)】
[0002] NAND型快閃存儲器是包含存儲區(qū)塊陣列（memcxry block array)而構(gòu)成，該存儲區(qū) 塊陣列是將多個NAND串（string)沿列方向配置而成。NAND串是包含串聯(lián)連接的多個存儲 單元（memory cell)及連接于其兩端的選擇晶體管（transistor)而構(gòu)成，其中一個端部通 過位線化it line)側(cè)選擇晶體管而連接于位線，另一個端部通過源極線（source line)側(cè) 選擇晶體管而連接于源極線。數(shù)據(jù)（data)的讀出或編程（program)(寫入）是通過與NAND 串連接的位線來進(jìn)行。
[000引圖1是表示現(xiàn)有技術(shù)的NAND型快閃存儲器的位線選擇電路的結(jié)構(gòu)圖。此處，示出 了偶數(shù)位線BLe與奇數(shù)位線BLo運(yùn)一對位線。位線選擇電路10具有：第1選擇部20,包含 位線選擇晶體管BLC，該位線選擇晶體管BLC用于將偶數(shù)位線BLe或奇數(shù)位線BLo連接于讀 出（sence)電路；W及第2選擇部30,包含偶數(shù)偏壓晶體管化ias transistoiOBIASe及奇 數(shù)偏壓晶體管BIASo、偶數(shù)位線選擇晶體管化Se、W及奇數(shù)位線選擇晶體管化So,該偶數(shù)偏 壓晶體管BIASe及奇數(shù)偏壓晶體管BIASo用于對偶數(shù)位線BLe及奇數(shù)位線BLo施加偏電壓 VPRE，該偶數(shù)位線選擇晶體管化Se用于將偶數(shù)位線BLe連接于位線選擇晶體管化S，該奇數(shù) 位線選擇晶體管BLSo用于將奇數(shù)位線BLo連接于位線選擇晶體管BLC。此種位線選擇電 路10連接于讀出電路40。此處，第2選擇部30形成在與形成單元陣列（cell array)的P 阱（well)區(qū)域不同的P基板上，在擦除動作時，通過對選擇區(qū)塊（P阱）施加擦除電壓，從 而所有位線升壓至擦除電壓。另一方面，由于P基板為0V(接地（Ground,簡稱GND))，因此 構(gòu)成第2選擇部30的偶數(shù)偏壓晶體管BIASe及奇數(shù)偏壓晶體管BIASo、偶數(shù)位線選擇晶體 管化Se及奇數(shù)位線選擇晶體管化So包含柵極（gate)氧化膜厚且柵極長度長、并且高耐壓 的高電壓化i曲Voltage,簡稱HV)晶體管。
[0004] 在專利文獻(xiàn)1、專利文獻(xiàn)2及非專利文獻(xiàn)1中，如圖2所示，使位線選擇電路10A的 第2選擇部30A包含低電壓化OW Voltage,簡稱LV)晶體管，在第2選擇部30A與第1選擇 部20之間，設(shè)置有包含高電壓化V)晶體管BLS的中繼部32。構(gòu)成第2選擇部30A的晶體管 BIASe、BIASo、BLSe、化So形成在形成NAND串單元NU的存儲器陣列（memo巧array)的區(qū)塊 50、即P阱60內(nèi)，晶體管BIASe、BIASo、BLSe、化So是在與存儲單元相同的工藝（process) 中形成的、柵極長度短且柵極氧化膜薄的低電壓（LV)晶體管。中繼部32的晶體管BLS配 置在形成存儲單元陣列的P阱60的外側(cè)，使第1選擇部20的晶體管BLC與第2選擇部30A 的晶體管分離。通過將第2選擇部30A設(shè)為低電壓晶體管的結(jié)構(gòu)，從而削減第2選擇部30A 所占用的布局（layout)面積，實(shí)現(xiàn)整體的存儲器尺寸（memcxry size)的小型化。另一方面， 在擦除動作時，對P阱60施加約20V左右的擦除電壓或擦除脈沖（pulse)，但此時，構(gòu)成第 2選擇部30A的所有晶體管的柵極設(shè)為浮動的oating)，晶體管的柵極因與P阱60的電容 禪合而升壓至擦除電壓附近。因此，不會對晶體管BIASe、BIASo、BLSe、化So的柵極氧化膜 施加大的電位差，從而避免柵極氧化膜的擊穿化reak down)。 陽(Κ)日]現(xiàn)有技術(shù)文獻(xiàn)
[0006] 專利文獻(xiàn)
[0007] 專利文獻(xiàn)1 :日本專利第5550609號公報(bào)
[0008] 專利文獻(xiàn)2 :日本專利特開2011-23661號公報(bào)
[0009] 非專利文獻(xiàn) 1 :Κ.福田.Et al.，"采用 24η CMOS 技術(shù)的 151mm264抓 MLC NAND 存儲器"，IE邸國際固態(tài)電路會議，技術(shù)文獻(xiàn)摘要P198-199,第11期，2011 (Κ.化kuda. Et al. , "A 151mm264抓 MLC NAND Memory in 24η, CMOS Technology" , IE邸 International Solid-State Circuit Conference, Digest of Technical Paper P198-199, Session 11，2011)

【發(fā)明內(nèi)容】

[0010] [發(fā)明所要解決的問題]
[0011] 如上所述，通過將第2選擇部30A的晶體管BIASe、BIASo、BLSe、化So形成在存儲 器陣列的區(qū)塊50即P阱60內(nèi)，從而能夠削減第2選擇部30A的占用面積。但是，此種第2 選擇部30A的結(jié)構(gòu)產(chǎn)生如下問題。
[0012] 在擦除動作時，第2選擇部30A的晶體管BIASe、BIASo、BLSe、化So被設(shè)為浮動狀 態(tài)，晶體管BIASe、BIASo、BLSe、化So的柵極電壓Vgate在對P阱60施加的擦除電壓Vers 上升時，因與P阱電壓化W的電容禪合而逐漸升壓。所施加的擦除電壓Vers的峰值（peak) 例如為20V左右，擦除電壓Vers在固定期間內(nèi)保持峰值電壓，W使得從存儲單元向P阱60 充分釋放電子。當(dāng)擦除電壓Vers的施加結(jié)束時，P阱電壓化W被放電，因而與此響應(yīng)地，晶 體管的柵極電壓Vgate也逐漸下降。
[0013] 但是，在晶體管BIASe、BIASo、BLSe、化So的柵極上連接有越過P阱60而延伸的 配線，因此柵極電壓Vgate有時會受到與位于配線正下方的P型娃基板或其他阱之間的寄 生電容、及鄰接的配線之間的寄生電容的影響，而不追隨于P阱電壓化W的降低而下降。
[0014] 圖3是示意性地表示P阱電壓化W及晶體管BIASe、BIASo、BLSe、化So的柵極電 壓Vgate的圖表（graph)。用實(shí)線表示P阱電壓化W，用虛線表示柵極電壓Vgate。在時刻 to,對所選擇的區(qū)塊的字線（word line)WL施加0V，晶體管BIASe、BIASo、BLSe、化So被設(shè) 為浮動狀態(tài)。在時刻Tl，對P阱60施加擦除電壓Vers。例如對P阱施加電壓階段性地變 大的擦除脈沖。響應(yīng)擦除脈沖的施加，P阱電壓化W開始升壓。與此同時，與P阱電容禪合 的晶體管BIASe、BIASo、BLSe、化So的柵極電壓Vgate升壓。在時刻T2, P阱電壓化W升壓 至約20V，在時刻T2~T3的期間內(nèi)，保持擦除所需的固定時間經(jīng)過，從浮動?xùn)艠O向P阱60 抽出電子。
[0015] 在進(jìn)行擦除的期間T2~T3,晶體管BIASe、BIASo、BLSe、化So的柵極電壓Vgate 根據(jù)與P阱60的禪合比而被設(shè)定成固定電位w下。如圖3所示，若不將P阱電壓化w與晶 體管的柵極電壓Vgate的電位差Va設(shè)為固定值W下，則晶體管會因時間依存性的擊穿經(jīng)時 介電擊穿特性（Time Dependent Dielectric Breakdown,簡稱TODB)而受到破壞。TODB是 如下所述的現(xiàn)象：即使未對晶體管的柵極施加高電壓，但若長時間施加電壓，則晶體管仍會 擊穿。因此，W滿足Va < TDDB的方式來設(shè)定晶體管與P阱間的禪合比。
[0016] 在時刻T3,擦除電壓Vers的施加結(jié)束，P阱電壓化W被放電。當(dāng)開始放電時，放電 路徑被連接于P阱60，通過該放電路徑來釋放電荷，因此P阱電壓化W相對較快地下降。另 一方面，在晶體管BIASe、BIASo、BLSe、化So的柵極上，未連接有用于釋放其電荷的放電路 徑，進(jìn)而，在柵極上連接著具有寄生電容的配線，因此柵極電壓Vgate的放電速度比P阱電 壓化W慢。其結(jié)果，在時刻T4,當(dāng)P阱電壓化W達(dá)到0V時，晶體管的柵極電壓Vgate尚為電 壓Vb，若Vb > TDDB，則有可能促使晶體管8^56、8^5〇、81^56、化5〇被擊穿。
[0017] 因此，本發(fā)明的目的在于解決所述現(xiàn)有技術(shù)的問題，提供一種半導(dǎo)體存儲裝置，其 用于抑制構(gòu)成位線選擇電路的低電壓晶體管的擊穿。 陽〇1引[解決問題的技術(shù)手段]
[0019] 本發(fā)明的半導(dǎo)體存儲裝置包括：存儲單元陣列，形成有多個與非串，所述與非串是 可電性重寫的存儲單元串聯(lián)連接而成；擦除部件，擦除所述存儲單元陣列的所選擇的區(qū)塊 內(nèi)的存儲單元；W及位線選擇電路，選擇分別與所述與非串連接的位線，構(gòu)成所述位線選擇 電路的至少1個位線選擇晶體管形成在阱內(nèi)，所述阱形成存儲單元，所述擦除部件包括：第 1部件，對所選擇的區(qū)塊的阱施加擦除電壓；第2部件，將所選擇的區(qū)塊的阱內(nèi)形成的所述 至少1個位線選擇晶體管設(shè)為浮動狀態(tài)；W及第3部件，在使所選擇的區(qū)塊的阱的電壓放電 時，使所述至少1個位線選擇晶體管的柵極放電至基準(zhǔn)電位。
[0020] 優(yōu)選的是，所述第3部件在所述至少1個位線選擇晶體管的柵極與基準(zhǔn)電位之間 生成放電路徑。
[0021] 優(yōu)選的是，所述第3部件包含第1放電晶體管，所述第1放電晶體管用于在所述至 少1個位線選擇晶體管的柵極與基準(zhǔn)電位之間生成放電路徑，且所述第1放電晶體管在所 述阱的電壓被放電時導(dǎo)通。
[0022] 優(yōu)選的是，所述第3部件包含至少1個二極管，所述至少1個二極管在所述至少1 個位線選擇晶體管的柵極與基準(zhǔn)電位之間，串聯(lián)連接于所述第1放電晶體管。
[0023] 優(yōu)選的是，所述至少1個二極管在放電期間內(nèi)使所述至少1個位線選擇晶體管的 柵極與所述阱之間產(chǎn)生固定的電位差，所述固定的電位差小于所述至少1個位線選擇晶體 管的經(jīng)時介電擊穿。
[0024] 優(yōu)選的是，所述第3部件包含第2放電晶體管及第3放電晶體管，所述第2放電晶 體管用于在所述阱與基準(zhǔn)電位之間生成放電路徑，所述第3放電晶體管用于在跟所述阱的 與非串共同連接的源極線與基準(zhǔn)電位之間生成放電路徑，對于第1放電晶體管、第2放電晶 體管及第3放電晶體管的各柵極，供給共用的放電使能信號。
[0025] 優(yōu)選的是，當(dāng)所述阱的電壓及所述源極線的電壓通過第2放電晶體管及第3放電 晶體管而放電至基準(zhǔn)電位為止時，所述至少1個二極管具有比所述至少1個位線選擇晶體 管的闊值大的闊值。
[00%] 優(yōu)選的是，所述至少1個位線選擇晶體管包含用于選擇偶數(shù)位線的偶數(shù)位線選擇 晶體管、及用于選擇奇數(shù)位線的奇數(shù)位線選擇晶體管，所述偶數(shù)位線選擇晶體管及所述奇 數(shù)位線選擇晶體管W兩者的共用節(jié)點(diǎn)的電壓放電至基準(zhǔn)電位的方式而導(dǎo)通。
[0027] 優(yōu)選的是，所述至少1個二極管包含耐壓比所述至少1個位線選擇晶體管高的晶 體管。
[0028] 優(yōu)選的是，所述位線選擇電路包含對偶數(shù)位線施加偏電壓的偶數(shù)偏壓晶體管、及 對奇數(shù)位線施加偏電壓的奇數(shù)偏壓晶體管，所述第3部件使所述偶數(shù)偏壓晶體管及所述奇 數(shù)偏壓晶體管的各柵極放電。
[0029] (發(fā)明的效果）
[0030] 根據(jù)本發(fā)明，在至少1個位線選擇晶體管的柵極與基準(zhǔn)電位之間生成放電路徑， 因此位線選擇晶體管的柵極電壓追隨于P阱的擦除電壓，即使將位線選擇晶體管設(shè)為低電 壓結(jié)構(gòu)，也能夠避免其擊穿。
【附圖說明】
[0031] 圖1是表示現(xiàn)有技術(shù)的NAND型快閃存儲器的位線選擇電路的結(jié)構(gòu)圖；
[0032] 圖2是表示現(xiàn)有技術(shù)的NAND型快閃存儲器的位線選擇電路的結(jié)構(gòu)圖；
[0033] 圖3是表示現(xiàn)有技術(shù)的NAND型快閃存儲器的P阱電壓與位線選擇電路的晶體管 的柵極電壓的圖表；
[0034] 圖4是表示本發(fā)明實(shí)施例的NAND型快閃存儲器的整體結(jié)構(gòu)的一例的框圖；
[0035] 圖5是表示NAND串的等效電路圖；
[0036] 圖6是表示存儲單元陣列結(jié)構(gòu)的概略剖面圖；
[0037] 圖7是表示構(gòu)成位線選擇電路的偶數(shù)位線選擇晶體管的浮動及放電的結(jié)構(gòu)示意 圖；
[0038] 圖8是對擦除動作時的擦除電壓與放電的時間關(guān)系進(jìn)行說明的時間圖（time chart)；
[0039] 圖9是表示構(gòu)成位線選擇電路的晶體管的柵極電壓與P阱電壓的關(guān)系圖。 W40] 附圖標(biāo)記說明： W41] 10、10A :位線選擇電路； 陽042] 20 :第1選擇部；
[0043] 30、30A:第 2 選擇部；
[0044] 32:中繼部；
[0045] 40:讀出電路；
[0046] 50、BLK (0)~BLK (m):區(qū)塊；
[0047] 60、230:P 阱； W48] 100 :快閃存儲器； W例 110:存儲器陣列；
[0050] 120 :輸入/輸出緩沖器； 陽05U 130:地址寄存器； 陽05引140 :高速緩沖存儲器； 陽05引 150 :控制器；
[0054] 160 :字線選擇電路； 陽05引 170 :頁面緩沖器/讀出電路；
[0056] 180 :列選擇電路；
[0057] 190 :內(nèi)部電壓產(chǎn)生電路； 陽05引 200 :系統(tǒng)時鐘產(chǎn)生電路；
[0059] 210 :娃基板；
[0060] 220 :N 阱； 陽OW] 222:n+擴(kuò)散區(qū)域；
[0062] 250、260 :n 型擴(kuò)散區(qū)域； 陽〇6引 270:p+擴(kuò)散區(qū)域； W64] 280 :接觸部； W65] 290、292 :擴(kuò)散區(qū)域；
[0066] 300:驅(qū)動電路；
[0067] 400:放電電路；
[0068] 410:第1放電電路； 柳例 420:第2放電電路；
[0070] Αχ :行地址信息； 陽0川 Ay:列地址信息； 陽07引 BIASe :偶數(shù)偏壓晶體管； 陽07引 BIASo :奇數(shù)偏壓晶體管；
[0074] BL0~化η :位線；
[00巧]化C :位線選擇晶體管； 陽076] BLe :偶數(shù)位線；
[0077] BLo :奇數(shù)位線；
[0078] 化S :位線選擇晶體管；
[00巧]BLSe :偶數(shù)位線選擇晶體管；
[0080] BLSo :奇數(shù)位線選擇晶體管；
[0081] C1、C2、C3 :控制信號；
[0082] CLK:內(nèi)部系統(tǒng)時鐘；
[0083] D1、D2:二極管；
[0084] DEN:放電使能信號； 陽0財(cái)陽N :浮動使能信號；
[0086] H、L :電平；
[0087] L1、L2:配線；
[0088] MC0~MC31 :存儲單元；
[0089] N :節(jié)點(diǎn)；
[0090] NU:NAND 串單元； 陽0川 Q1 :驅(qū)動晶體管；
[0092] Q2、Q3、Q4、Q5 :放電晶體管；
[0093] SGD、SGS :選擇柵極線； 陽〇94] 化：源極線； 陽0巧]Τ0、Τ1、Τ2、Τ3、Τ4 :時刻； [0096] TD :位線側(cè)選擇晶體管；
[0097] TS :源極線側(cè)選擇晶體管；
[0098] WL0 ~WL31:字線；
[0099] Va :電位差；
[0100] Vb:電壓； 陽101] Vers :擦除電壓；
[0102] Vgate :柵極電壓；
[0103] 化ass :通過電壓； 陽104] VPRE:假想電位； 陽1化]化rog :編程電壓； 陽106] Vpw:P阱電壓；
[0107] 化ead:讀出電壓； 陽108] Vth:闊值。
【具體實(shí)施方式】
[0109] W下，參照附圖來詳細(xì)說明本發(fā)明的實(shí)施方式。另外，應(yīng)留意的是，附圖中，為了便 于理解而強(qiáng)調(diào)表示各部分，與實(shí)際元件（device)的比例（scale)并不相同。
[0110] 圖4是表示本發(fā)明實(shí)施例的NAND型快閃存儲器的一結(jié)構(gòu)例的框圖。如該圖4 所示，快閃存儲器100包括：存儲器陣列110,形成有排列成矩陣狀的多個存儲單元；輸 入/輸出緩沖器化Uffer)120,連接于外部輸入/輸出端子I/O;地址寄存器（acMress register) 130,接收來自輸入/輸出緩沖器120的地址數(shù)據(jù)；高速緩沖存儲器（cache memo巧）140,保持輸入/輸出的數(shù)據(jù)；控制器150,生成控制信號Cl、C2、C3等，該控制信號 C1、C2、C3等是基于來自輸入/輸出緩沖器120的命令數(shù)據(jù)（command data)及外部控制信 號（未圖示的忍片使能或地址鎖存使能（acWress latch en油le)等）來控制各部分；字線 選擇電路160,對來自地址寄存器130的行地址信息Αχ進(jìn)行解碼（decode)，并基于解碼結(jié) 果來進(jìn)行區(qū)塊的選擇及字線的選擇等；頁面緩沖器/讀出電路170,保持通過位線而讀出的 數(shù)據(jù)，或者通過位線來保持編程數(shù)據(jù)等；列選擇電路180,對來自地址寄存器130的列地址 信息Ay進(jìn)行解碼，并基于該解碼結(jié)果來進(jìn)行位線的選擇等；內(nèi)部電壓產(chǎn)生電路190,生成用 于進(jìn)行數(shù)據(jù)的讀出、編程（寫入）及擦除等所需的電壓（編程電壓化rog、通過（pass)電壓 化ass、讀出電壓化eat擦除電壓Vers (包括擦除脈沖等））；W及系統(tǒng)時鐘產(chǎn)生電路200， 產(chǎn)生內(nèi)部系統(tǒng)時鐘化K。 陽11U 存儲器陣列110具有沿列方向配置的多個區(qū)塊BLK(0)、BLK(1)、…、BLK(m)。在區(qū) 塊的其中一個端部，配置有頁面緩沖器/讀出電路170。但是，頁面緩沖器/讀出電路170 也可配置在區(qū)塊的另一個端部或者配置在兩側(cè)的端部。 陽11引在1個區(qū)塊中，如圖5所示，形成有多個將多個存儲單元串聯(lián)連接而成的NAND串 單元NU，在1個區(qū)塊內(nèi)，沿行方向排列有n+1個串單元NU。串單元NU包括：串聯(lián)連接的多 個存儲單元MCi(i =0、1、···、31);位線側(cè)選擇晶體管TD，連接于其中一個端部即存儲單元 MC31 ; W及源極線側(cè)選擇晶體管TS，連接于另一個端部即存儲單元MC0,位線側(cè)選擇晶體管 TD的漏極（化ain)連接于對應(yīng)的1條位線化，源極線側(cè)選擇晶體管TS的源極連接于共用 的源極線化。存儲單元MCi的控制柵極連接于字線WLi，在位線側(cè)選擇晶體管TD的柵極連 接有選擇柵極線SGD，在源極線側(cè)選擇晶體管TS上連接有選擇柵極線SGS。字線選擇電路 160在基于行地址Αχ來選擇區(qū)塊時，通過該區(qū)塊的選擇柵極線SGS、SGD來選擇性地驅(qū)動選 擇晶體管TD、TS。
[0113] 存儲單元典型的是具有金屬氧化物半導(dǎo)體（Metal Oxide Semicon化ctor，簡稱 MO巧結(jié)構(gòu)，該MOS結(jié)構(gòu)包括：作為N型擴(kuò)散區(qū)域的源極/漏極，形成在P阱內(nèi)；隧道（tunnel) 氧化膜，形成在源極/漏極間的溝道（channel)上；浮動?xùn)艠O（電荷蓄積層），形成在隧道 氧化膜上；W及控制柵極，通過介電質(zhì)膜而形成在浮動?xùn)艠O上。當(dāng)浮動?xùn)艠O中未蓄積有電荷 時，即寫入有數(shù)據(jù)"1"時，闊值處于負(fù)狀態(tài)，存儲單元的控制柵極為0V而導(dǎo)通。當(dāng)在浮動?xùn)?極中蓄積有電子時，即寫入有數(shù)據(jù)"0"時，闊值轉(zhuǎn)變（shift)為正，存儲單元的控制柵極為 0V而斷開。其中，存儲單元并不限于存儲單個位，也可存儲多個位。
[0114] 列選擇電路180包含圖2所示的位線選擇電路30A。位線選擇電路30A W后述的 方式形成在形成存儲單元的P阱內(nèi)。優(yōu)選的是，位線選擇電路30A分別形成在各區(qū)塊的P阱 內(nèi)。位線選擇電路30A的動作在讀出、編程、擦除時由控制器150予W控制。例如，在進(jìn)行 所選擇的頁面的讀出的情況下，當(dāng)偶數(shù)位線BLe被選擇時，奇數(shù)位線BLo為非選擇，偶數(shù)位 線選擇晶體管BLSe、位線選擇晶體管BLS導(dǎo)通，奇數(shù)位線選擇晶體管BLSo斷開，偶數(shù)偏壓晶 體管BIASe斷開，奇數(shù)偏壓晶體管BIASo導(dǎo)通，從假想電源VPRE供給屏蔽（shield)電位。 而且，當(dāng)奇數(shù)位線BLo被選擇時，偶數(shù)位線BLe為非選擇，奇數(shù)位線選擇晶體管化So、位線選 擇晶體管BLS導(dǎo)通，偶數(shù)位線選擇晶體管化Se斷開，奇數(shù)偏壓晶體管BIASo斷開，偶數(shù)偏壓 晶體管BIASe導(dǎo)通，從假想電源VPRE供給屏蔽電位。在編程時，奇數(shù)偏壓晶體管BIASo、偶 數(shù)偏壓晶體管BIASe可將來自假想電源VPRE的編程禁止電壓供給至寫入禁止的位線。
[0115] 如下的表格是表不在快閃存儲器的各動作時施加的偏電壓的一例的表（t油le): 陽116]
陽117] 在讀出動作時，對位線施加某正電壓，對所選擇的字線施加某電壓（例如0V)，對 非選擇字線施加通過電壓化ass (例如4. 5V)，對選擇柵極線SGD、SGS施加正電壓（例如 4. 5V)，使位線側(cè)選擇晶體管TD、源極線側(cè)選擇晶體管TS導(dǎo)通，對共用源極線施加0V。在編 程（寫入）動作時，對所選擇的字線施加高電壓的編程電壓化rog(15V~20V)，對非選擇 的字線施加中間電位（例如10V)，使位線側(cè)選擇晶體管TD導(dǎo)通，使源極線側(cè)選擇晶體管TS 斷開，并將與"0"或"1"的數(shù)據(jù)相應(yīng)的電位供給至位線BL。在擦除動作時，對區(qū)塊內(nèi)的被選 擇的字線施加0V，對P阱施加高電壓（例如20V)作為擦除電壓Vers,將浮動?xùn)艠O的電子抽 出至基板，由此w區(qū)塊為單位來擦除數(shù)據(jù)。
[0118] 圖6是表示存儲單元陣列的概略剖面圖，應(yīng)留意的是，此處僅例示了連接于偶數(shù) 位線BLe的NAND串單元NU、W及構(gòu)成位線選擇電路30A的偶數(shù)位線選擇晶體管化Se及偶 數(shù)偏壓晶體管BIASe。在P型的娃基板210內(nèi)形成N阱220,在N阱220內(nèi)形成P阱230。1 個P阱230對應(yīng)于1個區(qū)塊，在P阱230內(nèi)形成構(gòu)成NAND串單元NU的晶體管。進(jìn)而，在P 阱230內(nèi)，形成構(gòu)成圖2所示的第2選擇部30A的偶數(shù)位線選擇晶體管化Se及偶數(shù)偏壓晶 體管BIASe。
[0119] 源極線化連接于源極線側(cè)選擇晶體管TS的η型擴(kuò)散區(qū)域250,偶數(shù)位線BLe連 接于位線側(cè)選擇晶體管TD的η型擴(kuò)散區(qū)域260。P阱230的P+擴(kuò)散區(qū)域270與N阱220 的η+擴(kuò)散區(qū)域222連接于Ν阱/Ρ阱共用的接觸部（contact) 280。共用的接觸部280連 接于內(nèi)部電壓產(chǎn)生電路190,例如在擦除動作時被施加擦除電壓Vers,或者通過接觸部280 來使P阱的電壓放電。而且，偶數(shù)位線BLe連接于擴(kuò)散區(qū)域290,該擴(kuò)散區(qū)域290形成P阱 230內(nèi)所形成的偶數(shù)位線選擇晶體管BLSe與偶數(shù)偏壓晶體管BIASe的共用節(jié)點(diǎn)，假想電源 VPRE連接于偶數(shù)偏壓晶體管BIASe的另一個擴(kuò)散區(qū)域292。偶數(shù)位線選擇晶體管化Se及 偶數(shù)偏壓晶體管BIASe是通過與存儲單元相同的工藝形成的低電壓的N型M0S晶體管。 陽120] 圖7是表示連接于位線選擇電路的放電電路及驅(qū)動電路的圖。其中應(yīng)留意的是， 此處僅示出了與構(gòu)成位線選擇電路30A的偶數(shù)位線選擇晶體管化Se連接的放電電路及驅(qū) 動電路。圖7中的PW指P阱。構(gòu)成位線選擇電路30A的其他奇數(shù)位線選擇晶體管化So、偶 數(shù)偏壓晶體管BIASe及奇數(shù)偏壓晶體管BIASo連接于與偶數(shù)位線選擇晶體管化Se同樣的 放電電路及驅(qū)動電路。
[0121] 列選擇電路180包含驅(qū)動電路300及放電電路400。驅(qū)動電路300及放電電路 400形成在P型的娃基板內(nèi)，或者形成在與P阱230不同的阱內(nèi)。在與偶數(shù)位線選擇晶體管 化Se的柵極連接的節(jié)點(diǎn)N上，通過配線L1而連接有驅(qū)動電路300。驅(qū)動電路300包含連接 于節(jié)點(diǎn)N的N型的驅(qū)動晶體管Q1。在驅(qū)動晶體管Q1的柵極上，連接有浮動使能信號FEN， 在進(jìn)行擦除動作的期間內(nèi)，浮動使能信號FEN遷移至L電平（level)，驅(qū)動晶體管Q1斷開。 由此，偶數(shù)位線選擇晶體管化Se被設(shè)為浮動狀態(tài)。另外，驅(qū)動電路300在讀出時或編程時 適當(dāng)?shù)貙︱?qū)動晶體管Q1進(jìn)行驅(qū)動，但此處省略其說明。
[0122] 進(jìn)而，在偶數(shù)位線選擇晶體管化Se的柵極上，通過配線L2而連接有放電電路400。 放電電路400包括在擦除動作時使偶數(shù)位線選擇晶體管化Se的柵極放電的第1放電電路 410 W及使P阱230、源極線化及假想電源VPRE的節(jié)點(diǎn)放電的第2放電電路420。
[0123] 第1放電電路410包括與偶數(shù)位線選擇晶體管化Se的柵極串聯(lián)連接的2個二極 管D1、D2 W及放電晶體管Q2。放電晶體管Q2連接于二極管D2與基準(zhǔn)電位（GND)之間，在 其柵極上連接有放電使能信號DEN。當(dāng)放電使能信號DEN設(shè)為Η電平時，放電晶體管Q2導(dǎo) 通，偶數(shù)位線選擇晶體管化Se的柵極通過配線L2電連接于基準(zhǔn)電位，在節(jié)點(diǎn)Ν與基準(zhǔn)電位 之間生成放電路徑。
[0124] 二極管D1、D2分別具有闊值Vth，通過將2個二極管D1、D2串聯(lián)連接，從而對偶數(shù) 位線選擇晶體管化Se的柵極施加從基準(zhǔn)電位偏移2Vth的偏電壓。二極管D1、D2在P阱電 壓化W被放電時，使節(jié)點(diǎn)N的電壓追隨P阱電壓化W，W從P阱電壓化W大致變小2Vth，且 當(dāng)P阱電壓化W放電至大致0V時，使偶數(shù)位線選擇晶體管化Se導(dǎo)通。本例中，將2個二極 管Dl、D2串聯(lián)連接，但運(yùn)只是一例，二極管的數(shù)量未必限定于此。對于二極管的數(shù)量而言， 只要節(jié)點(diǎn)N與P阱電壓化W之差為TODB的擊穿電壓W下、且比偶數(shù)位線選擇晶體管化Se 的闊值大的值即可。另外，二極管D1、D2及放電晶體管Q2包含電壓比偶數(shù)位線選擇晶體管 化Se局的晶體管。 陽1巧]第2放電電路420包含連接于P阱230的放電晶體管Q3、連接于源極線化的放電 晶體管Q4及連接于假想電源VPRE的放電晶體管Q5。在放電晶體管Q3、Q4、Q5的各柵極上， 共同連接有放電使能信號DEN，當(dāng)放電使能信號DEN為Η電平時，放電晶體管Q3、Q4、Q5導(dǎo) 通，Ρ阱230、源極線化、假想電位VPRE電連接于基準(zhǔn)電位，進(jìn)行放電。放電晶體管Q3、Q4、 Q5包含電壓比偶數(shù)位線選擇晶體管化Se高的晶體管。
[0126] 接下來，參照圖8的時間圖來說明本實(shí)施例的擦除動作。當(dāng)從外部的主機(jī)化ost) 裝置對快閃存儲器100發(fā)送擦除命令及行地址等時，控制器150選擇應(yīng)擦除的區(qū)塊，執(zhí)行擦 除序列（sequence)。在時刻T0,驅(qū)動電路300將浮動使能信號FEN遷移至L電平，使驅(qū)動 晶體管Q1斷開。由此，所選擇的區(qū)塊的P阱230內(nèi)的晶體管BIASe、BIASo、BLSe、化So成 為浮動狀態(tài)。而且，所選擇的區(qū)塊的位線側(cè)選擇晶體管TD及源極線側(cè)選擇晶體管TS被設(shè) 為浮動狀態(tài)，對字線施加0V。然后，在時刻T1，由內(nèi)部電壓產(chǎn)生電路190所產(chǎn)生的擦除電壓 Vers通過接觸部280而施加至P阱230及N阱220。伴隨擦除電壓Vers的施加，P阱電壓 化W在時刻T2~T3達(dá)到約20V，在此期間，所選擇的區(qū)塊的存儲單元被擦除。在時刻T3， 結(jié)束擦除電壓Vers的施加，在時刻T3~T4,放電使能信號DEN遷移至Η電平，放電晶體管 92,93、94、95導(dǎo)通。由此，在晶體管8^56、8^5〇、81^56、化5〇的各柵極與基準(zhǔn)電位之間生 成放電路徑，進(jìn)而，在Ρ阱230、源極線化、假想電源VPRE與基準(zhǔn)電位之間生成放電路徑，晶 體管BIASe、BIASo、化Se、BLSo的各柵極、Ρ阱、源極線化、假想電源VPRE通過各放電路徑 而放電。
[0127] 圖9是表示P阱電壓化W與晶體管BIASe、BIASo、BLSe、化So的柵極電壓Vgate 的關(guān)系的圖。如圖8中說明般，在時刻Τ3,擦除電壓Vers的施加結(jié)束，同時，放電使能信號 DEN變?yōu)橛行В╝ctive)，P阱、源極線化、假想電源VPRE及晶體管BIASe、BIASo、BLSeJLSo 的各柵極的電荷通過放電路徑而放電至基準(zhǔn)電位。
[0128] 晶體管BIASe、BIASo、BLSe、化So的柵極電壓Vgate因與P阱230的電容禪合而 下降，除此W外，因配線L2、二極管D1、D2及放電晶體管Q2的放電路徑的生成而促進(jìn)放電。 柵極電壓Vgate W與P阱230的電位差不會超過約2Vth的方式追隨于P阱電壓化W。良P， 柵極電壓Vgate的放電斜率大致近似于P阱電壓化W的放電斜率，W 2Vth之差追隨于P阱 電壓化W。因而，在放電期間內(nèi)，對晶體管BIASe、BIASo、BLSe、化So施加的電壓W變得比 TDDB的擊穿電壓小的方式而受到控制。 陽129] 而且，在時刻Τ4，Ρ阱電壓化W、源極線化、假想電源VPRE的節(jié)點(diǎn)放電至大致0V為 止。另一方面，晶體管8^56、8^5〇、81^56、化5〇的柵極電壓￥旨曰16通過二極管01、02而放 電至約2Vth為止。此處，若偶數(shù)位線選擇晶體管化Se與奇數(shù)位線選擇晶體管化So的共用 節(jié)點(diǎn)BLn的放電慢，而導(dǎo)致其電壓維持高的狀態(tài)，則低電壓的偶數(shù)位線選擇晶體管BLSe及 奇數(shù)位線選擇晶體管化So有可能發(fā)生擊穿。但是，若P阱電壓化W變?yōu)?V，則位線化的電 壓也將變?yōu)?V，若柵極電壓Vgate為2Vth，則偶數(shù)位線選擇晶體管BLSe與奇數(shù)位線選擇晶 體管化So導(dǎo)通，因此共用節(jié)點(diǎn)BLn電連接于GND，因此可使共用節(jié)點(diǎn)BLn的電壓放電至約 ον。
[0130] 如此，根據(jù)本實(shí)施例，在擦除動作時，使位線選擇電路30Α的晶體管BIASe、BIASo、 BLSe、化So的各柵極借助與P阱230的電容禪合而升壓，隨后，在使P阱電壓放電時，W追 隨于P阱電壓的放電的方式來使各柵極通過放電路徑而放電，因此可抑制晶體管BIASe、 BIASo、BLSe、化So因 TODB等而擊穿的現(xiàn)象。 陽131] 另外，所述實(shí)施例中，示出了存儲單元存儲1位的數(shù)據(jù)的例子，但存儲單元也可存 儲多位的數(shù)據(jù)。進(jìn)而，所述實(shí)施例中，示出了 NAND串形成在基板表面的例子，但NAND串也 可立體地形成在基板表面。
[0132] 如上所述，對本發(fā)明的優(yōu)選實(shí)施方式進(jìn)行了詳述，但本發(fā)明并不限定于特定的實(shí) 施方式，在本發(fā)明的主旨的范圍內(nèi)可進(jìn)行各種變形、變更。
[0133] 最后應(yīng)說明的是：W上各實(shí)施例僅用W說明本發(fā)明的技術(shù)方案，而非對其限制； 盡管參照前述各實(shí)施例對本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解：其 依然可W對前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對其中部分或者全部技術(shù)特征 進(jìn)行等同替換；而運(yùn)些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技 術(shù)方案的范圍。
【主權(quán)項(xiàng)】
1. 一種半導(dǎo)體存儲裝置，其特征在于，包括： 存儲單元陣列，形成有多個與非串，所述與非串是可電性重寫的存儲單元串聯(lián)連接而 成； 擦除部件，擦除所述存儲單元陣列的所選擇的區(qū)塊內(nèi)的存儲單元；以及 位線選擇電路，選擇分別與所述與非串連接的位線， 構(gòu)成所述位線選擇電路的至少1個位線選擇晶體管形成在阱內(nèi)，所述阱形成存儲單 元， 所述擦除部件包括： 第1部件，對所選擇的區(qū)塊的阱施加擦除電壓； 第2部件，將所選擇的區(qū)塊的阱內(nèi)形成的所述至少1個位線選擇晶體管設(shè)為浮動狀態(tài)； 以及 第3部件，在使所選擇的區(qū)塊的阱的電壓放電時，使所述至少1個位線選擇晶體管的柵 極放電至基準(zhǔn)電位。2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于， 所述第3部件在所述至少1個位線選擇晶體管的柵極與基準(zhǔn)電位之間生成放電路徑。3. 根據(jù)權(quán)利要求1或2所述的半導(dǎo)體存儲裝置，其特征在于， 所述第3部件包含第1放電晶體管，所述第1放電晶體管用于在所述至少1個位線選 擇晶體管的柵極與基準(zhǔn)電位之間生成放電路徑，且所述第1放電晶體管在所述阱的電壓被 放電時導(dǎo)通。4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲裝置，其特征在于， 所述第3部件包含至少1個二極管，所述至少1個二極管在所述至少1個位線選擇晶 體管的柵極與基準(zhǔn)電位之間，串聯(lián)連接于所述第1放電晶體管。5. 根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲裝置，其特征在于， 所述至少1個二極管在放電期間內(nèi)使所述至少1個位線選擇晶體管的柵極與所述阱之 間產(chǎn)生固定的電位差，所述固定的電位差小于所述至少1個位線選擇晶體管的經(jīng)時介電擊 穿。6. 根據(jù)權(quán)利要求1或2所述的半導(dǎo)體存儲裝置，其特征在于， 所述第3部件包含第2放電晶體管及第3放電晶體管，所述第2放電晶體管用于在所 述阱與基準(zhǔn)電位之間生成放電路徑，所述第3放電晶體管用于在跟所述阱的與非串共同連 接的源極線與基準(zhǔn)電位之間生成放電路徑，對于第1放電晶體管、第2放電晶體管及第3放 電晶體管的各柵極，供給共用的放電使能信號。7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲裝置，其特征在于， 當(dāng)所述阱的電壓及所述源極線的電壓通過第2放電晶體管及第3放電晶體管而放電至 基準(zhǔn)電位為止時，所述至少1個二極管具有比所述至少1個位線選擇晶體管的閾值大的閾 值。8. 根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲裝置，其特征在于， 所述至少1個位線選擇晶體管包含用于選擇偶數(shù)位線的偶數(shù)位線選擇晶體管、及用于 選擇奇數(shù)位線的奇數(shù)位線選擇晶體管，所述偶數(shù)位線選擇晶體管及所述奇數(shù)位線選擇晶體 管以兩者的共用節(jié)點(diǎn)的電壓放電至基準(zhǔn)電位的方式而導(dǎo)通。9. 根據(jù)權(quán)利要求1或2所述的半導(dǎo)體存儲裝置，其特征在于， 所述至少1個二極管包含耐壓比所述至少1個位線選擇晶體管高的晶體管。10. 根據(jù)權(quán)利要求1或2所述的半導(dǎo)體存儲裝置，其特征在于， 所述位線選擇電路包含對偶數(shù)位線施加偏電壓的偶數(shù)偏壓晶體管、及對奇數(shù)位線施加 偏電壓的奇數(shù)偏壓晶體管，所述第3部件使所述偶數(shù)偏壓晶體管及所述奇數(shù)偏壓晶體管的 各柵極放電。
【文檔編號】G11C16/24GK105989886SQ201510084282
【公開日】2016年10月5日
【申請日】2015年2月16日
【發(fā)明人】荒川賢, 荒川賢一
【申請人】華邦電子股份有限公司