電源驅(qū)動設備和包括該電源驅(qū)動設備的半導體器件的制作方法
【專利摘要】一種電源驅(qū)動電路，包括：電壓發(fā)生單元，被配置為產(chǎn)生釋放控制信號和輸出電壓。電源驅(qū)動電路包括被配置為在標志信號的激活區(qū)段期間響應于釋放控制信號來使能釋放信號的釋放控制器。電源驅(qū)動電路包括被配置為響應于釋放控制信號來增大輸出電壓的電平的上拉驅(qū)動單元。電源驅(qū)動電路包括被配置為響應于釋放信號來使輸出電壓的電平同步的釋放驅(qū)動單元。
【專利說明】
電源驅(qū)動設備和包括該電源驅(qū)動設備的半導體器件[0001]相關申請的交叉引用[0002]本申請要求2015年3月27日提交的申請?zhí)枮?0-2015-0043258的韓國專利申請 的優(yōu)先權，其全部內(nèi)容通過引用合并于此。
技術領域
[0003]各種實施例總體而言涉及一種電源驅(qū)動電路和包括該電源驅(qū)動電路的半導體器件，且更具體而言，涉及一種用于降低電壓驅(qū)動電路的電流消耗的技術?！颈尘凹夹g】
[0004]如果動態(tài)隨機存取存儲器(DRAM)的集成度增大且高電壓用作外部電源電壓，那么可能劣化DRAM晶體管的可靠性。為了處理該問題，已經(jīng)廣泛使用用于在芯片內(nèi)部降低電源電壓的電壓轉(zhuǎn)換電路。在使用較低電源電壓的情況下，可以降低功耗。如果恒定電壓成為內(nèi)部電壓源，即使當外部電源電壓改變時，也能夠保證穩(wěn)定的電源電壓，從而導致芯片的穩(wěn)定操作。
[0005]然而，被配置為接收內(nèi)部電壓(VINT)的外圍電路或存儲陣列的負載可以過度地改變，從而可能難以設計能夠在DRAM內(nèi)部執(zhí)行穩(wěn)定操作的電路。
[0006]DRAM的核包括存儲單元、子字線驅(qū)動器、感測放大器、X解碼器和Y解碼器。在這種情況下，作為恒定電勢電壓和高電壓(VPP)的核電壓(VC0RE)可以用作在核內(nèi)部使用的內(nèi)部電壓(VINT)。
[0007]例如，核電壓(VC0RE)小于外部電源電壓(VDD)，高電壓(VPP)高于外部電源電壓 (VDD)。在DRAM的激活操作期間，使用核電壓(VC0RE)導致了大量電流消耗。因此，核電壓 (VC0RE)由利用運算放大器來產(chǎn)生內(nèi)部電壓的有源驅(qū)動器產(chǎn)生。存在在單個芯片中產(chǎn)生的各種類型的電源電壓。當一個電源電壓被切換到另一電源電壓時，電流流入變?nèi)?，使得作為回應可以使用釋放電路。如果電源電平因電流流入而增大，那么釋放電路可以防止?nèi)部電壓電平增大至期望目標電平或更高。
[0008]S卩，電壓發(fā)生電路從外部電源電壓(VDD)連續(xù)地接收電流來調(diào)節(jié)其自身核電壓目標電平，以及釋放電路連續(xù)地發(fā)出電流來降低增大的核電壓(VC0RE)。然而，電壓發(fā)生電路和釋放電路被配置為在內(nèi)部電壓達到期望目標電平的時間點，通過反饋來執(zhí)行互補操作， 導致了高電流消耗。
【發(fā)明內(nèi)容】

[0009]根據(jù)實施例，可以提供一種電源驅(qū)動電路。所述電源驅(qū)動電路可以包括:電壓發(fā)生單元，被配置為產(chǎn)生釋放控制信號和輸出電壓。電源驅(qū)動電路可以包括:釋放控制器，被配置為在標志信號的激活區(qū)段期間響應于釋放控制信號來使能釋放信號。電源驅(qū)動電路可以包括:上拉驅(qū)動單元，被配置為響應于釋放控制信號來增大輸出電壓的電平。電源驅(qū)動電路可以包括:釋放驅(qū)動單元，被配置為響應于釋放信號來使輸出電壓的電平同步。
[0010]根據(jù)實施例，可以提供一種半導體器件。所述半導體器件可以包括:電源驅(qū)動電路，被配置為響應于電源電壓電平來產(chǎn)生核電壓，以及響應于在標志信號的激活時間期間激活的釋放信號使核電壓同步。半導體器件可以包括電源線驅(qū)動單元，被配置為響應于驅(qū)動信號來將電源電壓或核電壓選擇性地供應至第一電源線，以及將接地電壓供應至第二電源線。半導體器件可以包括:位線感測放大器，耦接至第一電源線和第二電源線，以及位線感測放大器被配置為放大從位線接收的單元數(shù)據(jù)?！靖綀D說明】
[0011]圖1是示出根據(jù)實施例的應用電源驅(qū)動電路的半導體器件的示例代表的框圖。
[0012]圖2是示出圖1所示的電源線驅(qū)動單元的示例表示的電路圖。
[0013]圖3是示出根據(jù)實施例的電源驅(qū)動電路的示例表示的電路圖。
[0014]圖4是示出圖3所示的標志信號發(fā)生單元的操作的示例表示的示意圖。
[0015]圖5示出采用根據(jù)參照圖1-4的上述各種實施例的半導體器件和/或電源驅(qū)動電路的系統(tǒng)的示例表示的框圖?！揪唧w實施方式】
[0016]現(xiàn)在將參照各種實施例(在附圖中圖示了其示例)。在所有可能的地方，貫穿附圖中使用相同的附圖標記來指代相同的或相似的部分。在接下來的描述中，為了本公開的主題清楚，可以省略對合并于本文中的相關的已知配置或功能的詳細描述。
[0017]各種實施例可以設計提供一種電源驅(qū)動電路及包括該電源驅(qū)動電路的半導體器件，其基本上消除由于現(xiàn)有技術的限制和缺點所引起的一個或更多個問題。
[0018]實施例可以涉及一種技術，所述技術用于通過僅在電壓發(fā)生電路的電壓電平比目標電平高時操作釋放電路來降低不必要的電流消耗。
[0019]圖1是示出根據(jù)實施例的應用電源驅(qū)動電路的半導體器件的示例代表的框圖。
[0020]存儲器件可以使用比預定值低的外部電源電壓來產(chǎn)生存儲器件所需的電源電壓， 以及可以使用產(chǎn)生的電源電壓。例如，為了實現(xiàn)較低功率的DRAM同時降低外部電源的影響，在包含在DRAM中的核區(qū)中可以使用具有比外部電源電壓的電勢低的電勢的內(nèi)部電壓。
[0021]被配置為以與DRAM中相同的方式來使用位線感測放大器(BLSA)的存儲器件可以使用核電壓(VC0RE)來檢測單元數(shù)據(jù)。如果字線被激活，則耦接到所述字線的多個存儲單元的數(shù)據(jù)可以被施加到位線。位線感測放大器(BLSA)可以檢測位線對的電壓差，且可以將檢測到的電壓差放大。
[0022]為了將數(shù)據(jù)儲存在每個DRAM單元中，可以通過位線感測放大器(BLSA)的操作來將數(shù)據(jù)施加到位線或反相位線，以使得單元的電容器可以以預定電平來充電。所述預定的電壓電平可以被定義為核電壓(VC0RE)電平。
[0023]用于產(chǎn)生核電壓(VC0RE)電平的內(nèi)部驅(qū)動器可以被稱作核電壓驅(qū)動器。隨著高速 DRAM的持續(xù)發(fā)展，對于每個單元都有必要以更高的速度操作。由于被設計為以更高的速度操作的改進的DRAM的發(fā)展，對于每個單元的核電壓(VC0RE)電平都需要快速的充電能力。
[0024]因此，有必要將核電壓(VC0RE)電平設置為電流峰值，位線感測放大器(BLSA)在該電流峰值處操作。相應地，使用用于允許核電壓(VC0RE)電平與具有更高電勢的外部電源電壓(VDD)電平短路的過驅(qū)動方法。
[0025]例如，如果DRAM被驅(qū)動，則數(shù)千位線感測放大器(BLSA)同時操作。BLSA的驅(qū)動時間根據(jù)是否可能提供用于驅(qū)動數(shù)千BLSA的足量的電流信號來確定。然而，由于操作電壓隨著低功率存儲器件的數(shù)目的增加而成比例地逐漸降低，因此可能很難同時提供足量的電流信號給存儲器件。
[0026]為了解決這個問題，可以使用位線感測放大器(BLSA)的過驅(qū)動結構。例如，根據(jù)位線感測放大器(BLSA)的過驅(qū)動結構，在位線感測放大器(BLSA)操作的初始階段(S卩，從單元和位線彼此共享電荷開始)，比通常被施加到位線感測放大器(BLSA)的電源線(RT0) 的正常電源電壓(通常為內(nèi)部核電壓VC0RE)高的高電壓(電源電壓VDD)被立即施加到位線感測放大器(BLSA)的電源線(RT0)。
[0027]位線感測放大器(BLSA)可以耦接到一個位線對?？梢允┘与娫葱盘柕轿痪€感測放大器(BLSA)的電源線(RT0)和電源線(SB)。
[0028]通常，可以施加核電壓(VC0RE)到電源線(RT0)。然而，在初始操作過程期間，可以施加比核電壓(VC0RE)高的電源電壓(VDD)到電源線驅(qū)動單元以實現(xiàn)位線感測放大器 (BLSA)的更快的感測操作。
[0029]圖1中圖示的電源線驅(qū)動單元10可以使用驅(qū)動控制信號(SAP1、SAP2、SAN)來激活核電壓(VC0RE)和電源電壓(VDD)，以及可以將激活的核電壓(VC0RE)和激活的電源電壓(VDD)輸出到位線感測放大器(BLSA)的電源線(RTO、SB)。電源線驅(qū)動單元10可以在接收到驅(qū)動控制信號(SAPUSAP2)時將核電壓(VC0RE)或電源電壓(VDD)輸出給上拉電源線(RT0)。電源線驅(qū)動單元10可以在接收到驅(qū)動控制信號(SAN)時將接地電壓輸出到下拉電源線(SB)。
[0030]圖2是示出圖1所示的電源線驅(qū)動單元10的示例表示的電路圖。
[0031]參見圖2,電源線驅(qū)動單元10可以包括NM0S晶體管(Nl、N2)。NM0S晶體管(N1、 N2)可以供應上拉電壓給電源線(RT0)。電源線驅(qū)動單元10可以包括用于供應下拉電壓 (即接地電壓VSS)給電源線(SB)的NM0S晶體管N3。
[0032]在一個示例中，NM0S晶體管N1可以耦接在電源電壓(VDD)輸入端子與電源線 (RT0)之間，以使得NM0S晶體管N1通過柵極端子來接收驅(qū)動信號(SAP1)。在位線感測放大器(BLSA)的過驅(qū)動操作中，NM0S晶體管N1可以由驅(qū)動信號(SAP1)導通，以使得電源電壓(VDD)被供應給電源線(RT0)。
[0033]NM0S晶體管N2可以耦接在核電壓(VC0RE)輸入端子與電源線(RT0)之間，以使得 NM0S晶體管N2通過柵極端子來接收驅(qū)動信號(SAP2)。在位線感測放大器(BLSA)的正常操作期間，NM0S晶體管N2可以由驅(qū)動信號(SAP2)導通，以使得核電壓(VC0RE)被施加到電源線(RT0)。
[0034]NM0S晶體管N3可以耦接在接地電壓(VSS)輸入端子與電源線(SB)之間，以使得 NM0S晶體管N3通過柵極端子來接收驅(qū)動信號(SAN)。在位線感測放大器(BLSA)的正常操作期間，NM0S晶體管N3由驅(qū)動信號(SAN)導通，以使得接地電壓(VSS)被施加到電源線 (SB) 〇
[0035]核電壓(VC0RE)可以被用作用于放大單元數(shù)據(jù)的電壓，正因為如此，非常重要的是在DRAM操作期間維持核電壓(VC0RE)具有穩(wěn)定的電勢。然而，由于最近已經(jīng)開發(fā)了被設計為以較高的速度和較低的電壓操作的改進的DRAM，外部噪聲等被施加到核電壓(VCORE)，使得可能很難實現(xiàn)穩(wěn)定的核電壓(VCORE)。
[0036]當數(shù)據(jù)被寫入單元中時，核電壓(VCORE)大大增加到最高電平。因此，當數(shù)據(jù)被寫入DRAM中時，核電壓(VCORE)的消耗量大大增加以使得核電壓(VCORE)電平降低。為了解決這個問題，應用過驅(qū)動方案和釋放驅(qū)動方案到位線感測放大器(BLSA)的電源線(RTO)以穩(wěn)定核電壓(VCORE)電平。
[0037]對過驅(qū)動方案的描述如下。為了提高位線感測放大器(BLSA)被激活時的數(shù)據(jù)感測速度，以外部電源電壓(VDD)被供應給電源線(RTO)的方式來在預定時間段期間將位線感測放大器(BLSA)的驅(qū)動電源二元化，然后可以將比外部電源電壓(VDD)低的核電壓(VCORE)供應給電源線(RTO)。
[0038]圖3是示出根據(jù)實施例的電源驅(qū)動電路的示例表示的電路圖。
[0039]參見圖3，電源驅(qū)動電路可以包括:電壓發(fā)生單元100、上拉驅(qū)動單元200和釋放驅(qū)動單元300。電源驅(qū)動電路可以包括:標志信號發(fā)生單元400和釋放控制器500。電壓發(fā)生單元100可以包括:比較器110、偏置單元120和驅(qū)動單元130。電壓發(fā)生單元100可以包括:延遲單元140和電壓分配單元150。
[0040]電壓發(fā)生單元100可以產(chǎn)生輸出電壓(VREG)以及可以將輸出電壓(VREG)輸出到電源線驅(qū)動單元10。根據(jù)一個實施例，電源驅(qū)動電路的輸出電壓(VREG)可以是被供應給電源線驅(qū)動單元10的核電壓(VCORE)電平。
[0041]上拉驅(qū)動單元200可以增加電壓發(fā)生單元100的輸出電壓(VREG)電平。釋放驅(qū)動單元300可以減小(或同步)輸出電壓(VREG)電平。釋放驅(qū)動單元300可以響應于釋放信號(RELEASE)來減小(或同步)輸出電壓(VREG)電平。
[0042]電壓發(fā)生單元100的比較器110可以將輸入信號(Vin)與電壓分配單元150的輸出信號相比較。電壓發(fā)生單元100的比較器110可以將比較結果輸出給驅(qū)動單元130。比較器I1可以包括PMOS晶體管(P1、P2)和NMOS晶體管(N4?N6)。
[0043]在一個實施例中，PMOS晶體管(Pl、P2)的公用柵極端子可以耦接到PMOS晶體管Pl的漏極端子。PMOS晶體管(Pl、P2)的公用源極端子可以耦接到電源電壓(VDD)輸入端子。NMOS晶體管N4可以耦接在PMOS晶體管Pl與NMOS晶體管N6之間，以使得NMOS晶體管N4通過柵極端子接收輸入信號(Vin)。NMOS晶體管N5可以耦接在PMOS晶體管P2與NMOS晶體管N6之間，以使得NMOS晶體管N5通過柵極端子來接收電壓分配單元150的輸出信號。
[0044]NMOS晶體管N6可以耦接在接地電壓(VSS)輸入端子與NMOS晶體管(N4、N5)的公用源極端子之間，以使得NMOS晶體管N6通過柵極端子來接收偏置電壓(VBIAS)。因此，NMOS晶體管N6可以響應于偏置電壓(VBIAS)而一直導通，以使得NMOS晶體管N6提供電路路徑。
[0045]偏置單元120可以輸出偏置電壓給比較器110。偏置單元120可以包括PMOS晶體管P3和NMOS晶體管N7。PMOS晶體管P3和NMOS晶體管N7可以串聯(lián)地耦接在電源電壓(VDD)輸入端子與接地電壓(VSS)輸入端子之間。PMOS晶體管P3的柵極端子可以耦接到PMOS晶體管Pl和NMOS晶體管N4的公用漏極端子。NMOS晶體管N7的柵極端子和漏極端子彼此共同耦接。
[0046]驅(qū)動單元130可以驅(qū)動比較器110的輸出信號，且可以將結果信號輸出給延遲單元140。驅(qū)動單元130可以包括:PM0S晶體管P4和NMOS晶體管N8。PMOS晶體管P4和NMOS晶體管N8可以串聯(lián)地耦接在電源電壓(VDD)輸入端子與接地電壓(VSS)輸入端子之間。PMOS晶體管P4的柵極端子可以耦接到PMOS晶體管P2和NMOS晶體管N5的公用漏極端子。NMOS晶體管NS的柵極端子可以共同地耦接到NMOS晶體管N7。
[0047]延遲單元140可以將驅(qū)動單元130的輸出信號延遲預定時間段，然后可以將延遲的輸出信號輸出給上拉驅(qū)動單元200。延遲單元140可以包括彼此串聯(lián)地耦接的多個反相器(IVl?IV4)。反相器(IV1、IV2)可以不將驅(qū)動單元130的輸出信號反相，以及可以將驅(qū)動單元130的輸出信號延遲，以使得釋放控制信號(RLSE_PRE)可以被輸出到釋放控制器500。反相器(IV3、IV4)可以不將釋放控制信號(RLSE_PRE)反相，以及可以將釋放控制信號(RLSE_PRE)延遲，以使得延遲的信號可以被輸出到上拉驅(qū)動單元200。
[0048]電壓分配單元150可以執(zhí)行輸出電壓(VREG)的電壓分配，以及可以將分配結果輸出給比較器110。電壓分配單元150可以包括串聯(lián)地耦接在輸出電壓(VREG)輸出端子與接地電壓(VSS)輸出端子之間的PMOS晶體管(PS、P6)。PMOS晶體管(PS、P6)的公用連接端子可以耦接到NMOS晶體管N5的柵極端子。PMOS晶體管P5的柵極端子和漏極端子可以共同地彼此耦接。PMOS晶體管P6的柵極端子和漏極端子可以共同地彼此耦接。例如，電壓分配單元150可以輸出具有輸出電壓(VREG)的1/2的電壓電平的分配電壓。
[0049]以上提到的電壓發(fā)生單元100的示例操作可以如下。
[0050]電壓分配單元150可以輸出分配電壓給比較器110。比較器將輸入信號(Vin)的電壓與電壓分配單元150的分配電壓相比較，且可以輸出比較結果給驅(qū)動單元130。NMOS晶體管(N4、NS)的驅(qū)動能力可以響應于輸入信號(Vin)電壓和電壓分配單元150的分配電壓而改變，以使得比較器110的兩個輸出節(jié)點的電壓值都改變。
[0051]例如，如果外部電源電壓(VDD)降低，則驅(qū)動單元130的輸出信號處于低電平。相應地，上拉驅(qū)動單元200可以導通，以使得輸出電壓的電平增加。另一方面，如果外部電源電壓(VDD)增加，則驅(qū)動單元130的輸出信號處于高電平，以使得上拉驅(qū)動單元200關斷。在這個示例中，輸出電壓(VREG)電平不再增加。
[0052]上拉驅(qū)動單元200可以包括PMOS晶體管P7。PMOS晶體管P7可以耦接在電源電壓(VDD)輸入端子與輸出電壓(VREG)輸出端子之間，以使得PMOS晶體管P7的柵極端子耦接到反相器IV4。如果延遲單元140的輸出信號處于低電平，則上拉驅(qū)動單元200的PMOS晶體管P7導通以使得輸出電壓(VREG)電平增加。
[0053]釋放驅(qū)動單元300可以包括NMOS晶體管N9。NMOS晶體管N9可以耦接在輸出電壓(VREG)輸出端子與接地電壓(VSS)輸入端子之間，以使得NMOS晶體管N9通過柵極端子來接收釋放信號(RELEASE)。釋放驅(qū)動單元300的NMOS晶體管N9可以在釋放信號(RELEASE)被激活為高電平的預定時間期間導通，以使得NMOS晶體管N9減小輸出電壓(VREG)電平。釋放驅(qū)動單元300可以補償由于過驅(qū)動操作而引起的從外部電源電壓(VDD)輸入端子流向核電壓(VCORE)輸入端子的電流的量。
[0054]因此，根據(jù)一個實施例，上拉驅(qū)動單元200和釋放驅(qū)動單元300可以響應于電源電壓(VDD)電平而以互補的方式操作，以使得可以穩(wěn)定輸出電壓(VCORE)。
[0055]標志信號發(fā)生單元400可以響應于驅(qū)動信號(SAPUSAP2)的組合來產(chǎn)生標志信號(FLAG) o釋放控制器500可以在標志信號(FLAG)被激活為例如高電平的預定時間期間操作釋放驅(qū)動單元300。
[0056]例如，一個實施例已經(jīng)揭露標志信號發(fā)生單元400可以由驅(qū)動信號(SAP1、SAP2)來控制。然而，實施例的范圍或精神并不局限于此，標志信號(FLAG)也可以根據(jù)系統(tǒng)溫度來控制。如果像上電操作中那樣需要快速的電源，則上拉驅(qū)動單元200可以首先導通，使得上拉驅(qū)動單元200也可以控制電流的供給而與參考電平無關。
[0057]釋放控制器500可以包括鎖存單元510和組合單元520。
[0058]鎖存單元510可以鎖存標志信號(FLAG)以預定時間。在一個實施例中，鎖存單元510可以包括PMOS晶體管P8和反相器IV5。如果標志信號(FLAG)處于例如高電平，則反相器IV5可以將標志信號(IV5)電平反相，以使得低電平標志信號(FLAG)被輸出到PMOS晶體管P8。由于PMOS晶體管P8導通，所以標志信號(FLAG)可以被上拉到電源電壓(VDD)電平。
[0059]組合單元520可以將鎖存單元510的輸出信號與釋放控制信號(RLSE_PRE)組合，且可以輸出釋放信號(RELEASE)。組合單元520可以包括邏輯門，例如但不局限于與非門NDl和反相器(IV0、IV7)。反相器IV6可以將低電平信號反相以使得反相器IV6可以輸出例如高電平信號給與非門ND1。與非門NDl可以將反相器IV6的輸出信號與釋放控制信號(RLSE_PRE)組合，且可以將組合結果輸出給反相器IV7。
[0060]例如，如果釋放控制信號(RLSE_PRE)處于高電平，則組合單元520可以輸出高電平的釋放信號(RELEASE)。結果，釋放驅(qū)動單元300響應于釋放信號(RELEASE)而操作。另一方面，如果釋放控制信號(RLSE_PRE)處于低電平，則組合單元520輸出低電平的釋放信號(RELEASE)。結果，釋放驅(qū)動單元300停止操作以使得匯聚操作不被執(zhí)行，導致不必要的電流路徑的切斷。
[0061]S卩，標志信號(FLAG)僅可以在預定區(qū)段期間被激活為高電平，所述預定區(qū)段從電源線驅(qū)動單元100的電源從電源電壓(VDD)電平切換到核電壓(VCORE)電平的特定時刻開始。因此，釋放驅(qū)動單元300僅可以在標志信號(FLAG)處于高電平而釋放控制信號(RLSE_PRE)被激活為高電平的預定區(qū)段期間操作。相反地，如果標志信號(FLAG)轉(zhuǎn)變?yōu)榈碗娖?，則鎖存單元510可以復位，以使得釋放驅(qū)動單元300停止操作。
[0062]結果，可以防止釋放驅(qū)動單元300被過度操作，導致不必要的電流消耗的降低。從輸出電壓(VREG)級產(chǎn)生的泄漏電流路徑可以被切斷。此外，可以防止由于位線感測放大器(BLSA)的過驅(qū)動操作而引起的核電壓(VCORE)電平的增加。
[0063]圖4是示出圖3所示的標志信號發(fā)生單元400的操作的示例表示的示意圖。
[0064]參見圖4，在驅(qū)動信號(SAPl)處于低電平期間位線(即，BL或BL/)可以被預充電到位線預充電電壓Vblp電平。如果特定字線(未圖示)被激活，則多個單元晶體管(所述多個單元晶體管中的每個使用被激活字線作為輸入信號)操作，以使得位線感測放大器(BLSA)允許耦接到所述字線的多個存儲單元的數(shù)據(jù)被施加到位線。
[0065]在這個示例中，如果在位線感測放大器(BLSA)的過驅(qū)動操作區(qū)段(區(qū)段A)驅(qū)動信號(SAPl)被激活，則NMOS晶體管NI導通。其后，NMOS晶體管N3由驅(qū)動信號(SAN)導通。結果，電源電壓(VDD)可以被施加到位線感測放大器(BLSA)的電源線(RTO)而接地電壓(VSS)可以被施加到電源線(SB)。
[0066]如上所述，如果電源信號被施加到位線感測放大器(BLSA)的電源線(RT0、SB)，則位線感測放大器(BLSA)可以檢測位線對的電壓差，并將檢測到的電壓差放大。
[0067]如果位線對由于BLSA操作而演變到預定電平，則電源可以被切換到表示穩(wěn)定恒定電壓源的核電壓(VCORE)。因此，如果過驅(qū)動操作完成，則驅(qū)動信號(SAPl)可以轉(zhuǎn)變?yōu)榈碗娖?。在正常?qū)動操作的示例中，如果驅(qū)動信號(SAP2)轉(zhuǎn)變?yōu)楦唠娖?，則NMOS晶體管N2可以導通以使得電源線(RTO)具有核電壓(VCORE)電平。
[0068]電源線驅(qū)動單元10可以這樣的方式來配置:置于核電壓(VCORE)輸入端子與電源線(RTO)之間的NMOS晶體管N2被短路。因此，由于由電源電壓(VDD)導致的電荷從電源線(RTO)移動到核電壓(VCORE)，故在區(qū)段B期間核電壓(VCORE)電平可以增加。結果，在高電平的電源電壓(VDD)中核電壓(VCORE)電平可以增加。
[0069]因此，釋放驅(qū)動單元300可以將從電源線(RTO)接收到的電荷放電到接地端子以防止核電壓(VCORE)增加。然而，如果核電壓(VCORE)接近目標電平，則電壓發(fā)生單元100和釋放驅(qū)動單元300可以以互補的方式來連續(xù)地操作，導致大量的電流消耗。
[0070]因此，根據(jù)一個實施例，釋放驅(qū)動單元300僅可以在電源電壓(VDD)電平被切換到核電壓(VCORE)電平的區(qū)段B期間被驅(qū)動，導致不必要的電流消耗的降低。
[0071]S卩，標志信號發(fā)生單元400可以產(chǎn)生用于僅在預定區(qū)段(即，區(qū)段B)期間操作釋放驅(qū)動單元300的標志信號(FLAG)，在所述預定區(qū)段中驅(qū)動信號(SAPl)轉(zhuǎn)變?yōu)榈碗娖蕉?qū)動信號(SAP2)轉(zhuǎn)變?yōu)楦唠娖?。標志信號發(fā)生單元400可以將驅(qū)動信號(SAPl)與驅(qū)動信號(SAP2)組合，以使得標志信號(FLAG)僅在電源電平被改變的預定區(qū)段(區(qū)段B)期間被激活為高電平。
[0072]從以上描述來看明顯的是，各種實施例可以通過僅在電壓發(fā)生電路的電壓電平比目標電平高時操作釋放電路來降低不必要的電流消耗。
[0073]以上討論的半導體器件和/或電源驅(qū)動電路(見圖1到圖4)在存儲器件、處理器和計算機系統(tǒng)的設計中尤其有用。例如，參見圖5，圖示了使用根據(jù)各種實施例的半導體器件和/或電源驅(qū)動電路的系統(tǒng)的框圖，且其總體而言用附圖標記1000表示。系統(tǒng)1000可以包括一個或更多個處理器(即，處理器)或例如但不局限于中央處理單元(CPU) 1100。處理器(即CPU) 1100可以單獨使用或與其他處理器(即CPU)組合使用。雖然將主要以單數(shù)來提及處理器(即CPU)1100，但本領域技術人員將理解，可以實施具有任意數(shù)目的物理或邏輯處理器(即CPU)的系統(tǒng)1000。
[0074]芯片組1150可以可操作地耦接到CPU1100。芯片組1150是用于處理器(即CPU) 1100與系統(tǒng)1000的其他部件之間的信號的通信路徑。所述系統(tǒng)1000的其他部件可以包括:存儲器控制器1200、輸入/輸出(I/O)總線1250以及盤驅(qū)動器控制器1300。根據(jù)系統(tǒng)1000的配置，多個不同信號中的任意一個都可以通過芯片組1150來傳送，且本領域技術人員將理解，可以在不改變系統(tǒng)1000的底層性質(zhì)的情況下容易地調(diào)節(jié)信號在系統(tǒng)1000內(nèi)的路線。
[0075]如上所述，存儲器控制器1200可以可操作地耦接到芯片組1150。存儲器控制器1200可以包括至少一個如以上參照圖1到圖4所討論的半導體器件和/或電源驅(qū)動電路。因此，存儲器控制器1200可以通過芯片組1150來接收從處理器(即CPU) 1100提供的請求。在可選實施例中，存儲器控制器1200可以被集成在芯片組1150中。存儲器控制器1200可以可操作地耦接到一個或更多個存儲器件1350。在一個實施例中，存儲器件1350可以包括至少一個以上關聯(lián)圖1到圖4所討論的半導體器件和/或電源驅(qū)動電路。存儲器件1350可以包括用于限定多個存儲單元的多個字線和多個位線。存儲器件1350可以是多個工業(yè)標準存儲器類型中的任意一種，所述工業(yè)標準存儲器類型包括但不局限于:單列直插存儲模塊(SIMM)和雙列直插存儲模塊(DIMM)。而且，存儲器件1350可以通過儲存指令和數(shù)據(jù)來輔助外部數(shù)據(jù)儲存設備的安全移除。
[0076]芯片組1150也可以耦接到I/O總線1250。I/O總線1250可以充當信號從芯片組1150到I/O設備1410、1420和1430的通信路徑。I/O設備1410、1420和1430可以例如包括但不局限于:鼠標1410、視頻顯示器1420或鍵盤1430。I/O總線1250可以使用多個通信協(xié)議中的任意一種來與I/O設備1410、1420和1430通信。而且，I/O總線1250可以被集成在芯片組1150中。
[0077]盤驅(qū)動器控制器1300可以可操作地耦接到芯片組1150。盤驅(qū)動器控制器1300可以充當芯片組1150與一個內(nèi)部盤驅(qū)動器1450或多于一個的內(nèi)部盤驅(qū)動器1450之間的通信路徑。內(nèi)部盤驅(qū)動器1450可以通過儲存指令和數(shù)據(jù)來輔助外部數(shù)據(jù)儲存設備的斷開。盤驅(qū)動器控制器1300和內(nèi)部盤驅(qū)動器1450可以使用幾乎任意類型的通信協(xié)議來彼此通信或與芯片組1150通信，所述通信協(xié)議例如包括但不局限于以上提到的關于I/O總線1250的所有通信協(xié)議。
[0078]重要的是要注意，以上關聯(lián)圖5描述的系統(tǒng)1000僅僅是使用如以上關聯(lián)圖1到圖4所討論的半導體器件和/或電源驅(qū)動電路的系統(tǒng)1000的一個示例。在諸如蜂窩電話或數(shù)字攝像機的可選實施例中，所述部件可能與圖5中圖示的實施例中的部件不同。
[0079]本領域技術人員將理解，在不脫離本描述中的精神和基本特性的情況下，可以以其他特定的方式來實施實施例。因此，以上的實施例要被解釋為在各方面都是說明性的而非限制性的。在所附權利要求書的意思與等價范圍之內(nèi)出現(xiàn)的所有改變都將被包括于其中。此外，對于本領域技術人員明顯的是，在所附權利要求書中未明確地彼此引用的權利要求可以組合為實施例來呈現(xiàn)或作為新的權利要求而被包括在申請書被提交之后的修改中。
[0080]盡管已經(jīng)描述了與本描述一致的多個說明性的實施例，本領域技術人員將理解，本領域技術人員可以設計出將落于本公開的原則的精神和范圍之內(nèi)的大量其他的變型和實施例。具體地，在本公開、附圖和所附權利要求書的范圍之內(nèi)的部件部分和/或配置中的大量的變化和變型是可能的。對于本領域技術人員，除了部件部分和/或配置中的變化和變型，可替代用途也將是明顯的。
[0081]通過以上的描述可以看出，本發(fā)明實施例還提供了以下的技術方案:
[0082]技術方案1.一種電源驅(qū)動電路，包括:
[0083]電壓發(fā)生單元，被配置為產(chǎn)生釋放控制信號和輸出電壓；
[0084]釋放控制器，被配置為在標志信號的激活區(qū)段期間響應于釋放控制信號來使能釋放信號；
[0085]上拉驅(qū)動單元，被配置為響應于釋放控制信號來增大輸出電壓的電平；以及
[0086]釋放驅(qū)動單元，被配置為響應于釋放信號來使輸出電壓的電平同步。
[0087]技術方案2.根據(jù)技術方案I所述的電壓驅(qū)動電路，其中電壓發(fā)生單元包括:
[0088]比較器，被配置為當偏置電壓被激活時比較輸入信號的電壓與分配電壓；
[0089]偏置單元，被配置為向比較器提供偏置電壓；
[0090]驅(qū)動單元，被配置為驅(qū)動比較器的輸出信號；
[0091]延遲單元，被配置為通過延遲驅(qū)動單元的輸出信號來控制上拉驅(qū)動單元的操作，以及通過將驅(qū)動單元的輸出信號延遲預定時間來輸出釋放控制信號；以及
[0092]電壓分配單元，被配置為分配輸出電壓，以及輸出分配電壓。
[0093]技術方案3.根據(jù)技術方案2所述的電源驅(qū)動電路，其中，電壓分配單元輸出具有一半輸出電壓的電壓電平的分配電壓。
[0094]技術方案4.根據(jù)技術方案I所述的電源驅(qū)動電路，其中釋放控制器包括:
[0095]鎖存單元，被配置為鎖存標志信號；以及
[0096]組合單元，被配置為將鎖存單元的輸出信號與釋放控制信號組合，以及輸出釋放信號。
[0097]技術方案5.根據(jù)技術方案4所述的電源驅(qū)動電路，其中，當標志信號處于高電平時，鎖存單元將低電平信號輸出至組合單元。
[0098]技術方案6.根據(jù)技術方案4所述的電源驅(qū)動電路，其中鎖存單元包括:
[0099]第一反相器，被配置為反相標志信號；以及
[0100]PMOS晶體管，親接在電源電壓輸入端子與標志信號的輸入端子之間，PMOS晶體管被配置為經(jīng)由柵極端子接收第一反相器的輸出信號。
[0101]技術方案7.根據(jù)技術方案4所述的電源驅(qū)動電路，其中當標志信號處于高電平且釋放控制信號處于高電平時，組合單元將釋放信號激活至高電平。
[0102]技術方案8.根據(jù)技術方案4所述的電源驅(qū)動電路，其中組合單元包括:
[0103]第二反相器，被配置為反相鎖存單元的輸出信號；
[0104]與非門，被配置為在釋放控制信號與第二反相器的輸出信號之間執(zhí)行與非操作；以及
[0105]第三反相器，被配置為反相與非門的輸出信號，以及輸出釋放信號。
[0106]技術方案9.根據(jù)技術方案I所述的電源驅(qū)動電路，其中上拉驅(qū)動單元包括:
[0107]PMOS晶體管，被配置為響應于電壓發(fā)生單元的輸出信號來將電源電壓施加到輸出電壓的輸出端子。
[0108]技術方案10.根據(jù)技術方案I所述的電源驅(qū)動電路，其中釋放驅(qū)動單元包括:
[0109]NMOS晶體管，被配置為響應于釋放信號來將接地電壓施加到輸出電壓的輸出端子。
[0110]技術方案11.根據(jù)技術方案I所述的電源驅(qū)動電路，還包括:
[0111]標志信號發(fā)生單元，被配置為響應于第一驅(qū)動信號和第二驅(qū)動信號來產(chǎn)生標志信號。
[0112]技術方案12.根據(jù)技術方案11所述的電源驅(qū)動電路，其中，第一驅(qū)動信號是用于將電源電壓供應至位線感測放大器BLSA的第一電源線的控制信號。
[0113]技術方案13.根據(jù)技術方案11所述的電源驅(qū)動電路，
[0114]其中，第二驅(qū)動信號是用于將輸出電壓供應至位線感測放大器BLSA的第二電源線的控制信號，以及
[0115]其中，輸出電壓是核電壓。
[0116]技術方案14.根據(jù)技術方案11所述的電源驅(qū)動電路，其中，標志信號發(fā)生單元在預定時段期間激活標志信號，所述預定時段從與當?shù)谝或?qū)動信號被去激活且第二驅(qū)動信號被激活時對應的特定時間開始。
[0117]技術方案15.根據(jù)技術方案11所述的電源驅(qū)動電路，
[0118]其中，第一驅(qū)動信號在位線感測放大器BLSA的過驅(qū)動操作區(qū)段期間被激活，
[0119]其中，第二驅(qū)動信號在位線感測放大器BLSA的正常操作區(qū)段期間被激活。
[0120]技術方案16.根據(jù)技術方案I所述的電源驅(qū)動電路，還包括:
[0121]標志信號發(fā)生單元，被配置為響應于系統(tǒng)溫度來產(chǎn)生標志信號。
[0122]技術方案17.根據(jù)技術方案I所述的電源驅(qū)動電路，其中，標志信號在預定時段期間被激活，所述預定時段從與當?shù)谝浑娫辞袚Q至第二電源時對應的特定時間開始。
[0123]技術方案18.—種半導體器件，包括:
[0124]電源驅(qū)動電路，被配置為響應于電源電壓電平來產(chǎn)生核電壓，以及響應于在標志信號的激活時間期間激活的釋放信號使核電壓同步；
[0125]電源線驅(qū)動單元，被配置為響應于驅(qū)動信號來將電源電壓或核電壓選擇性地供應至第一電源線，以及將接地電壓供應至第二電源線；以及
[0126]位線感測放大器，耦接至第一電源線和第二電源線，以及位線感測放大器被配置為放大從位線接收的單元數(shù)據(jù)。
[0127]技術方案19.根據(jù)技術方案18所述的半導體器件，其中電源驅(qū)動電路包括:
[0128]電壓發(fā)生單元，被配置為產(chǎn)生釋放控制信號和核電壓；
[0129]釋放控制器，被配置為在標志信號的激活區(qū)段期間響應于釋放控制信號來使能釋放信號；
[0130]上拉驅(qū)動單元，被配置為響應于釋放控制信號來增大核電壓的電平；以及
[0131]釋放驅(qū)動單元，被配置為響應于釋放信號來使核電壓的電平同步。
[0132]技術方案20.根據(jù)技術方案18所述的半導體器件，其中電源驅(qū)動電路還包括:
[0133]標志信號發(fā)生單元，被配置為響應于用于控制過驅(qū)動操作的第一驅(qū)動信號和用于控制正常操作的第二驅(qū)動信號來產(chǎn)生標志信號。
[0134]附圖標記
[0135]10:電源線驅(qū)動單元
【主權項】
1.一種電源驅(qū)動電路，包括:電壓發(fā)生單元，被配置為產(chǎn)生釋放控制信號和輸出電壓；釋放控制器，被配置為在標志信號的激活區(qū)段期間響應于釋放控制信號來使能釋放信 號；上拉驅(qū)動單元，被配置為響應于釋放控制信號來增大輸出電壓的電平；以及 釋放驅(qū)動單元，被配置為響應于釋放信號來使輸出電壓的電平同步。2.根據(jù)權利要求1所述的電壓驅(qū)動電路，其中電壓發(fā)生單元包括:比較器，被配置為當偏置電壓被激活時比較輸入信號的電壓與分配電壓；偏置單元，被配置為向比較器提供偏置電壓；驅(qū)動單元，被配置為驅(qū)動比較器的輸出信號；延遲單元，被配置為通過延遲驅(qū)動單元的輸出信號來控制上拉驅(qū)動單元的操作，以及 通過將驅(qū)動單元的輸出信號延遲預定時間來輸出釋放控制信號；以及 電壓分配單元，被配置為分配輸出電壓，以及輸出分配電壓。3.根據(jù)權利要求2所述的電源驅(qū)動電路，其中，電壓分配單元輸出具有一半輸出電壓 的電壓電平的分配電壓。4.根據(jù)權利要求1所述的電源驅(qū)動電路，其中釋放控制器包括:鎖存單元，被配置為鎖存標志信號；以及組合單元，被配置為將鎖存單元的輸出信號與釋放控制信號組合，以及輸出釋放信號。5.根據(jù)權利要求4所述的電源驅(qū)動電路，其中，當標志信號處于高電平時，鎖存單元將 低電平信號輸出至組合單元。6.根據(jù)權利要求4所述的電源驅(qū)動電路，其中鎖存單元包括:第一反相器，被配置為反相標志信號；以及PMOS晶體管，耦接在電源電壓輸入端子與標志信號的輸入端子之間，PMOS晶體管被配 置為經(jīng)由柵極端子接收第一反相器的輸出信號。7.根據(jù)權利要求4所述的電源驅(qū)動電路，其中當標志信號處于高電平且釋放控制信號 處于高電平時，組合單元將釋放信號激活至高電平。8.根據(jù)權利要求4所述的電源驅(qū)動電路，其中組合單元包括:第二反相器，被配置為反相鎖存單元的輸出信號；與非門，被配置為在釋放控制信號與第二反相器的輸出信號之間執(zhí)行與非操作；以及 第三反相器，被配置為反相與非門的輸出信號，以及輸出釋放信號。9.根據(jù)權利要求1所述的電源驅(qū)動電路，其中上拉驅(qū)動單元包括:PMOS晶體管，被配置為響應于電壓發(fā)生單元的輸出信號來將電源電壓施加到輸出電壓 的輸出端子。10.—種半導體器件，包括:電源驅(qū)動電路，被配置為響應于電源電壓電平來產(chǎn)生核電壓，以及響應于在標志信號 的激活時間期間激活的釋放信號使核電壓同步；電源線驅(qū)動單元，被配置為響應于驅(qū)動信號來將電源電壓或核電壓選擇性地供應至第 一電源線，以及將接地電壓供應至第二電源線；以及位線感測放大器，耦接至第一電源線和第二電源線，以及位線感測放大器被配置為放大從位線接收的單元數(shù)據(jù)。
【文檔編號】G11C5/14GK106024043SQ201510509417
【公開日】2016年10月12日
【申請日】2015年8月13日
【發(fā)明人】張文*
【申請人】愛思開海力士有限公司