專利名稱：疊層電容器存儲單元及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件的制造，更詳細地說，涉及這樣一種器件，該器件利用在半導(dǎo)體芯片的頂部表面上的多個疊層來形成一個電容器，該電容器在該半導(dǎo)體芯片內(nèi)將以串聯(lián)方式連接到延伸到該半導(dǎo)體芯片的頂部表面上的一個區(qū)域上。
目前，許多半導(dǎo)體集成電路裝置包括電容器作為電路元件。這種集成電路裝置的典型的例子是動態(tài)隨機存取存儲器(DRAM)，它利用電容器作為存儲單元，作為與由金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)提供的開關(guān)串聯(lián)的存儲元件。在半導(dǎo)體芯片中以密度大的陣列形成這種存儲單元。在一種流行的DRAM的形態(tài)中，將該存儲單元的存儲電容器形成為在硅芯片的頂部表面上的多個疊層，該開關(guān)是在鄰近于其頂部表面的芯片內(nèi)的MOSFET。該電容器疊層的下極板起到該電容器的存儲節(jié)點的作用，該晶體管的源/漏區(qū)起到該開關(guān)的存儲節(jié)點的作用，較為理想的是，通過盡可能低的電阻將這兩個存儲節(jié)點連接在一起。為了達到這個目的，一般對該電容器進行對準，使其存儲節(jié)點處在該晶體管的源/漏區(qū)之上，使用一般由高摻雜的多晶硅構(gòu)成的導(dǎo)電性栓(plug)來互連該電容器的下極板(電極)與該晶體管的源/漏區(qū)。
在這樣一種結(jié)構(gòu)中，一般需要在高溫下且在包含氧的氣氛中進行這些層的淀積以形成電容器疊層，該疊層一般包括一對高導(dǎo)電率的金屬層、諸如鉑，和一個高介電常數(shù)的材料的中間層、諸如鋇鍶鈦酸鹽。不幸的是，在這樣的情況下，存在下述的趨勢即，電容器的底板，一般是鉑或其它類似的金屬的電極，諸如銥、鈀、釕或銀，與用作接點的導(dǎo)電性多晶硅栓發(fā)生反應(yīng)，導(dǎo)致對于該接點的性質(zhì)的不希望有的結(jié)果。為了避免該反應(yīng)，通常在該摻雜多晶硅栓與該電極之間插入一種諸如氮化鈦或氮化鉭的擴散阻擋層。但是，該擴散阻擋層對該兩個存儲節(jié)點之間的連接增加了不希望有的電阻。該電阻使信噪比惡化，從而減少總的成品率，增加成本。
本發(fā)明探索解決該問題。
本發(fā)明通過變更形成該晶體管的源/漏區(qū)與該電容器的底板之間的連接的工藝，從而不需要在電容器電極與摻雜多晶硅的導(dǎo)電性栓之間的擴散阻擋層來解決該問題。一個變更是在形成導(dǎo)電性多晶硅栓之前基本上完全形成該電容器疊層，這樣，就不需要任何在包含氧的氣氛中進一步加熱到高溫的處理，該處理可能會影響鉑與硅之間的界面。結(jié)果，就不需要在電容器電極與多晶硅栓之間的擴散阻擋層。另外，作為另一個變更，該電容器的底部電極部分地不與該多晶硅栓對準。該不對準便于在該多晶硅栓與該電容器的鉑底部電極之間提供無阻擋層的連接。
從一種方法的方面來看，本發(fā)明是一種制造半導(dǎo)體器件的方法。該方法包括下述步驟準備一個硅襯底，在該硅襯底的頂部表面上以互相隔開的方式設(shè)置了多個摻雜硅區(qū)，分離的疊層電容器將串聯(lián)地連接到該硅區(qū)的每一個上；在所述頂部表面上形成介質(zhì)性的第1層；在所述介質(zhì)性的層中對于所述多個摻雜硅區(qū)的每一個由一個導(dǎo)電性的第2層的一部分形成分離的導(dǎo)電性栓，該栓穿過所述層垂直地延伸，以便與所述硅區(qū)的一個接觸；在所得到的疊層的頂部表面上形成介質(zhì)性的第3層；在所得到的疊層的頂部表面上形成導(dǎo)電性的第4層；對該導(dǎo)電性的第4層進行圖形刻蝕，以便在所述介質(zhì)性的第3層上留下多個導(dǎo)電性的分段(segment)，每個導(dǎo)電性栓與一個分段對應(yīng)，該分段與該導(dǎo)電性栓以部分地偏移的方式對準，每個分段適合于起到疊層電容器的底部電極的作用；在所得到的包括導(dǎo)電性分段的疊層上形成一種材料的介質(zhì)性的第5層，該材料適合于起到作為被形成的疊層電容器的介質(zhì)的作用；在所得到的疊層上形成導(dǎo)電性的第6層；在所得到的疊層上形成平面化的介質(zhì)性的第7層；依次對第7、第6、第5和第3層進行圖形刻蝕，以便在該疊層中形成多個分離的開口，每一個開口露出不在該導(dǎo)電性的第4層的分段之下的導(dǎo)電性栓的頂部；以及在每個分離的開口中設(shè)置用于將每個導(dǎo)電性栓的該被露出的頂部有選擇地連接到該導(dǎo)電性的第4層的分離的分段上的導(dǎo)電性材料。
從裝置的方面來看，本發(fā)明是一種存儲單元，該存儲單元包括在半導(dǎo)體芯片中的晶體管和在該半導(dǎo)體芯片的頂部表面上的疊層電容器，其中，該疊層電容器的底部電極是一個與該晶體管的源/漏區(qū)進行低阻連接的金屬層，其特征在于所述連接沒有擴散阻擋層，所述連接是在該晶體管的源/漏區(qū)之上的導(dǎo)電性栓與該電容器的金屬底部電極之間進行的，該電容器的底部電極與該導(dǎo)電性栓部分地偏移。較為理想的是，該金屬電極由鉑構(gòu)成，該導(dǎo)電性栓由摻雜多晶硅構(gòu)成，該電容器介質(zhì)由諸如鋇鍶鈦酸鹽的、具有高的介電常數(shù)的材料構(gòu)成。
通過下述的結(jié)合附圖的更詳細的描述，將能更好地了解本發(fā)明。


圖1-9說明了在多晶硅栓與疊層電容器的底部電極之間的連接的形成過程，按照本發(fā)明，該底部電極只是與該多晶硅栓部分地對準。
應(yīng)該指出，這些附圖不是按比例畫的。
現(xiàn)在，參照附圖，圖1示出硅片(襯底)10的一部分，該硅片10最終將被切成多個硅芯片，每個芯片包括多個以陣列狀排列以形成DRAM的存儲單元。所示出的部分將是一個這樣芯片的部分，該部分在其頂部表面11上包括一系列的多晶硅栓12，每個栓被摻雜成高導(dǎo)電性的。對每個栓12進行定位，以便穿過在該硅芯片的頂部表面上延伸的氧化硅層14中的開口，并朝下延伸及形成至該芯片中的硅晶體管的源/漏區(qū)13的低阻連接。該區(qū)域1 3起到存儲單元的存儲節(jié)點的作用。一般來說，沿該芯片的頂部表面也有其它的起到晶體管的源/漏區(qū)的作用的n型摻雜區(qū)(未示出)。絕緣層16，一般也是氧化硅，在層14的頂部表面上延伸。
有各種不同的形成所示出的這種結(jié)構(gòu)的方法。一般來說，在鄰近于頂部表面11的硅芯片10中，首先以任何合適的方式形成包括源/漏區(qū)13的N-MOSFET，之后，用第1氧化硅層14覆蓋該頂部表面11。然后，一般利用各向異性反應(yīng)離子刻蝕(RIE)，在該氧化硅層14中形成帶有基本上垂直的側(cè)壁的開口，該開口的中心在每個源/漏區(qū)13之上。然后，在該層14的表面上淀積摻雜多晶硅作為第2層，以便用該栓12充填其開口。為了保證完全的充填，一般在實踐中是采用過充填(overfill)法，在此之后，對頂部表面進行平面化處理，一般是采用化學機械拋光(CMP)法。在被淀積的多晶硅層的平面化之后，多晶硅栓12只留在該開口中，并如圖1中所示，與層14一起共用共同的表面17。
然后，依次在表面17上淀積一般是氮化硅的介質(zhì)性的第3層16、第4導(dǎo)體層18，該層18較為理想的是鉑，鉑適合于作為將來的疊層電容器的底板，以形成如圖2中示出的疊層結(jié)構(gòu)。
然后，對該鉑層18進行圖形刻蝕，將該層分成各個分段20，如圖3中所示，每個電容器與一個分段對應(yīng)。該分段20彼此隔開，每個分段以偏移的方式與栓對準，以便與不同的多晶硅栓12的一部分交疊。每個分段20將起到疊層電容器的底部電極的作用。鉑層18的刻蝕，該刻蝕將鉑層18分成多個分段20，中止于介質(zhì)性的層16。
其次，如圖3中所示，在所得到的疊層結(jié)構(gòu)的頂部表面上淀積第5層22，該層的材料具有高的介電常數(shù)，諸如鋇鍶鈦酸鹽。該淀積一般是在富氧的氣氛中在高溫下進行的，現(xiàn)在該淀積幾乎不影響多晶硅栓12，這是因為，該多晶硅栓12基本上被封在保護性的氮化硅內(nèi)而不與鉑接觸。所淀積的該層22的厚度應(yīng)適合于其作為電容器介質(zhì)的作用。
現(xiàn)在，在介質(zhì)性的層22上淀積第6金屬層24，該層適合于用作該電容器的頂部電極，該金屬較為理想的是鉑。下述的金屬，銥、鈀、釕或銀，也是可行的。
然后，在所得到的結(jié)構(gòu)的頂部表面上淀積介質(zhì)性的第7層25，諸如能以較低的溫度淀積的TEOS或硅化玻璃，在此之后，對該頂部表面26進行平面化處理，以得到在圖4中示出的結(jié)構(gòu)。
然后，在介質(zhì)層25中形成分離的開口27，如圖5中所示，該開口27基本上與栓12對準。此時，每個開口27中止于導(dǎo)電性的第6層24的頂部。
其次，如圖6中所示，進行附加的刻蝕，以除去在每個開口27中的金屬層24的部分。
接著，如圖7中所示，在該開口27的側(cè)壁上淀積介質(zhì)襯墊層28，該層一般由氧化硅或氮化硅構(gòu)成。層28將在以后起到防止電容器的電短路的作用。
其次，如圖8中所示，從每個開口27的底部清除介質(zhì)層22和介質(zhì)層16，以露出摻雜多晶硅栓12的頂部的一部分。一般來說，適合于以已知的方式通過局部反應(yīng)離子刻蝕來進行該工藝。
現(xiàn)在，如圖9中所示，在每個已清除了的開口27中淀積導(dǎo)電性接點30，然后，進行回刻(etch back)以便在該開口的底部在底部電極18與摻雜多晶硅栓12之間提供低阻連接。該導(dǎo)電性接點30不應(yīng)與鄰接的電容器的上部電極層24接觸，襯墊28起到這個作用。用作該接點30的材料可以是任何能方便地被淀積和回刻的導(dǎo)電體，諸如摻雜多晶硅。
然后，如圖10中所示，用合適的頂蓋材料32，諸如TEOS或硅化玻璃，來充填開口27的剩下的部分。一般來說，比較容易進行過充填，然后對該表面進行平面化處理，使之達到頂蓋層25。
所描述的工藝的特征在于，通過以后在該工藝中和在淀積需要高溫氧氣氛的諸如鋇鍶鈦酸鹽的高介電常數(shù)的材料的層22之后形成該界面，避免了在底部電極18與多晶硅栓12之間的界面暴露于高溫氧氣氛中。因此，不需要以前用于限制不需要的在多晶硅栓與被選擇的金屬、較為理想的是鉑之間的擴散的擴散阻擋層。
再者，每個疊層電容器的底部電極18相對于多晶硅栓12在對準方面的部分偏移提供了寬的工藝容限，容易保證每個底部電容器電極只接觸單一的栓。
應(yīng)了解，所描述的特定的工藝是本發(fā)明的一般的原則的說明，在不偏離本發(fā)明的精神和范圍內(nèi)，可在所描述的工藝中進行各種修正。特別是，用不同的材料來替代在說明性的實施例中提到的那些材料應(yīng)是可行的。例如，可用其它的介質(zhì)，諸如鈦酸鋇、鉛鋯鈦酸鹽、或鍶鉍鉭酸鹽，來代替鋇鍶鈦酸鹽，可用其它的金屬，諸如銥、鈀、釕或銀，來代替鉑。也可使用不同于摻雜多晶硅的導(dǎo)電體，諸如鎢、鋁或氮化鈦，來作為導(dǎo)電性栓。
權(quán)利要求
1.一種制造半導(dǎo)體器件的方法，其特征在于，包括下述步驟準備一個硅襯底，在該硅襯底的頂部表面上以互相隔開的方式設(shè)置了多個摻雜硅區(qū)，分離的疊層電容器將串聯(lián)地連接到該硅區(qū)的每一個上；在所述頂部表面上形成介質(zhì)性的第1層；在所述介質(zhì)性的層中對于所述多個摻雜硅區(qū)的每一個由一個導(dǎo)電性的第2層的一部分形成分離的導(dǎo)電性栓，該栓穿過所述層垂直地延伸，以便與所述硅區(qū)的一個接觸；在所得到的疊層的頂部表面上形成介質(zhì)性的第3層；在所得到的疊層的頂部表面上形成導(dǎo)電性的第4層；對該導(dǎo)電性的第4層進行圖形刻蝕，以便在所述介質(zhì)性的第3層上留下多個導(dǎo)電性的分段，每個導(dǎo)電性栓與一個分段對應(yīng)，該分段與該導(dǎo)電性栓以部分地偏移的方式對準，每個分段適合于起到疊層電容器的底部電極的作用；在所得到的包括導(dǎo)電性分段的疊層上形成一種材料的介質(zhì)性的第5層，該材料適合于起到作為被形成的疊層電容器的介質(zhì)的作用；在所得到的疊層上形成導(dǎo)電性的第6層；在所得到的疊層上形成平面化的介質(zhì)性的第7層；依次對第7、第6、第5和第3層進行圖形刻蝕，以便在該疊層中形成多個分離的開口，每一個開口露出不在該導(dǎo)電性的第4層的分段之下的導(dǎo)電性栓的頂部；以及在每個分離的開口中設(shè)置用于將每個導(dǎo)電性栓的該被露出的頂部有選擇地連接到該導(dǎo)電性的第4層的分離的分段上的導(dǎo)電性材料。
2.如權(quán)利要求1中所述的方法，其特征在于第7、第6、第5和第3層的圖形刻蝕依次包括首先對第7層進行圖形刻蝕，然后對第6層進行圖形刻蝕，然后在已圖形刻蝕了的開口的側(cè)壁內(nèi)設(shè)置介質(zhì)襯墊，然后對第5和第3層進行圖形刻蝕。
3.如權(quán)利要求1中所述的方法，其特征在于在介質(zhì)性的第1層中形成導(dǎo)電性栓包括淀積導(dǎo)電性材料，以便對該介質(zhì)性的第1層中的開口進行過充填(overfill)，然后對該表面進行平面化處理。
4.如權(quán)利要求3中所述的方法，其特征在于該導(dǎo)電性栓由摻雜多晶硅構(gòu)成。
5.如權(quán)利要求3中所述的方法，其特征在于從包括摻雜多晶硅、鎢、鋁和氮化鈦的導(dǎo)電體的一組中選擇該導(dǎo)電性栓。
6.如權(quán)利要求3中所述的方法，其特征在于該導(dǎo)電性的第4層由鉑構(gòu)成。
7.如權(quán)利要求3中所述的方法，其特征在于從包括鉑、銥、鈀、釕或銀的導(dǎo)電體的一組中選擇該導(dǎo)電性的第4層。
8.如權(quán)利要求3中所述的方法，其特征在于該介質(zhì)性的第5層由鋇鍶鈦酸鹽構(gòu)成。
9.如權(quán)利要求3中所述的方法，其特征在于從包括鋇鍶鈦酸鹽、鉛鋯鈦酸鹽、鍶鉍鉭酸鹽、或鈦酸鋇的一組中選擇該介質(zhì)性的第5層。
10.如權(quán)利要求6中所述的方法，其特征在于在每個分離的開口中設(shè)置的用于將每個導(dǎo)電性栓的頂部連接到該導(dǎo)電性的第第4層的分離的分段上的導(dǎo)電性材料由摻雜多晶硅構(gòu)成。
11.如權(quán)利要求2中所述的方法，其特征在于該導(dǎo)電性的第4層由鉑構(gòu)成，該介質(zhì)性的第5層由鋇鍶鈦酸鹽構(gòu)成。
12.一種存儲單元，包括在半導(dǎo)體芯片中的晶體管和在該半導(dǎo)體芯片的頂部表面上的疊層電容器，其中，該疊層電容器的底部電極是一個與該晶體管的源/漏區(qū)進行低阻連接的金屬層，其特征在于所述連接沒有擴散阻擋層，所述連接是在該晶體管的源/漏區(qū)之上的導(dǎo)電性栓與該電容器的金屬底部電極之間進行的，該電容器的底部電極與該導(dǎo)電性栓部分地偏移。
13.如權(quán)利要求12中所述的存儲單元，其特征在于該電容器的底部電容器電極由鉑構(gòu)成，該電容器的介質(zhì)層由鋇鍶鈦酸鹽構(gòu)成，以及該導(dǎo)電性栓由摻雜多晶硅構(gòu)成。
全文摘要
一種由MOSFET及疊層電容器構(gòu)成的DRAM存儲單元結(jié)構(gòu)和一種形成該結(jié)構(gòu)的方法便于進行在該晶體管的源/漏區(qū)與該電容器的下電極之間的低阻接觸。該方法在其優(yōu)選實施例中使用鉑作為該電容器的底部電極而不需要在鉑與用于接觸該MOSFET的摻雜多晶硅栓之間的擴散阻擋層。為了達到該目的,該接點的形成是在淀積諸如鋇鍶鈦酸鹽的用于形成該電容器的介質(zhì)的高介電常數(shù)的材料之后。該電容器的底部電極相對于該多晶硅栓部分地偏移。
文檔編號H01L21/768GK1272687SQ0010481
公開日2000年11月8日 申請日期2000年3月27日 優(yōu)先權(quán)日1999年3月26日
發(fā)明者J·聯(lián), G·昆克爾 申請人:因芬尼昂技術(shù)北美公司