專利名稱：具有mis過壓保護器的rc集成化半導體電路及其制造方法
技術領域：
本發(fā)明涉及一種集成化半導體電路及其制造方法，特別涉及一種電阻、電容及MIS(金屬絕緣體半導體器件)過壓保護器集成化半導體電路及其制造方法。
傳統(tǒng)的具有保護元件的RC電路通常由分離元件(discrete element)所構成，其缺點為生產(chǎn)成本高、電路布局面積大、測試時需要另外連線。且由于元件間的空隙大而影響其操作速度。隨著半導體集成電路的發(fā)展，目前的趨勢是將具有保護元件的RC電路集成化，以克服上述的缺點。
美國專利5355014中揭示一個相關的公知技術，具有發(fā)明名稱為“Semiconductor Device with Integrated RC Network and Schottky Diode”。

圖1表示其電路，其中31、32、33分別為肖特基二極管(Schottky diode)、電阻及電容，且電阻和電容串聯(lián)，然后再與肖特基二極管并聯(lián)。肖特基二極管31的陰極連接于輸入端及電阻32的第一端，其陽極接地；電容33的第一端連接在電阻32的第二端，其第二端接地。此電路采用肖特基二極管來保護電容和電阻，以提供排放大電流的路徑，從而抑制過壓或靜電放電(ESD)對于RC電路所造成的損壞。
圖2為圖1的電路所對應的半導體裝置的剖面圖，其采用半導體技術，在一半導體襯底上分別形成肖特基二極管區(qū)域31、電阻區(qū)域32、電容區(qū)域33及三者之間的配線。
此種具有肖特基二極管的RC集成化電路克服了分離元件電路的上述問題。然而，參照圖2，由于肖特基二極管的結構復雜，相應的制造過程過于繁雜，須采用淀積、離子注入甚至多重內連接等工藝，故生產(chǎn)成本非常高。
有鑒于此，本發(fā)明的主要目的在于提供一種采用MIS過壓保護器作為保護元件的集成化RC電路及其制造方法，其最大的優(yōu)點在于制造簡單，且藉由多個MIS元件的并聯(lián)，可提供更大的過壓或靜電放電防護力。
根據(jù)半導體元件理論，若MIS元件的絕緣層很薄(小于10A)時，其結構類似于肖特基二極管。故若采用恰當?shù)牟牧喜⑦m當?shù)乜刂芃IS元件的絕緣層厚度，則制成的MIS元件同樣可作為保護元件。與肖特基二極管相比較，MIS過壓保護器的半導體制造更簡單，至少可比肖特基二極管的半導體制造省去四道光刻；且可視需要要吸收的電流范圍來增加MIS元件的數(shù)量。故采用MIS過壓保護器可吸收更大的電流，故提供更有效的保護。
根據(jù)本發(fā)明的目的，提供一種具有MIS過壓保護器的RC集成化半導體電路，該電路是在一半導體襯底上分別由電阻區(qū)域；電容區(qū)域，包含介質層、上/下電極區(qū)域；MIS結構包含隔離層、半導體層及金屬導電區(qū)域；一輸入/輸出電極連接區(qū)及上述電阻、電容及MIS結構之間的配線構成。由一個或多個MIS并聯(lián)形成的過壓保護器與電容并聯(lián)，然后再與上述電阻串聯(lián)，電阻的另一端連接在輸入端。
根據(jù)本發(fā)明的另一目的，提供一種制造具有MIS過壓保護器的RC集成化半導體電路的方法，包括以下步驟形成一襯底；被覆一絕緣薄膜于該襯底的整個表面上，由光刻和選擇性蝕刻，形成一絕緣層于該襯底表面上的對應電阻及輸入/輸出電極的區(qū)域，用以避免該電阻及該輸入/輸出電極連接區(qū)域與上述襯底導通；形成一介質層于整個表面上且覆蓋上述絕緣層，用以作為該電容的介質材料；通過光刻和選擇性蝕刻，形成該MIS結構；被覆一薄的隔離層于整個表面上且覆蓋于所述介質層之上，用以作為該MIS結構的隔離薄膜；被覆一電阻層在整個表面上且覆蓋于所述隔離層之上，用以形成該電阻；被覆一阻擋層于整個表面上且覆蓋所述電阻層之上，以防止此電阻層和其他薄層相互作用；被覆第一導電層于整個表面上且覆蓋所述阻擋層之上，且通過光刻和選擇性蝕刻在此導電層中形成該電阻的二個電極、該MIS結構的金屬層、該電容的電極板及輸入/輸出電極連接區(qū)，且形成該電阻、該電容及該MIS結構之間所需的配線；通過光刻和選擇性蝕刻，在欲形成電阻的區(qū)域，去除在所述電阻層上方的阻擋層和第一導電層，以形成該電阻；形成第二導電層在所述襯底的整個下表面，作為該電容的下電極層。
本發(fā)明的上述及其他目的、優(yōu)點和特色由以下較佳實施例的詳細說明中并參考附圖則可更加明白，其中圖1表示公知的具有肖特基二極管的RC電路；圖2為圖1電路所對應的半導體裝置的縱剖面圖3為本明的制造流程圖；圖4(a)表示根據(jù)本發(fā)明的以MIS過壓保護器來保護電容的RC電路的較佳實施例；圖4(b)為應用圖4(a)的電路的一實際電路；圖5為圖4(b)的電路所對應的半導體裝置的橫向剖面圖；圖6為沿圖5的AA線的縱向剖面圖。
參考附圖，本發(fā)明的較佳實施例將在下面詳細說明。
圖4(a)表示根據(jù)本發(fā)明的RC電路的較佳實施例，其中由MIS過壓保護器11來保護電容13，此MIS過壓保護器11與電容13并聯(lián)，再與電阻12串聯(lián)。圖4(b)為應用圖4(a)的電路的一實際電路，此RC電路包含8個分支電路，可視需要選擇相應的輸入/輸出端。
圖5為圖4(b)的電路所對應的半導體裝置的橫向剖面圖。圖6為沿圖5的AA線的縱向剖面圖。如圖6所示，半導體襯底10上主要包含MIS過壓保護器51、電阻52與電容53等。以下參考圖3說明制成該芯片的過程、材料等等。
采用N型硅芯片作為襯底10的材料，在整個表面上，以濺鍍、蒸鍍或CVD方式被覆一層厚度約為1～2μm的絕緣薄膜，此絕緣薄膜主要用于避免電阻區(qū)域及輸入/輸出電極連接區(qū)與基材導通。接著，經(jīng)由光刻(photolithography)技術，蝕刻電阻區(qū)及輸入/輸出電極連接區(qū)以外的區(qū)域，以形成電阻區(qū)及輸入/輸出電極連接區(qū)的絕緣層110。
然后，在整個表面上，藉由濺鍍或蒸鍍或CVD方式被覆一層由Ta2O5或SiO2等金屬氧化物所構成的介質120，厚度約為300～2000A。接著，藉由光刻與蝕刻此介質層120，得到用于形成MIS過壓保護器所需的區(qū)域。
在整個表面上，藉由濺鍍、蒸鍍或CVD方式被覆MIS過壓保護器的隔離層130，此隔離層130很薄，約50～300A，其可由Ta2O5、ZnO或SiO2等金屬氧化物所構成。
然后，在整個表面上，藉由濺鍍、蒸鍍或CVD方式形成一層由TaN構成的電阻層140，其厚度約為500～2500A。然后，為了阻止電阻層140與位于其上的上層金屬導電層之間的相互作用，在電阻層140之上，藉由濺鍍、蒸鍍或CVD方式被覆厚度約為3000～5000A的擴散阻擋層(diffusionbarrier layer)150，此阻擋層150可由Ti或W構成。
進一步地，在整個表面上且在此阻擋層150之上，藉由濺鍍、蒸鍍或CVD方式形成一層厚度約為1～2μm之上層金屬導電層160，此上層金屬導電層160可由Al、Cu、Au或Ag等金屬構成。然后，通過光刻和選擇性蝕刻上層金屬導電層160，形成電阻的二個電極、MIS過壓保護器的金屬層、電容的上電極板及輸入/輸出電極連接區(qū)，且形成電阻、電容及MIS過壓保護器之間所需的配線。
接著，在用于形成電阻的區(qū)域，由光刻和選擇性蝕刻，去除在電阻層140之上的阻擋層150及上層金屬導電層160，以形成電阻。
最后，在硅襯底10的整個下表面，通過濺鍍、蒸鍍或CVD方式，形成一層由Al、Au或Ag等金屬構成的厚度約為2000～5000A的金屬層，作為下電極層170。
在上述實施例中，以每個RC分支電路具有一個MIS過壓保護器的例子作說明。然而，RC分支電路的個數(shù)、MIS過壓保護器的個數(shù)并不限于此，可以視需要來改變RC分支電路的個數(shù)；或視需要保護的電容的范圍，以并聯(lián)的方式在電路中增加MIS過壓保護器的數(shù)目。
在較佳實施例的詳細說明中所提出的具體的實施例僅為了易于說明本發(fā)明的技術內容，而并非將本發(fā)明狹義地限制于該實施例，在不超出本發(fā)明的精神及權利要求范圍的情況，可作種種變化實施。
權利要求
1.一種具有MIS過壓保護器的RC集成化半導體電路，包括一電阻，其第一端連接于輸入端；一電容，其第一端作為輸出端，連接于該電阻的第二端，其第二端接地；及一個或多個MIS并聯(lián)所形成的過壓保護器，此過壓保護器并聯(lián)于該電容，用于保護該電容，其特征在于所述電路是在半導體襯底上分別由一電阻區(qū)域；一電容區(qū)域，包含介質層及上/下電極區(qū)域；一MIS結構，包含隔離層、半導體層與金屬導電區(qū)域，提供過壓保護；一輸入/輸出電極連接區(qū)；及該電阻區(qū)域、該電容區(qū)域與該MIS結構之間的配線構成。
2.一種制造具有MIS過壓保護器的RC集成化半導體電路的方法，包括以下步驟形成一襯底；被覆一絕緣薄膜于該襯底的整個表面上，由光刻和選擇性蝕刻，形成一絕緣層于該襯底表面上的對應電阻及輸入/輸出電極的區(qū)域，用以避免該電阻及該輸入/輸出電極連接區(qū)域與上述襯底導通；形成一介質層于整個表面上且覆蓋上述絕緣層，用以作為該電容的介質材料；通過光刻和選擇性蝕刻，形成該MIS結構；被覆一薄的隔離層于整個表面上且覆蓋于所述介質層之上，用以作為該MIS結構的隔離薄膜；被覆一電阻層在整個表面上且覆蓋于所述隔離層之上，用以形成該電阻；被覆一阻擋層于整個表面上且覆蓋所述電阻層之上，以防止此電阻層和其他薄層相互作用；被覆第一導電層于整個表面上且覆蓋所述阻擋層之上，且通過光刻和選擇性蝕刻在此導電層中形成該電阻的二個電極、該MIS結構的金屬層、該電容的電極板及輸入/輸出電極連接區(qū)，且形成該電阻、該電容及該MIS結構之間所需的配線；通過光刻和選擇性蝕刻，在欲形成電阻的區(qū)域，去除在所述電阻層上方的阻擋層和第一導電層，以形成該電阻；形成第二導電層在所述襯底的整個下表面，作為該電容的下電極層。
3.如權利要求2的方法，其中是采用濺鍍、蒸鍍或CVD方法之一，依序地形成所述絕緣層、介質層、隔離層、電阻層、阻擋層、第一金屬導電層及第二電極層。
4.如權利要求3的方法，其中該MIS結構中的隔離層所采用的材料為Ta2O5、ZnO或SiO2。
5.如權利要求3的方法，其中所述電阻層由TaN構成。
6.如權利要求3的方法，其中所述襯底為具有高摻雜濃度的N型硅芯片。
全文摘要
一種具有MIS(Metal Insulator Semiconductor)過壓保護器的RC集成化半導體電器及其制造方法,所述電路是在半導體襯底上分別由電阻區(qū)域;電容區(qū)域;MIS結構;輸入/輸出電極連接區(qū)及該電阻區(qū)域,電容區(qū)域和該MIS結構之間的配線構成。其優(yōu)點是制程簡單,且MIS過壓保護器可以吸收更高的能量,以更有效地保護電路元件。
文檔編號H01L21/70GK1330406SQ0011866
公開日2002年1月9日 申請日期2000年6月20日 優(yōu)先權日2000年6月20日
發(fā)明者林珮芬, 陳俊杰 申請人:光頡科技股份有限公司