專利名稱：毫微疊層薄膜電路材料的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于形成包括電阻器和電容器在內(nèi)的電子電路的薄膜疊層結(jié)構(gòu)，并且還涉及這種結(jié)構(gòu)件的制造方法。
人們一直以來對印刷電路的微型化很興趣。在現(xiàn)在所使用的大部分印刷電路板中，電路的跡線是通過傳統(tǒng)的方法，特別是光致抗蝕劑技術(shù)進(jìn)行印制的。諸如電容器和電阻器等附件一般作為不連續(xù)的部件進(jìn)行配置，并將其通過手工或機(jī)械焊接在印刷電路板上。這些部件在印刷電路板上占據(jù)著“不動(dòng)產(chǎn)”，并且將其施放在電路板上是很困難或者是很昂貴的。
因此，在現(xiàn)已提出的各種結(jié)構(gòu)中，諸如電容器和/或電阻器等部件是通過電路化步驟(circuitization procedures)而與電路跡線配置一起形成的。這種結(jié)構(gòu)的例子可在US5079069,US5155655,US5161086,US5261153,US5347258和US5466892中發(fā)現(xiàn)，在這里將其作為參考資料引入。通常，將許多這樣的結(jié)構(gòu)與介電材料疊層在一起形成多層印刷電路板。
本發(fā)明涉及一種薄的，具有電容器和電阻器的呈電路化的疊層結(jié)構(gòu)的形成方法，以及由此形成的薄層電路化的疊層結(jié)構(gòu)。
本發(fā)明涉及毫微疊層結(jié)構(gòu)，它用于形成包括電容器和電阻器在內(nèi)的無源電子部件，本發(fā)明還涉及具有電容器和電阻器的呈電路化的疊層結(jié)構(gòu)。在其最簡單的形式中，本發(fā)明的疊層結(jié)構(gòu)包括一層電阻材料和一層介電材料。優(yōu)選疊層結(jié)構(gòu)包括與兩層或多層介電材料交替的三層或多層電阻材料為了形成電容器和電阻器，可以將這種疊層結(jié)構(gòu)進(jìn)行導(dǎo)電連接。


圖1是根據(jù)本發(fā)明電路化的一簡單疊層結(jié)構(gòu)的截面圖，該疊層結(jié)構(gòu)用于形成包括電容器和電阻器在內(nèi)的結(jié)構(gòu)。
圖2是根據(jù)本發(fā)明電路化的一更為復(fù)雜的疊層結(jié)構(gòu)的截面圖，該疊層結(jié)構(gòu)用于形成包括電容器和電阻器在內(nèi)的結(jié)構(gòu)。
圖3是沉積在一支撐基片上的七層疊層結(jié)構(gòu)的截面圖，該疊層結(jié)構(gòu)用于形成圖2的結(jié)構(gòu)。
圖4是圖3疊層結(jié)構(gòu)的部分截面圖，其中疊層結(jié)構(gòu)的一側(cè)是被電路化的。
圖5是一疊層結(jié)構(gòu)的部分截面圖，其中在圖4中電路化的一側(cè)上的電阻材料層形成一定的圖形；將該側(cè)面嵌入介電材料中；并將支撐基片剝離。
圖6是一疊層結(jié)構(gòu)的部分截面圖，其中疊層結(jié)構(gòu)的另一側(cè)被電路化；在疊層結(jié)構(gòu)該側(cè)上的電阻材料被形成一定的圖形；并且該側(cè)被嵌入介電材料中。
圖7是一疊層結(jié)構(gòu)的部分截面圖，它用于形成含有許多電阻器與電容器串聯(lián)的電阻器/電容器(RC)網(wǎng)絡(luò)。
圖8是圖6疊層結(jié)構(gòu)的截面圖，其中電阻材料層已經(jīng)被圖形化以形成不連續(xù)的電阻材料補(bǔ)片(patch)。
圖9是圖7疊層結(jié)構(gòu)的截面圖，其中不連續(xù)的電阻材料層補(bǔ)片被嵌在介電材料中。
圖10是圖8疊層結(jié)構(gòu)的截面圖，其中導(dǎo)電材料層已經(jīng)形成圖形以便形成電阻器/電容器元件。
本發(fā)明涉及包括“導(dǎo)電”，“電阻”和“介電”材料的薄膜電路。需要理解這三個(gè)術(shù)語表示的電阻率是連續(xù)的，本發(fā)明中，“導(dǎo)電”材料的電阻率要比電阻材料的小。電阻材料的電阻在約1MΩ/平方～約0.1Ω/平方之間，優(yōu)選在約100KΩ/平方～約1Ω/平方之間，最優(yōu)選在約10KΩ/平方～約10Ω/平方之間。介電材料，特別是在這里用作分離電阻器的導(dǎo)電元件的介電材料，是那些在其導(dǎo)帶中沒有電子，并且其電阻率大于在這里所限定的電阻材料的電阻率。
為了便于解釋說明，首先對電路化的結(jié)構(gòu)進(jìn)行描述，然后描述一下生產(chǎn)這種結(jié)構(gòu)的方法。
圖1所示的是根據(jù)本發(fā)明的一種三層疊層結(jié)構(gòu)10，這種疊層結(jié)構(gòu)10電路化后具有電容器和電阻器。這種簡單的疊層結(jié)構(gòu)包括兩層電阻材料11，并在其間插有一層介電材料12。在這種疊層結(jié)構(gòu)中，所示的電阻材料層11是經(jīng)圖形化后從而形成不連續(xù)的電阻材料補(bǔ)片后的情況。在電阻材料層補(bǔ)片11的外表面上配有電連接13a-d。電連接14表示為電鍍的通道孔。
電連接13a和13b提供了一個(gè)垂直穿過疊層結(jié)構(gòu)10的導(dǎo)電線路，疊層結(jié)構(gòu)10起著電容器的作用，電荷保留在介電材料層12的每一邊上。
電連接14提供了一個(gè)水平穿過電阻層11的補(bǔ)片的電路，該通路起著電阻器的作用。
電連接13c和13d提供了一個(gè)導(dǎo)電線路，它起著將電容器(垂直穿過疊層結(jié)構(gòu))與電阻器(水平穿過電阻層補(bǔ)片11)串聯(lián)的作用。
優(yōu)選本發(fā)明的疊層結(jié)構(gòu)具有三層或更多層的電阻材料，以及兩層或更多層的介電材料。圖2所示的是由七層疊層結(jié)構(gòu)20形成的電路，它包括四個(gè)電阻材料層21a-d和三個(gè)介電材料層22a-c，并且電阻材料層與介電材料層交替放置。顯示的外部的電阻層21a和21d經(jīng)圖形化從而形成不連續(xù)的電阻器補(bǔ)片。在這里可注意到，當(dāng)獨(dú)立使用時(shí)的結(jié)果是，無論圖1或圖2的結(jié)構(gòu)都沒有足夠的機(jī)械強(qiáng)度。這兩種結(jié)構(gòu)都必須用例如接下來相對于圖6要進(jìn)行描述的介電材料來支撐。
在電阻材料層21a的補(bǔ)片的外表面上的電連接23a和23c以及電阻材料層21d的補(bǔ)片的外表面上的電連接23b和23d提供有電容器導(dǎo)電線路。導(dǎo)電線路23a到23b是一個(gè)簡單的電容器線路。內(nèi)部電阻材料層21b和21c在導(dǎo)帶中具有自由的電子，并且起著偶極的作用，因此，相對于圖1中的線路13a～13c，增強(qiáng)了電容器線路23a到23b的電容。導(dǎo)電線路23c到23d起著串聯(lián)的電容器和電阻器的作用。
電連接24a-24b表示電鍍的通道孔。電連接24a形成一電阻線路，該線路穿過兩個(gè)電阻材料層21b和21c。電連接24b形成一電阻線路，該線路僅穿過電阻材料層21b。假定連接24a和24b水平間距相同，那么24b線路的電阻將大于24a線路的電阻。
在已說明的電阻線路間的電阻率的差可通過使用不同電阻率的電阻材料層來增大。例如，電阻材料層21b的電阻率可以比21c的電阻率大一個(gè)數(shù)量級(jí)。之后，假定其水平距離相同，這樣24b線路的電阻就會(huì)明顯地大于24a線路的電阻。
本發(fā)明的疊層結(jié)構(gòu)優(yōu)選通過燃燒化學(xué)汽相沉積(CCVD)和/或通過控制氣氛燃燒化學(xué)汽相沉積(CACCVD)把電阻材料層和介電材料層連續(xù)沉積而生產(chǎn)。由CCVD進(jìn)行材料的沉積披露在US5652021和美國專利申請No.08/691,853中，在這里將它們作為參考資料引入。由CACCVD進(jìn)行材料的沉積披露在美國專利申請No.09/067,975中，在這里將其作為參考資料引入。CACCVD優(yōu)選用于具有高氧化潛力材料的沉積，例如零價(jià)銅的沉積。用于形成薄層電容器結(jié)構(gòu)的介電材料層的沉積披露在美國專利No.09/283,100中，在這里將其作為參考資料引入。
用于形成薄層電阻器結(jié)構(gòu)的電阻材料層的沉積披露在美國專利No.09/198,954中，在這里將其作為參考資料引入。
上述參考專利和申請描述了各種各樣的材料，這些材料可以通過CCVD和/或CACCVD法來沉積并且用它們可提供導(dǎo)電材料層，電阻材料層和介電材料層，所有這些材料可用于形成本發(fā)明的結(jié)構(gòu)。在這里，以舉例的方式，即主要用與上述美國專利申請No.09/283,100中所披露的相同的介電材料-二氧化硅，對本發(fā)明進(jìn)行描述。在這里，還是以舉例的方式，即主要用與上述美國專利申請No.09/198,954中所披露的相同的電阻材料-摻有二氧化硅的鉑，對本發(fā)明進(jìn)行描述。在該專利申請的教導(dǎo)中，當(dāng)鉑與少量(例如，0.5～5wt％)的諸如二氧化硅等介電材料摻混時(shí)，該材料就會(huì)變?yōu)殡娮栊缘?，而其電阻率主要取決于介電材料摻混的量。因此，摻雜了二氧化硅的鉑層僅通過改變幾個(gè)層中鉑中的二氧化硅的含量就可以得到具有不同數(shù)量級(jí)的電阻率。二氧化硅和摻有二氧化硅的鉑可通過CCVD法方便地沉積。但是用二氧化硅介電材料層和摻有二氧化硅的鉑電阻層作為參考對本發(fā)明所進(jìn)行的描述決不意味著是對本發(fā)明的限制。
可使用形成介電材料層和電阻材料層的其它方法。例如，在相鄰層的選擇區(qū)域上可使用絲網(wǎng)印刷來沉積電阻材料。
下面將對形成圖2結(jié)構(gòu)的一種方法進(jìn)行描述。本領(lǐng)域的技術(shù)人員能夠理解對所描述的方法所作的各種可能的更改和變化，并且所描述的該方法僅是說明性的，它并不意味著是對本發(fā)明的限制。
圖3所例舉的是在支撐結(jié)構(gòu)28上由CCVD和CCVD法，通過連續(xù)沉積各層所形成的結(jié)構(gòu)。為了便于說明-但這不是一種限定，支撐結(jié)構(gòu)28為鋁箔。使用鋁箔的好處在于由于在鋁的表面上自然形成一很薄的氧化鋁層，所以沉積在其上的材料，例如鉑就會(huì)與鋁的粘合相對較差。這種不牢固的粘合作用最終使疊層結(jié)構(gòu)剝離。
摻有二氧化硅的鉑和二氧化硅的交替層通過CCVD法沉積在鋁箔的一個(gè)表面上。它是通過將喂入CCVD火焰涂布器的前體溶液進(jìn)行交替改變或通過在一系列交替涂覆電阻材料和介電材料的涂覆站進(jìn)行連續(xù)地涂覆而實(shí)現(xiàn)的。雖然用其它的沉積技術(shù)可能會(huì)得到較厚的層，但電阻材料層的厚度一般在約10納米～約250納米之間；介電材料層的厚度一般是在約10納米～約750納米之間。
之后，電連接23a和23c通過電鍍構(gòu)圖沉積在電阻材料層21a上。在該方法中，光致抗蝕劑施加在電阻材料層21a上，該光致抗蝕劑通過暴露在呈一定圖形的光化輻射下形成一定的圖形，并且用一標(biāo)準(zhǔn)的光成像技術(shù)進(jìn)行顯影。雖然層21a是“電阻性的”，但它具有充分地導(dǎo)電性，它可以電鍍上銅?，F(xiàn)已發(fā)現(xiàn)，這種電鍍可在一具有高達(dá)1兆歐姆(megaohm)電阻的材料上來完成。在電鍍后，剩余的抗蝕劑被剝離，留下的就是如圖4中所顯示的電連接23a和23c。
下一步，將電阻材料層21a形成一定的圖形，從而形成如圖4中所見到的電阻材料21a的不連續(xù)補(bǔ)片。為達(dá)到此目的，施加另一種光致抗蝕劑，將其暴露在呈一定圖形的光化輻射下并顯影。之后，對電阻材料層21a進(jìn)行蝕刻。雖然在這里的電阻材料層21a是以摻有二氧化硅的鉑(一種貴金屬)進(jìn)行描述的，然而它也是可以進(jìn)行蝕刻，并且優(yōu)選通過上述美國專利申請No.09/198,954所教導(dǎo)的燒蝕刻蝕技術(shù)來進(jìn)行蝕刻。CCVD沉積的摻有二氧化硅的鉑是多孔的，這樣就可使用于二氧化硅的蝕刻劑滲過摻有二氧化硅的鉑層21a。在摻有二氧化硅的鉑層21a與下面的二氧化硅層22a之間的界面就會(huì)變?nèi)酰挥谑?，摻有二氧化硅的鉑就被燒蝕掉。在二氧化硅層22a發(fā)生明顯的蝕刻前，蝕刻是不連續(xù)的。用于實(shí)現(xiàn)燒蝕蝕刻的合適的二氧化硅蝕刻劑包括氟硼酸和二氟化氫銨。
之后，將與鋁箔支撐28相對的疊層結(jié)構(gòu)側(cè)嵌入介電材料29-例如，未固化的玻璃纖維/環(huán)氧預(yù)制件中，然后，為了支撐薄的疊層結(jié)構(gòu)，將該材料固化以使得介電材料硬化。這時(shí)，將鋁箔支撐28剝掉以露出電阻材料層21d。在疊層結(jié)構(gòu)的另一側(cè)重復(fù)這一方法電鍍構(gòu)圖電連接23b,23d，并將電阻材料層21d形成圖形從而形成電阻材料的不連續(xù)補(bǔ)片。然后，將該疊層結(jié)構(gòu)側(cè)嵌入介電材料30中，從而生產(chǎn)出圖6所示的結(jié)構(gòu)。
通常，在多層印刷電路板中，圖6中的許多結(jié)構(gòu)將堆疊在介電材料層中，例如，層29和30。
圖2和6的連續(xù)層結(jié)構(gòu)同其它結(jié)構(gòu)，例如，純電路層，在被疊層在一起形成多層印刷電路板后，形成圖2中所例舉的24a-b通道孔并電鍍。由于它采用的是傳統(tǒng)的方法，所以在這里就不再作進(jìn)一步說明。
需要一種很精確的方式形成電鍍的通道盲孔24b(圖2)，其中，孔24b只是部分地延伸到而不是全部穿過毫微疊層結(jié)構(gòu)中。通過精確的控制鉆孔的激光鉆的能量來保證該精確度。另外，通過用二氧化硅的蝕刻劑，例如氟硼酸和二氟化氫銨對二氧化硅進(jìn)行定時(shí)蝕刻，通道盲孔就可以形成在摻有二氧化硅的鉑/二氧化硅的疊層結(jié)構(gòu)中。通過控制諸如時(shí)間和溫度等條件，就可達(dá)到透過所希望的層數(shù)的蝕刻深度。
雖然按上述段落中所描述的連接不同數(shù)量的電阻材料層的各種深度的通道孔可在圖2所示實(shí)施方案的單一疊層結(jié)構(gòu)中用于提供明顯不同的電阻，但要想在該薄層上形成具有精確深度的通道孔所需的精度是很困難的，并且可能也是沒有必要的。在多層印刷電路板中，通常將許多電阻器/電容器疊層結(jié)構(gòu)與許多印刷電路跡線疊層在一起。于是，在多層印刷電路板中的不同疊層結(jié)構(gòu)上很容易地提供有明顯不同的電阻和電容。
電阻材料層中的電阻率不僅可通過上述摻雜劑的使用量來改變而且可通過所沉積的幾個(gè)層的厚度來改變。同樣，介電材料層的厚度，化學(xué)組成等的改變可控制介電材料層中的諸如介電常數(shù)，損耗等因素。
為了易于從支撐基片上去掉疊層結(jié)構(gòu)，在沉積電阻材料層21d之前，希望由CACCVD沉積很薄的銅層，其厚度，例如在約50納米～約2000納米厚。在如圖5支撐28被去掉后，在電連接23b,23d的圖形電鍍之前或之后，銅層可通過“快速蝕刻”法來去除。
從圖1中可見，在電連接13c和13d之間的導(dǎo)電線路是電阻器/電容器(RC)線路，其中的電阻器與電容器是串聯(lián)的。這種RC線路在電子電路中是很重要的。
圖7中所例舉的是用于形成RC網(wǎng)絡(luò)的疊層結(jié)構(gòu)，其中，許多電阻器元件與電容器元件是串聯(lián)的。該疊層結(jié)構(gòu)包括一金屬箔60，在該金屬箔上沉積有約10納米～約750納米厚的介電材料層61和約10納米～約250納米厚的電阻材料層62。介電材料層優(yōu)選為金屬或半金屬的氧化物，最優(yōu)選為二氧化硅。該介電材料層可通過上述的CCVD法來沉積，但也可以通過觀有技術(shù)中已知的其它沉積方法，例如絲網(wǎng)印刷來沉積。當(dāng)使用某些沉積法(例如，絲網(wǎng)印刷)時(shí)，電阻層和介電層可能會(huì)有幾微米厚，甚至有25微米那么厚。電阻材料層優(yōu)選為摻有二氧化硅的鉑，但也可以是金屬薄層，例如，鎳或銅，由于材料很薄，所以這些金屬材料是電阻性的。電阻材料也可通過CCVD或CACCVD來沉積，但也可以使用其它已知的沉積方法。
薄的電阻材料層62優(yōu)選通過如圖8所示的光致抗蝕劑法來形成圖形以形成不連續(xù)的電阻材料補(bǔ)片62a。如果電阻材料層是摻有二氧化硅的鉑，那么它可以通過上面所描述的燒蝕刻蝕技術(shù)來形成圖形。金屬，例如鎳或銅的薄層可通過傳統(tǒng)的蝕刻劑來形成圖形。
電阻材料補(bǔ)片也可通過選擇沉積法來形成，該方法僅將電阻材料沉積在介電材料層的選擇部位上。例如，可將一種催化劑施加在介電材料層的印刷圖形上，并通過無電鍍沉積法在其上形成一薄金屬電阻層。
電阻材料補(bǔ)片也可通過絲網(wǎng)印刷，油墨印刷機(jī)或其它方法，在介電材料層的選擇部位上印刷下列材料而形成。當(dāng)諸如載有金屬的聚合物，金屬糊和其它可印刷材料等的這些材料進(jìn)行固化或處理時(shí)，其至少部分是可導(dǎo)電的。
在下面的圖9中，電阻材料補(bǔ)片62嵌在諸如預(yù)制件等介電材料層63中。將該介電材料層固化形成剛性支撐層。
接下來再參見圖10，箔60通過傳統(tǒng)的光致抗蝕劑技術(shù)形成圖形從而形成導(dǎo)電連接跡線60a和60b。在跡線60a和60b之間形成了一導(dǎo)電線路，它包括60a～62a的電容、62a～60b的電容和通過62a的電阻。
對于形成各種電阻和電介質(zhì)的疊層結(jié)構(gòu)的沉積條件將在下面的實(shí)施例中進(jìn)行闡述。
實(shí)施例1鉑和二氧化硅的交替層是按下述方式沉積在SiTiPt基片上的首先將0.625g Pt-ac-ac與84ml的甲苯進(jìn)行超聲波混合來制備用于鉑沉積的溶液。然后，將384ml的MeOH加入到該混合物中以生產(chǎn)具有0.33wt％乙酰丙酮鉑(Ⅱ),19.30wt％甲苯和80.37wt％甲醇的前體。
通過將12.25g的TEOS與6.65g的異丙醇和240g的丙烷混合以生產(chǎn)出一具有0.87wt％四乙氧硅烷，7.76wt％異丙醇和91.37wt％丙烷的前體混合物來制備二氧化硅溶液。
當(dāng)基片移動(dòng)經(jīng)過火焰時(shí)，經(jīng)CCVD法首先對SiTiPt基片用二氧化硅溶液進(jìn)行涂覆。在火焰溫度為800℃下，用3ml/min的前體流速施加涂覆30秒鐘。在二氧化硅沉積后，利用CCVD法以及移動(dòng)基片經(jīng)過火焰，將鉑前體涂覆在二氧化硅上。在火焰溫度為550℃下，以2ml/min的流速施加鉑前體15秒鐘。這些涂層可交替地施加，每種總共14層，其后施加的二氧化硅最終涂層以使總數(shù)為29層。所沉積的每一層厚度在5-100nm之間。可將金濺射到多層薄膜上形成電極。用數(shù)字電容儀測量的4.45mm2區(qū)域的電容為1.83nF。
實(shí)施例2鉑和二氧化硅的交替層是按下述方式沉積在玻璃基片上首先將0.625gPt-ac-ac與84ml的甲苯進(jìn)行超聲波混合來制備用于鉑沉積的溶液。然后，將384ml的MeOH加入到該混合物中以生產(chǎn)具有0.33wt％乙酰丙酮鉑(Ⅱ),19.30wt％甲苯和80.37wt％甲醇的前體。
通過將12.25g的TEOS與6.65g的異丙醇和240g的丙烷混合以生產(chǎn)出一具有0.87wt％四乙氧硅烷，7.76wt％異丙醇和91.37wt％丙烷的前體混合物來制備二氧化硅溶液。將基片移動(dòng)經(jīng)過火焰時(shí)，經(jīng)CCVD法首先對玻璃基片用所述鉑溶液涂覆?；鹧鏈囟葹?50℃，以2ml/min的前體流速施加涂層15秒鐘。在鉑沉積后，利用CCVD法以及移動(dòng)基片經(jīng)過火焰，將二氧化硅前體涂覆在鉑上。在火焰溫度為800℃下，以3ml/min的流速施加二氧化硅前體30秒鐘。這些涂層可交替地施加，每種總共14層，其后施加的最終鉑涂層以使總數(shù)為29層。所沉積的每一層厚度在5-100nm之間。
實(shí)施例3利用下面的沉積條件通過CCVD法在聚酰亞胺上沉積一層Pt/SiO2電阻材料溶液制備 1.23gPt(COD)250ml甲苯0.43g TEOS(在甲苯中有1.5wt％Si)150g丙烷沉積條件溶液流速 3ml/min沉積時(shí)間 對5”×6”的基片來說約18分鐘遍數(shù)(# of passes) 6沉積溫度 500℃自耦變壓器3.0A頂端氧氣流速 約2900ml/min由上述沉積條件所描述樣品的電阻值約17歐姆/平方。
這是一個(gè)溶液濃度為65％,SiO2為2.5wt％的例子?？勺兞堪ㄊ谷芤簼舛冗_(dá)到100％的按比例加入的Pt(COD)和TEOS的量(例如，1.89gPt(COD)和0.65gTEOS(1.5wt％Si))以及可改變最終SiO2的重量％的TEOS的加入量(為此目的所使用的量通常為0.5-5wt％)。
權(quán)利要求
1．一種用于形成薄層電容器，電阻器或其組合的多層疊層結(jié)構(gòu)，它包括至少兩層電阻材料和介于所述兩層電阻材料之間的一介電材料層。
2．根據(jù)權(quán)利要求1的多層疊層結(jié)構(gòu)，其中所述電阻材料層的厚度在約10納米～約250納米之間，所述介電層的厚度在約10納米～約750納米之間。
3．根據(jù)權(quán)利要求1的多層疊層結(jié)構(gòu)，它具有至少三個(gè)電阻材料層和至少兩個(gè)介電材料層，并且電阻材料層和介電材料層是交替放置的。
4．根據(jù)權(quán)利要求1的多層疊層結(jié)構(gòu)，其中所述的各電阻材料層具有不同的電阻率。
5．根據(jù)權(quán)利要求1的多層疊層結(jié)構(gòu)，它具有許多電鍍的通道孔，每個(gè)孔與所述電阻材料層中挑選出的幾個(gè)形成電接觸以形成電阻線路。
6．根據(jù)權(quán)利要求1的多層疊層結(jié)構(gòu)，其中所述電阻材料層包括摻有介電材料的鉑。
7．根據(jù)權(quán)利要求6的多層疊層結(jié)構(gòu)，其中所述介電材料層包括二氧化硅。
8．根據(jù)權(quán)利要求1的多層疊層結(jié)構(gòu)，其中所述介電材料層和所述電阻材料層是通過燃燒化學(xué)汽相沉積和/或通過控制氣氛燃燒化學(xué)汽相沉積形成的。
9．根據(jù)權(quán)利要求1的多層疊層結(jié)構(gòu)，其中在所述疊層結(jié)構(gòu)的每一側(cè)上，將電阻層構(gòu)成一定的圖形以形成不連續(xù)的電阻補(bǔ)片。
10．根據(jù)權(quán)利要求9的多層疊層結(jié)構(gòu)，其中在所述疊層結(jié)構(gòu)的相對側(cè)面上的電阻材料層補(bǔ)片具有電連接，于是在相對的電阻材料層補(bǔ)片間穿過所述疊層結(jié)構(gòu)形成電容線路。
11．根據(jù)權(quán)利要求1的多層疊層結(jié)構(gòu)，其中所述至少兩個(gè)電阻材料層是汽相沉積的。
12．根據(jù)權(quán)利要求1的多層疊層結(jié)構(gòu)，其中所述至少兩個(gè)電阻材料層是絲網(wǎng)印刷的。
13．根據(jù)權(quán)利要求1的多層疊層結(jié)構(gòu)，其中所述至少兩個(gè)電阻材料層是在選擇的區(qū)域中。
14．一種形成具有電容線路和電阻線路結(jié)構(gòu)的方法，該方法包括在一基片上沉積一具有約10納米～約250納米厚的第一電阻材料外層，在其上沉積一具有約10納米～約750納米厚的介電材料層，任選地在其上交替的沉積電阻材料層和介電材料層，其中每個(gè)電阻材料層的厚度在約10納米～約250納米之間，每個(gè)介電材料層的厚度在約10納米～約750納米之間，沉積一具有約10納米～約250納米厚的第二電阻材料外層，將所述第二電阻材料外層構(gòu)成一定的圖形以形成電阻材料補(bǔ)片并對所述的電阻材料補(bǔ)片提供電連接，將所述的第二電阻材料外層層合在支撐疊層結(jié)構(gòu)的介電材料上，從所述的第一外層上去掉所述的基片，將所述第一電阻材料外層構(gòu)成一定的圖形以形成電阻材料補(bǔ)片并對所述的電阻材料補(bǔ)片提供電連接，在所述疊層結(jié)構(gòu)的相對兩側(cè)上的電阻材料補(bǔ)片提供電容線路，并且提供電連接以形成水平穿過所述疊層結(jié)構(gòu)的電阻材料層的電阻線路。
15．根據(jù)權(quán)利要求14的方法，其中沉積至少三個(gè)電阻材料層并且沉積至少兩個(gè)介電材料層。
16．根據(jù)權(quán)利要求14的方法，其中形成水平電阻線路的所述電連接是經(jīng)電鍍的通道孔。
17．一種用于形成薄層電容器，電阻器或其組合的多層疊層結(jié)構(gòu)，它包括一層電阻材料和一層介電材料。
18．根據(jù)權(quán)利要求17的多層疊層結(jié)構(gòu)，其中所述的介電材料層是一薄膜。
19．根據(jù)權(quán)利要求18的多層疊層結(jié)構(gòu)，其中所述的介電材料一種氧化物。
20．根據(jù)權(quán)利要求19的多層疊層結(jié)構(gòu)，其中所述的介電材料是SiO2。
21．根據(jù)權(quán)利要求19的多層疊層結(jié)構(gòu)，其中所述的電阻材料層是絲網(wǎng)印刷的。
22．根據(jù)權(quán)利要求17的多層疊層結(jié)構(gòu)，其中所述的電阻材料層是小于一微米厚的薄膜。
23．根據(jù)權(quán)利要求17的多層疊層結(jié)構(gòu)，其中所述電阻材料層是汽相沉積的。
24．根據(jù)權(quán)利要求17的多層疊層結(jié)構(gòu)，其中所述電阻材料層是被印刷的。
25．根據(jù)權(quán)利要求17的多層疊層結(jié)構(gòu)，其中所述電阻材料層是在選擇的區(qū)域中。
26．根據(jù)權(quán)利要求17的多層疊層結(jié)構(gòu)，它進(jìn)一步包括一導(dǎo)電材料層。
27．根據(jù)權(quán)利要求26的多層疊層結(jié)構(gòu)，其中所述的介電材料層在所述的電阻材料層和所述的導(dǎo)電材料層之間。
28．一種用于形成多個(gè)薄層導(dǎo)電線路的方法，其中該線路具有串聯(lián)的電阻器和電容器，該方法包括，提供一導(dǎo)電材料層，在所述導(dǎo)電材料層上沉積一介電材料層，在所述介電材料層上形成電阻材料片，并且將所述導(dǎo)電材料層圖形化形成導(dǎo)電跡線，為的是在導(dǎo)電跡線對的第一和第二導(dǎo)電跡線間形成電阻器/電容器的導(dǎo)電線路，每個(gè)電阻器/電容器導(dǎo)電線路是這樣的從第一導(dǎo)電跡線起穿過所述介電材料層到所述電阻器補(bǔ)片之一為電容器，而通過所述電阻器補(bǔ)片的為電阻器，從所述電阻器補(bǔ)片通過所述介電材料層到第二導(dǎo)電跡線的為電容器。
29．根據(jù)權(quán)利要求28的方法，其中所述電阻材料層的厚度在約10納米～約250納米之間，所述介電層的厚度在約10納米～約750納米之間。
30．根據(jù)權(quán)利要求28的方法，其中所述電阻材料層包括摻有介電材料的鉑。
31．根據(jù)權(quán)利要求28的方法，其中所述的介電材料層包括二氧化硅。
32．一種提供多個(gè)導(dǎo)電體電阻線路的結(jié)構(gòu)，它包括具有第一和第二電路跡線對的一電路跡線層，一電阻材料補(bǔ)片層和介于所述電路跡線對和所述電阻材料補(bǔ)片之間的介電材料層，于是電阻器/電容器的導(dǎo)電線路就形成在所述第一和第二導(dǎo)電跡線對之間；每條線路都是這樣的從第一導(dǎo)電跡線起穿過所述介電材料層到所述電阻器補(bǔ)片之一為電容器，而通過所述電阻器補(bǔ)片的為電阻器，從所述電阻器補(bǔ)片通過所述介電材料層到第二導(dǎo)電跡線的為電容器。
33．根據(jù)權(quán)利要求32的方法，其中所述電阻材料層的厚度在約10納米～約250納米之間，所述介電層的厚度在約10納米～約750納米之間。
34．根據(jù)權(quán)利要求32的方法，其中所述電阻材料層包括摻有介電材料的鉑。
35．根據(jù)權(quán)利要求32的方法，其中所述的介電材料層包括二氧化硅。
全文摘要
本發(fā)明是通過諸如燃燒化學(xué)汽相沉積(CCVD)法交替沉積電阻材料層和介電材料層來形成毫微疊層結(jié)構(gòu)的。將外部電阻材料層構(gòu)成一定的圖形以形成不連續(xù)的電阻材料補(bǔ)片。在疊層結(jié)構(gòu)的相對兩側(cè)上,彼此相對的電阻材料補(bǔ)片之間的導(dǎo)電線路起著電容器的作用。以電鍍的通道孔進(jìn)行連接,水平穿過電阻材料層的導(dǎo)電線路起著電阻器的作用。
文檔編號(hào)H01G4/33GK1311625SQ0013702
公開日2001年9月5日 申請日期2000年10月27日 優(yōu)先權(quán)日1999年10月27日
發(fā)明者A·T·亨特, W－Y·林, R·W·卡彭特 申請人:微涂層技術(shù)公司