專(zhuān)利名稱(chēng)：提供一種嵌入式閃速eeprom技術(shù)的方法和裝置的制作方法
相關(guān)申請(qǐng)本申請(qǐng)涉及一個(gè)同時(shí)處于審理過(guò)程的申請(qǐng)，題為生成一個(gè)單多晶硅閃速EEPROM的方法和裝置(代理概要No.029300-437)，在此公開(kāi)其全文作為參考。
背景技術(shù)：
本發(fā)明所屬領(lǐng)域一般來(lái)說(shuō)本發(fā)明涉及半導(dǎo)體存儲(chǔ)器，尤其是涉及容易地用高性能邏輯技術(shù)集成的存儲(chǔ)單元的開(kāi)發(fā)。
例如，典型的EEPROM技術(shù)是使用以下四種基本單元類(lèi)型其中之一來(lái)實(shí)現(xiàn)的(1)單晶體管疊柵閃速EEPROM單元；(2)一又二分之一晶體管分隔柵閃速EEPROM單元；(3)雙柵兩個(gè)晶體管EEPROM單元；以及(4)用邊緣來(lái)控制或選擇柵極的單元。此外還提議是關(guān)于在部分形成的疊柵結(jié)構(gòu)邊緣形成自動(dòng)調(diào)準(zhǔn)溝道的閃速存儲(chǔ)器單元。然而，這些技術(shù)每一個(gè)都具有缺點(diǎn)，而使它們不能直接、簡(jiǎn)單地集成高性能的邏輯技術(shù)中。


圖1A表示了一種典型的單晶體管疊柵閃速EEPROM單元。疊柵閃速EEPROM單元可以從英特爾公司和高級(jí)微設(shè)備公司中獲得(如英特爾的E28F016SA16兆閃速存儲(chǔ)器和AMD的AM29F016 16兆閃速存儲(chǔ)器)，基本單元的尺寸分別接近于最小特征尺寸(f)平方(即f2)的6倍和7倍。然而，這些單元有非常復(fù)雜的需要多達(dá)四個(gè)離子注入管的源漏區(qū)。這些亞微米單元容易遭受穿通，漏極的過(guò)早損壞和各種讀干擾等問(wèn)題。此外，這些單元容易受到過(guò)擦除的影響，而這會(huì)導(dǎo)致其成為一個(gè)永久打開(kāi)的設(shè)備。這些單元也難以減少尺寸，因?yàn)樾枰唠妷簛?lái)實(shí)現(xiàn)擦除和編程功能。擦除可以這樣實(shí)現(xiàn)，使擴(kuò)展源的擴(kuò)散區(qū)域具有高的正值，通過(guò)Fowler-Nordheim(FN)隧道效應(yīng)從浮動(dòng)?xùn)胖欣鲭娮?，從而使浮?dòng)?xùn)耪蹈?。擦除功能可以通過(guò)降低浮動(dòng)?xùn)艠O的閾電壓VT來(lái)實(shí)現(xiàn)，同時(shí)編程功能則可以通過(guò)在漏極和控制柵極施加高電壓，形成以一個(gè)第二多晶硅層(即多晶硅2)從接近漏極的通道中注入熱電子到浮動(dòng)?xùn)艠O上使閾值電壓增加來(lái)實(shí)現(xiàn)的。也就是說(shuō)，編程是通過(guò)在控制柵極上施以高電壓、利用熱電子注入來(lái)實(shí)現(xiàn)的。高電壓(如大約12伏特)要求包含分開(kāi)的高壓晶體管。
圖1的實(shí)例單元包含使用兩級(jí)多晶硅。典型的產(chǎn)品使用一個(gè)或非(NOR)配置，其中每一單元都配置有一與漏極相連接的位線(BL)，一多晶硅2控制線(CL)或字線(WL)，及一擴(kuò)散源線(SL)。這個(gè)裝置所需要的高電壓要求建立分開(kāi)的高壓晶體管，它可以在漏極擴(kuò)散源和厚柵極氧化物之間有更長(zhǎng)的距離(即更長(zhǎng)的Leff)，因此會(huì)增加裝備這些單元的存儲(chǔ)器設(shè)備的總尺寸。
如圖1B所示的一種一個(gè)半晶體管分隔柵閃速EEPROM，避免了關(guān)于疊柵閃速EEPROM單元敘述的過(guò)擦除問(wèn)題，但是它的單元尺寸要大于疊柵單元。對(duì)于使用現(xiàn)代淺溝隔離(STI)、一與多晶硅自動(dòng)調(diào)準(zhǔn)的n+源線、自動(dòng)調(diào)準(zhǔn)的鎢插頭觸點(diǎn)、和穩(wěn)定的第一多晶硅層到第二多晶硅層的校準(zhǔn)公差的分隔柵極單元而言，典型的單元面積接近于10f2?？梢酝ㄟ^(guò)在接近于襯底的STI區(qū)域上蝕刻氧化物從而在襯底中形成更低的n+源區(qū)域。在蝕刻期間第二多晶硅層和一個(gè)抗蝕掩膜用來(lái)保護(hù)其它的淺溝隔離(STI)區(qū)域。
如圖1C表示的一個(gè)雙柵兩個(gè)晶體管的EEPROM單元包含了一個(gè)分離的選擇晶體管以允許擦除單個(gè)單元。這種單元可以從Atmel獲得，例如它的AT17C128 128K串行EEPROM，對(duì)于1.0微米尺度它的單元面積接近于17f2。這種單元相對(duì)較大，不用于閃速EEPROM。
圖1D說(shuō)明的一個(gè)實(shí)施例單元使用多晶硅的邊緣來(lái)控制選擇柵極。例如，這種單元的示例型式使用緊密間隔的多晶硅邊緣作電壓耦合。盡管這種單元的尺寸要比以上討論的單元尺寸小，但是它們就象反映出來(lái)的那樣非常復(fù)雜，例如Sandisk的35位三多晶硅閃速EEPROM，在使用0.6個(gè)微米尺度時(shí)其單元面積大約為5f2。由于它們的復(fù)雜性，它們不適合集成到高性能的邏輯技術(shù)中。
圖1E顯示了一個(gè)由Takashi Kobayashi等所著、刊登在1997年IEDM的275頁(yè)上、題為“一個(gè)用于1-Gb閃速存儲(chǔ)器、具有0.18μm寬度分隔和3-D極間電介質(zhì)薄膜的0.24μm2井過(guò)程”的文章中描述的閃速存儲(chǔ)器單元的范例。同樣的，生成這樣一個(gè)單元的過(guò)程是復(fù)雜的，而且將其集成到高性能邏輯技術(shù)中也是不切實(shí)際的。
由于存在許多具有高性能的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)邏輯設(shè)備(如微處理器)集成閃速EEPROM技術(shù)的應(yīng)用，這種技術(shù)的發(fā)展是非常需要的。例如，關(guān)于這種集成技術(shù)的應(yīng)用包括軟件更新、存儲(chǔ)標(biāo)識(shí)碼、系統(tǒng)在場(chǎng)內(nèi)的重新配置、查找表、加工編碼、非易失性數(shù)據(jù)存儲(chǔ)、智能卡，它們使用閃速嵌入式存儲(chǔ)器、原型、多種編程邏輯設(shè)備和場(chǎng)可編程門(mén)陣列。
公知的處理技術(shù)不能有助于容易地將商用的閃速EEPROM單元集成到邏輯設(shè)備如高性能CMOS設(shè)備這樣的邏輯設(shè)備中。也就是說(shuō)，公知的處理過(guò)程，包括在下面文章中提到的處理過(guò)程，如刊登在1995年IEDM的989頁(yè)上、由J.D.Bude等所著、題為“EEPROM/閃速亞3.0V漏-源偏壓熱載流子測(cè)定”的文章，以及刊登在1997年IEDM279頁(yè)上、由J.D.Bude等人所著、題為“用于0.25μm及其以下尺寸的二次電子閃速-高性能低功率閃速技術(shù)”的文章，它們沒(méi)有充分地簡(jiǎn)化閃速EEPROM單元和制造過(guò)程以允許直接集成到傳統(tǒng)的高性能邏輯過(guò)程中。在這些文章中，揭示了亞微米疊柵EEPROM裝置的結(jié)構(gòu)特性，并給出了裝置該裝置可在低電壓編程。這些特性為(1)薄隧道氧化物(如在大約60埃()至100的范圍內(nèi))；(2)嚴(yán)重?fù)诫s的有硼暈圈注入管的淺n+接頭，并給出了不連續(xù)的接頭；和(3)負(fù)的襯底偏壓。
除了加工的兼容性問(wèn)題以外，將EEPROM技術(shù)縮放到0.25μm及其以下尺寸，以用于典型的高性能邏輯處理過(guò)程中，還沒(méi)有實(shí)現(xiàn)。本領(lǐng)域技術(shù)人員認(rèn)為縮放EEPROM裝置要受到物理限制，而這會(huì)不利于單元尺寸的減小(例如可參見(jiàn)由William D.Brown和Joe E.Brewer所著、刊登在1998年的IEEE第130頁(yè)上的“非易失性半導(dǎo)體存儲(chǔ)器技術(shù)”)?？紤]到閃速EEPROM技術(shù)的廣泛應(yīng)用，需要通過(guò)開(kāi)發(fā)能夠容易地集成到高性能邏輯過(guò)程中的單元，來(lái)避免將典型單元設(shè)計(jì)與傳統(tǒng)邏輯設(shè)備集成的相關(guān)處理兼容性問(wèn)題。
發(fā)明概述因此，示例的實(shí)施例說(shuō)明了提供一種與深亞微米尺寸相應(yīng)的，適于直接以高性能的邏輯技術(shù)集成的閃速EEPROM技術(shù)。與公知技術(shù)不同，示例的實(shí)施例以分隔柵單元結(jié)構(gòu)提供減小的單元面積尺寸。依據(jù)本發(fā)明生成閃速EEPROM的示例過(guò)程包含以減少隧道阻擋層高度的方式來(lái)生長(zhǎng)隧道氧化物，并要求對(duì)傳統(tǒng)的高性能邏輯技術(shù)產(chǎn)生最小的干擾，且不會(huì)損害邏輯功能性能。
總而言之，示例實(shí)施例說(shuō)明的一種分隔柵閃速存儲(chǔ)器單元包含一個(gè)由紋理結(jié)構(gòu)單晶襯底氧化而形成的隧道氧化物；一個(gè)在上述隧道氧化物上面形成的第一浮動(dòng)?xùn)烹姌O；一個(gè)與隧道氧化物分開(kāi)、在上述單晶襯底的非紋理結(jié)構(gòu)部分上形成的柵極氧化物；和一個(gè)在上述第一浮動(dòng)?xùn)烹姌O和上述柵極氧化物上形成的第二控制電極。依據(jù)本發(fā)明示范性的實(shí)施例實(shí)現(xiàn)的一個(gè)典型的閃速EEPROM單元可以直接統(tǒng)一到高性能的邏輯過(guò)程中。此外，該單元還避免了單晶體管疊柵閃速EEPROM單元的過(guò)擦除問(wèn)題，并且能更容易地縮小尺寸。除此之外，能夠在較低電壓下對(duì)單元進(jìn)行編程和擦除，因此消除了與適應(yīng)高芯片電壓有關(guān)的處理復(fù)雜性。
附圖簡(jiǎn)要說(shuō)明通過(guò)結(jié)合附圖閱讀隨后有關(guān)最佳實(shí)施例的詳細(xì)描述，本發(fā)明的上述和其它目的及特征會(huì)闡述地更為清楚，其中圖1A～1E說(shuō)明了示范性的傳統(tǒng)的EEPROM單元；圖2A～2I說(shuō)明了典型的依據(jù)本發(fā)明的閃速EEPROM單元的加工流程圖；圖3A～3C說(shuō)明了依據(jù)本發(fā)明的EEPROM單元典型的擦除、編程和讀功能；圖4說(shuō)明了依據(jù)本發(fā)明的典型的單元布局。
最佳實(shí)施例的詳細(xì)描述圖2A～2I說(shuō)明了依據(jù)本發(fā)明典型的實(shí)施例的一個(gè)加工流程圖范例，為得到一個(gè)高的耦合比，在浮動(dòng)?xùn)艠O的下方產(chǎn)生一個(gè)自動(dòng)調(diào)準(zhǔn)、紋理結(jié)構(gòu)襯底的隧道氧化物，并在該浮動(dòng)?xùn)艠O的上方產(chǎn)生一個(gè)標(biāo)準(zhǔn)氧化物-氮化物-氧化物(ON0)電介質(zhì)。在圖2A中，在單晶硅襯底200上沉積形成第一多晶硅層202。在一示范性實(shí)施例中，第一多晶硅層(即多晶硅層1)的厚度大約為120，或是大約為120的任意厚度。
在圖2B中，第一多晶硅層在襯底上氧化形成一個(gè)氧化層204，例如大約300，或是如圖2C所示、適宜于形成一個(gè)可接受的紋理結(jié)構(gòu)表面的任意厚度。圖2C說(shuō)明了氧化層204的剝離，結(jié)果在單晶硅襯底200上形成紋理結(jié)構(gòu)的(即粗糙的)表面206。在圖2D中，在紋理結(jié)構(gòu)表面206上生成一個(gè)隧道氧化物層208。在示范性實(shí)施例中，隧道氧化物層的深度例如，大約60至100，并最后將在其上形成浮動(dòng)?xùn)艠O。
圖2E說(shuō)明了在第一次沉積形成一新的第一多晶硅層212(即多晶硅層1)后，氧化物-氮化物-氧化物(ONO)電介質(zhì)層210的沉積和形成。ONO層210是以公知方式沉積形成的，例如有大約100至150的厚度。ONO層210將構(gòu)成形成在多晶硅1層212和稍后形成的多晶硅2層之間的極間電介質(zhì)。
在圖2F中，光致抗蝕劑層沉積在極間ONO層210上，用來(lái)形成一個(gè)光致抗蝕掩膜214。光致抗蝕掩膜214用來(lái)執(zhí)行襯底中的光致抗蝕蝕刻(如到達(dá)襯底中大約10至100的深度)。在襯底中進(jìn)行的蝕刻要足夠清除紋理結(jié)構(gòu)表面206的未掩膜部分。在部分襯底上消除紋理結(jié)構(gòu)表面，以允許隨即生成一個(gè)常規(guī)的柵極氧化物。同樣地，利用自動(dòng)調(diào)準(zhǔn)過(guò)程來(lái)保證紋理結(jié)構(gòu)表面206能夠僅僅保留在多晶硅1層-212剩余部分之下。
在圖2G中，光致抗蝕掩膜214已經(jīng)被去除，并在襯底和多晶硅1層的暴露表面上生成柵極氧化物。就象本領(lǐng)域內(nèi)公知的那樣，在柵極氧化物形成之前形成一個(gè)犧牲氧化物并將其剝離。圖2G說(shuō)明了具有一定厚度如大約100的柵極氧化物216的再生成。在圖2H中，已經(jīng)在如圖2G所示的結(jié)構(gòu)上沉積形成第二多晶硅層218(即多晶硅層2)。
圖2I表明由多晶硅2層-218以分級(jí)配置的方式相對(duì)于構(gòu)成該單元結(jié)構(gòu)的浮動(dòng)?xùn)艠O的多晶硅1層-212的剩余部分形成一個(gè)控制柵極。采用與上面所述、關(guān)于蝕刻多晶硅1層形成浮動(dòng)?xùn)艠O相類(lèi)似的技術(shù)，通過(guò)蝕刻多晶硅2層212而形成控制柵極。浮動(dòng)?xùn)艠O和控制柵極的右方邊緣(如圖2I所示)能夠利用自調(diào)準(zhǔn)蝕刻過(guò)程進(jìn)行對(duì)準(zhǔn)(即借此將多晶硅層2和多晶硅層1的邊緣蝕刻在一起)。然后，用再氧化過(guò)程在控制柵極和浮動(dòng)?xùn)艠O的暴露表面上生成一個(gè)氧化物層220。本領(lǐng)域技術(shù)人員將會(huì)意識(shí)到在單元的源側(cè)上一個(gè)相對(duì)高的柵極邊緣(即如圖2I左部分所示)有助于使用自動(dòng)調(diào)準(zhǔn)觸點(diǎn)，因?yàn)檫吘壱r墊的厚度將會(huì)增加。
參考圖3，用關(guān)于圖2描述的過(guò)程進(jìn)行配置的閃速EEPROM單元能考慮到Bude所述、關(guān)于亞微米柵極EEPROM設(shè)備結(jié)構(gòu)特性的各種情況；即，薄隧道氧化物的使用、嚴(yán)重?fù)诫s的具有硼暈圈注入管的淺n+接頭、和負(fù)的襯底偏壓。通過(guò)使用一個(gè)三元組井處理過(guò)程有助于實(shí)現(xiàn)襯底偏壓，如在p襯底上的一個(gè)深n井中的一個(gè)p井那樣。同樣地，傳統(tǒng)的p型材料上的n井能夠用來(lái)構(gòu)造邏輯電路。在構(gòu)造閃速單元的P井上的偏壓能夠用芯片上的電壓產(chǎn)生電路來(lái)供給，或是這個(gè)電壓由外部供給。同樣地，用圖2所示的加工過(guò)程生成的裝置能夠具有擦除、編程和讀功能，它們分別以如圖3A～3C所示的方式實(shí)現(xiàn)。
如圖3A～3C所示，相對(duì)低的編程電壓能夠和用圖2所示的加工過(guò)程生成的設(shè)備一起使用。在圖3A～3C中，閃速EEPROM單元設(shè)計(jì)電壓為3.3伏特，且所有用于擦除、編程和讀操作的電壓都能夠在芯片內(nèi)生成而不需要高壓晶體管。
尤其是如圖3A所示，說(shuō)明了用關(guān)于圖2所述加工過(guò)程生成的閃速EEPROM單元的擦除功能。硼暈圈注入管301和303分別在源和漏區(qū)域形成。圖3A說(shuō)明在單元的源和漏區(qū)域，襯底300的p井中形成嚴(yán)重?fù)诫s的淺n+接頭302和304。這些區(qū)域的形成方式類(lèi)似于公知的LDD過(guò)程，但是有一個(gè)更高的注入劑量。稍深一些、更好傳導(dǎo)性的嚴(yán)重?fù)诫s區(qū)域306和308也可形成為源和漏區(qū)域的一部分。
使用三元井加工過(guò)程能夠一起形成源漏區(qū)域。通過(guò)在p型襯底上的深n井內(nèi)形成p型井，使襯底可以具有負(fù)偏壓，這也構(gòu)成了有助于形成襯底偏壓的三元井加工過(guò)程。同時(shí)也提供了源電壓Vs，漏電壓Vd，控制柵極電壓VCG，襯底偏壓VB。
通過(guò)浮動(dòng)Vs、將VCG接地、向漏提供電壓脈沖如5伏特(即Vd)、及將VB接地，來(lái)實(shí)現(xiàn)擦除功能。浮動(dòng)?xùn)艠O的閾電壓VT下降而低于約1伏特。因此，在擦除狀況下VT相對(duì)是較低的。例如，對(duì)目標(biāo)VT為0.5伏特，浮動(dòng)?xùn)艠O電位接近于1.0伏特(電子耗盡)，這太低了而不能通過(guò)Fowler-Nordheim過(guò)程產(chǎn)生重要的連接。為了在相對(duì)短的時(shí)間內(nèi)擦除浮動(dòng)?xùn)艠O，電場(chǎng)需要足夠高而使Fowler-Nordheim傳導(dǎo)可以起作用。
在實(shí)施例示例中，對(duì)100的二氧化硅電介質(zhì)來(lái)說(shuō)，漏極上5伏特的電壓脈沖會(huì)產(chǎn)生約10-4到10-5A/cm2的電流。(它假定對(duì)實(shí)現(xiàn)隧道的n+多晶硅層-n+襯底結(jié)構(gòu)來(lái)說(shuō)，減弱跨越氧化物電場(chǎng)的平帶電壓是可以忽略不計(jì)的)。由于閾值變化大致由Q/C0給定，其中Q為浮動(dòng)?xùn)艠O的電荷傳送，而C0是每單元面積上浮動(dòng)?xùn)艠O到襯底的電容，用Jt來(lái)代替Q，其中J為電流強(qiáng)度，而t為時(shí)間用秒表示，對(duì)一個(gè)3伏特的改變，僅僅需要約0.01秒的時(shí)間。實(shí)際擦除時(shí)間大約要長(zhǎng)5到10倍，因?yàn)樵谑痉缎詫?shí)施例中，浮動(dòng)?xùn)艠O下的漏極擴(kuò)充面積要小于總的浮動(dòng)?xùn)艠O面積。本領(lǐng)域技術(shù)人員會(huì)意識(shí)到3伏特電壓值的改變僅僅是一個(gè)舉例說(shuō)明。
圖3A中所示的n+擴(kuò)展能夠在襯墊形成之前形成，例如通過(guò)使用大約5×1014個(gè)原子/cm2的磷或砷注入和使用RTA的引入/激活步驟，這樣，連接深度大約為0.1到0.2μm。這產(chǎn)生了一種摻雜濃度在1019原子/cm3范圍中的范例。用浮動(dòng)?xùn)艠O的某些擴(kuò)散圖像縮窄來(lái)實(shí)現(xiàn)擦除功能。
本領(lǐng)域技術(shù)人員將會(huì)意識(shí)到用于如圖3A所示的擦除功能，以及關(guān)于圖3B和3C所討論的那些功能的多種電壓值能夠依據(jù)期望進(jìn)行修改。例如，能夠在較低的Vd值下利用例如一個(gè)薄的隧道氧化物來(lái)實(shí)現(xiàn)擦除功能。
圖3B說(shuō)明了一個(gè)編程功能示例，其中浮動(dòng)?xùn)烹姌O上閾電壓的增加是由溝道引起的第二電子造成的。如上面提到的那樣，對(duì)依據(jù)本發(fā)明的示范性實(shí)施例配置和生成的設(shè)備能夠用相對(duì)低的電壓來(lái)進(jìn)行編程。由于在很長(zhǎng)時(shí)間內(nèi)(如很多年)浮動(dòng)?xùn)艠O在編程中保持電荷，使得典型的VT大約為2到4伏特(在VB=0時(shí)測(cè)得)，電場(chǎng)應(yīng)足夠低從而使Fowler-Nordheim傳導(dǎo)機(jī)理不起作用。例如二氧化硅漏電流密度約為10-15A/cm2。這可以通過(guò)利用本領(lǐng)域技術(shù)人員公知的干O2氧化方法在電阻率的上界形成電介質(zhì)來(lái)實(shí)現(xiàn)。
由于當(dāng)有泄漏從負(fù)的充電電極流出時(shí)Fowler-Nordheim電流會(huì)非常低，編程電壓VT被負(fù)的充電浮動(dòng)?xùn)艠O保持。當(dāng)聚集在浮動(dòng)?xùn)艠O的電壓襯底間的電場(chǎng)較小時(shí)，編程狀態(tài)就能夠長(zhǎng)時(shí)間保持。
以溝道摻雜濃度大約為2×1017原子/cm3的N溝道晶體管的浮動(dòng)?xùn)艠O的閾電壓VT，其值要適應(yīng)于0.25到0.5微米范圍內(nèi)的技術(shù)，可以用下式給出VT= ΦMS-QF/C0+2ΦF+[2εSε0qNA(2ΦF+VBG)/C0+VFG+∑q/C0其中，ΦMS為金屬-硅功函數(shù)，QF為固定的電荷，ΦF為費(fèi)米電位，C0為電容，εS為硅的介電常數(shù)，ε0為自由空間的允許值，VBG為反向柵極電壓，VFG為編程后場(chǎng)柵上剩余的電壓，∑為硼閾值調(diào)整注入劑量，q為電極上的電荷。
在編程狀態(tài)下，VT足夠高從而使晶體管不能接通。取VT=3V(在VBG=0時(shí)測(cè)量)，QF的低值，VBG=0V，柵極氧化物的厚度為100,其它適合的范例值為NA=2×1017原子/cm3,∑q=0，電壓VFG接近于-0.5V(電子集聚)。這會(huì)產(chǎn)生0.5×106V/cm的低電場(chǎng)，其中幾乎沒(méi)有隧道電流流動(dòng)。能夠使用反向柵極偏壓進(jìn)行編程，但是目標(biāo)閾值壓是沒(méi)有這個(gè)偏壓的，因?yàn)樽x狀態(tài)也是沒(méi)有這個(gè)偏壓的。這會(huì)使在浮動(dòng)?xùn)艠O上必須長(zhǎng)時(shí)間保持的電荷減少。VT指標(biāo)能夠降低，這當(dāng)然會(huì)使浮動(dòng)?xùn)艠O上的電荷進(jìn)一步減少。對(duì)本領(lǐng)域技術(shù)人員來(lái)說(shuō)，顯然能夠?yàn)槌叽缂夹g(shù)指定各種的其它條件。
溝道中靠近表面處相對(duì)較高的摻雜濃度是由幾個(gè)可能的包含p井、擊穿和閾值調(diào)整的硼注入的聚集。公知的暈圈注入過(guò)程能夠被用來(lái)生成暈圈注入管，因此改善擊穿和其它特性。
3C說(shuō)明了與讀功能有關(guān)的示范性電壓。在讀操作期間用低的VD值可以避免熱電子的可靠性問(wèn)題。示范性電壓如下VS和VB為0伏特，Vcc約為3.3伏特，VD約為1至2伏特。低的VT設(shè)成打開(kāi)狀態(tài)用“1”代表，高的VT設(shè)成關(guān)閉狀態(tài)用“0”代表。
如關(guān)于圖3A～3C所討論方法進(jìn)行配置和如關(guān)于圖2所述的利用加工過(guò)程生成的閃速EEPROM單元的示范性實(shí)施例能夠容易地統(tǒng)一到傳統(tǒng)的高性能邏輯過(guò)程中。例如，在0.25微米級(jí)別，傳統(tǒng)的高性能邏輯技術(shù)中一般會(huì)首先利用一硅氮化物層形成淺的溝道隔離區(qū)域，在填充了SiO2后用作化學(xué)機(jī)械拋光(CMP)障礙。然后能夠用高電壓離子注入形成井。然后象圖2中揭示的那樣形成浮動(dòng)?xùn)艠O。第二多晶硅層(即多晶硅層2)用作邏輯晶體管的柵電極。在使用多硅化物或硅化物過(guò)程時(shí)能夠形成多晶硅層2。對(duì)本領(lǐng)域技術(shù)人員來(lái)說(shuō)，能用合適的電介質(zhì)襯墊形成自動(dòng)調(diào)準(zhǔn)觸點(diǎn)是公知的。邏輯晶體管形成為帶有襯墊的輕微摻雜漏(LDD)。用合適的掩膜離子注入步驟在高電平下?lián)诫s形成閃速晶體管擴(kuò)展。因此，本領(lǐng)域技術(shù)人員將會(huì)意識(shí)到形成如圖3所示單元的過(guò)程能夠很容易地用高性能的邏輯過(guò)程集成。
圖4為適用于圖2和3中的新紋理結(jié)構(gòu)襯底EEPROM單元的分隔柵極、雙多晶硅結(jié)構(gòu)的布局示范例。單元的面積依賴于調(diào)準(zhǔn)公差，大約是8到10倍的f2。圖示為n+源線401、浮動(dòng)?xùn)艠O402、字線多晶硅層2-403、自動(dòng)調(diào)準(zhǔn)鎢插入觸點(diǎn)404、位線405、STI區(qū)406和漏極觸點(diǎn)407。沒(méi)有顯示出它們的電介質(zhì)和n+摻雜區(qū)域的細(xì)節(jié)，這對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)是顯而易見(jiàn)的。
本領(lǐng)域的技術(shù)人員會(huì)意識(shí)到上述實(shí)施例和過(guò)程僅僅是舉例說(shuō)明。例如，能夠向?qū)τ趫D2所討論的過(guò)程增加附加的步驟，或是能和圖3A～3C所示的設(shè)備一起使用附加的特征與/或電壓。
本領(lǐng)域技術(shù)人員將會(huì)意識(shí)到本發(fā)明能夠以其它特殊形式實(shí)現(xiàn)而沒(méi)有違反其中的精神或本質(zhì)特征。因此當(dāng)前披露的實(shí)施例可以視為起說(shuō)明作用，而不是起限制作用。本發(fā)明的范圍可以由附加的權(quán)利要求而不是前面的描述來(lái)進(jìn)行說(shuō)明，由此涵概了包含在其中的等價(jià)意義和范圍內(nèi)的所有變化。
權(quán)利要求
1．一種分隔柵閃速存儲(chǔ)器單元包括一由紋理結(jié)構(gòu)單晶襯底氧化形成的隧道氧化物；一在上述隧道氧化物的上面形成的第一浮動(dòng)?xùn)烹姌O；一柵極氧化物，和隧道氧化物分開(kāi)，是在上述單晶襯底的非紋理結(jié)構(gòu)部分上面形成的；以及一在上述第一浮動(dòng)?xùn)烹姌O和上述柵極氧化物的上面形成的第二控制電極。
2．如權(quán)利要求1所述的分隔柵閃速存儲(chǔ)器單元，其特征在于對(duì)上述第一浮動(dòng)?xùn)烹姌O和上述隧道氧化物進(jìn)行自動(dòng)調(diào)準(zhǔn)。
3．如權(quán)利要求1所述的分隔柵閃速存儲(chǔ)器單元，其特征在于在上述第一浮動(dòng)?xùn)烹姌O和上述第二控制電極之間形成一個(gè)氧化物-氮化物-氧化物電介質(zhì)。
4．如權(quán)利要求1所述的分隔柵閃速存儲(chǔ)器單元，其特征在于上述第一浮動(dòng)?xùn)烹姌O的厚度約為120。
5．如權(quán)利要求1所述的分隔柵閃速存儲(chǔ)器單元，其特征在于上述隧道氧化物的厚度約為60到100。
6．如權(quán)利要求3所述的分隔柵閃速存儲(chǔ)器單元，其特征在于上述氧化物-氮化物-氧化物層的厚度約為100到150。
7．如權(quán)利要求1所述的分隔柵閃速存儲(chǔ)器單元，其特征在于上述第一浮動(dòng)?xùn)烹姌O和上述第二控制電極是用多晶硅形成的。
8．一種用于生成分隔柵閃速存儲(chǔ)器單元的方法，包括以下步驟利用紋理結(jié)構(gòu)單晶襯底的氧化形成一隧道氧化物；在上述隧道氧化物的上面形成一第一浮動(dòng)?xùn)烹姌O；在上述單晶襯底的非紋理結(jié)構(gòu)部分上形成一柵極氧化物，并和隧道氧化物分開(kāi)；以及在上述第一浮動(dòng)?xùn)烹姌O和上述柵極氧化物的上面形成一第二控制電極。
9．如權(quán)利要求8所述的方法，包括對(duì)上述第一浮動(dòng)?xùn)藕蜕鲜鏊淼姥趸镞M(jìn)行自動(dòng)調(diào)準(zhǔn)。
10．如權(quán)利要求8所述的方法，包括在上述第一浮動(dòng)?xùn)烹姌O和上述第二控制電極之間形成一個(gè)氧化物-氮化物-氧化物電介質(zhì)。
11．如權(quán)利要求8所述的方法，其特征在于上述第一浮動(dòng)?xùn)艠O的厚度約為120。
12．如權(quán)利要求8所述的方法，其特征在于上述隧道氧化物的厚度約為60到100。
13．如權(quán)利要求11所述的方法，其特征在于上述氧化物-氮化物-氧化物層的厚度約為100到150。
14．如權(quán)利要求8所述的方法，其特征在于上述第一浮動(dòng)?xùn)藕蜕鲜龅诙刂齐姌O是用多晶硅形成的。
15．一種用來(lái)對(duì)分隔柵閃速存儲(chǔ)器單元進(jìn)行編程的方法，包括以下步驟通過(guò)溝道引發(fā)的第二電子增加在第一浮動(dòng)?xùn)烹姌O上的閾值電壓，上述第一浮動(dòng)?xùn)烹姌O是在一個(gè)隧道氧化物上形成的，隧道氧化物已在一個(gè)紋理結(jié)構(gòu)單晶襯底上氧化；和在第二控制電極上施加一個(gè)電壓，第二控制電極是在上述第一浮動(dòng)?xùn)烹姌O和一個(gè)柵極氧化物上形成的，而所述柵極氧化物和隧道氧化物分開(kāi)并且是在上述單晶襯底的非紋理結(jié)構(gòu)部分上形成。
全文摘要
示范性實(shí)施例提供了一種與深亞微米尺度相兼容、適合直接集成到高性能邏輯技術(shù)的閃速EEPROM技術(shù)。與現(xiàn)有技術(shù)不同,示范性實(shí)施例給出了一分隔柵極單元結(jié)構(gòu)的更小的單元面積。依據(jù)本發(fā)明生成閃速EEPROM的示范性過(guò)程包含以減小隧道阻擋層高度(202)的方式生成隧道氧化物(208),并要求對(duì)傳統(tǒng)高性能邏輯技術(shù)產(chǎn)生最小的干擾,不影響邏輯功能性能。
文檔編號(hào)H01L29/788GK1319233SQ00801549
公開(kāi)日2001年10月24日 申請(qǐng)日期2000年5月24日 優(yōu)先權(quán)日1999年5月28日
發(fā)明者J·A·昆寧哈姆, R·A·布蘭查德 申請(qǐng)人:皇家菲利浦電子有限公司