專利名稱：具有自我對準(zhǔn)分離柵極的快閃存儲單元組件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路以及其制造方法。
本發(fā)明也可應(yīng)用于其它半導(dǎo)體組件的制造，例如CMOS、微控制器、微處理器，以及其它特異的集成電路、埋入式記憶應(yīng)用組件等。
工業(yè)上已經(jīng)提出許多種非揮發(fā)性存儲元件，其中一種存儲元件是可抹除程序化的只讀存儲器(EPROM)組件，此組件可讀、寫和可抹除，例如可程序化。此EPROM組件主要是利用一種具有二位狀態(tài)的浮置柵極場效晶體管，而二位狀態(tài)代表的就是浮置電極中是否有電荷存在。即使正常的高訊號被施加到EPROM晶體管的柵極時，電荷通常多到足以防止導(dǎo)通。
現(xiàn)有的快閃EEPROM結(jié)構(gòu)，如圖1～2顯示的是一種現(xiàn)有分離柵極快閃存儲單元的簡圖。如圖所示，這些圖中包括有現(xiàn)有分離柵極快閃存儲單元的上視圖或平視圖100和側(cè)視圖150。上視圖100中顯示有場隔離氧化區(qū)(101)，其一般均以FOX區(qū)表示。FOX區(qū)可將主動組件區(qū)中的一個單元區(qū)與另一個單元區(qū)彼此分開及/或隔離?？扉W存儲元件是定義在FOX區(qū)之間的區(qū)域?？扉W存儲元件包括有一浮置柵極105，定義在FOX區(qū)有部份重疊的區(qū)域?？刂茤艠O103是位元元在部份覆蓋浮置柵極和FOX區(qū)107的位置。此外，圖中也顯示有一露出源極/漏極區(qū)的接觸窗109。浮置柵極則是利用現(xiàn)有定義技術(shù)形成，所形成的浮置柵極結(jié)構(gòu)部份與FOX區(qū)域107重疊。然而，現(xiàn)有的浮置柵極并未自我對準(zhǔn)，且會導(dǎo)致較大的單元尺寸。
側(cè)視圖150顯示的是沿圖1中的剖面線A-B剖開的剖面圖?？扉W存儲單元的側(cè)視圖150中，包括有一基底117，其一般是半導(dǎo)體基底，或硅基底。位在基底117上表面的是一介電層121，其一般稱為遂穿氧化層。位在遂穿氧化層上的則是一浮置柵極115?？刂茤艠O103則是部份覆蓋浮置柵極105，以形成″分離″的柵極構(gòu)形。晶體管源極區(qū)111是定義在遂穿氧化層下的基底中，而晶體管漏極區(qū)113則是定義在遂穿氧化層下的基底中。此外，漏極區(qū)113并且耦接控制柵極層103。接觸區(qū)109是定義在覆蓋漏極區(qū)113的位置。介電層則是覆蓋晶體管結(jié)構(gòu)的部份控制柵極層、浮置柵極層、FOX區(qū)以及其它晶體管區(qū)域。
上述的快閃組件是利用Fowler-Nordheim遂穿電子進(jìn)行抹除動作，例如將挑選的電壓施加到VD、VS以及VCG，使射出電子經(jīng)由浮置柵極邊緣到達(dá)控制柵極。此使電子以相反方向位移的啟始電壓可使晶體管的讀取模式為″激活″狀態(tài)。在程序化模式中，當(dāng)高電壓施加到源極藉電以產(chǎn)生熱電子時，控制柵極的電壓約為1.5～3.0V。這些熱電子具有足夠能量可克服氧化障礙，并且進(jìn)入浮置柵極，使得啟始電壓往正方向位移，導(dǎo)致晶體管的讀取模式轉(zhuǎn)變?yōu)椤尻P(guān)閉″。一般來說，抹除狀態(tài)相當(dāng)于儲存于單元單元內(nèi)的邏輯″1″，而程序化狀態(tài)則相當(dāng)于儲存于單元單元內(nèi)的邏輯″0″。當(dāng)然，若有特別的指示，反過來，抹除狀態(tài)相當(dāng)于儲存于單元單元內(nèi)的邏輯″0″，而程序化狀態(tài)相當(dāng)于儲存于單元單元內(nèi)的邏輯″1″也是可以的。
現(xiàn)有的組件需要高源極/浮置柵極耦合比，但低控制柵極/浮置柵極耦合比。此外，現(xiàn)有單元單元結(jié)構(gòu)中尚存在有許多限制。為了縮小線寬，最好的方法是降低單元尺寸。然而，單元尺寸通常受限于控制柵極層的尺寸，其大小應(yīng)該要足夠大以增加快閃組件的柵極耦合率。柵極耦合率可通過如下所示的簡單表示法定義柵極耦合率∝Cono/(Ctox+Cono)其中Cono是氧化物/氮化物/氧化物的電容值；而Ctox則是遂穿氧化物的電容值如上所示，柵極耦合率(″GCR″)一般會隨為隨遂穿氧化層的厚度減少而增加，并導(dǎo)致該層電容值的降低。不幸地，這些現(xiàn)有組件在減少遂穿氧化層的厚度后，往往無法保持有效的組件性能。此外，現(xiàn)有組件的幾何構(gòu)形也限制了遂穿氧化層對ONO層的相對區(qū)域。因此，如上所述，GCR似乎無法以簡單和有效花費(fèi)的方式被調(diào)整。一些廠商嘗試提供有別于圖1和圖2所示的幾何構(gòu)形，然這些往往會需要額外的巨額花費(fèi)或者限制組件制造。
目前，已有各式各樣的EPROMs。在傳統(tǒng)式的EPROMs中，其可被電性程序化，并且以紫外線暴露進(jìn)行抹除，這些EPROMs一般指的就是紫外線可抹除程序化只讀存儲器(″UVEPROMs″)。UVEPROMs可利用施加一正電壓于柵極上，使其可被位在UVEPROM晶體管間的漏極和源極間運(yùn)行的高電流所程序化。此施加于柵極上的正電壓可吸引由漏極到源極的電流中具有能量的電子(例如熱電子)，使得電子溢出或射入浮置柵極，并且被捕捉在浮置柵極內(nèi)。
其它種類的電性可抹除程序化只讀存儲器(″EEPROM″或″E2PROM″)。EEPROM一般都是以所謂的Fowler-Nordheim遂穿現(xiàn)象進(jìn)行電性程序化和抹除的動作。另外一種EPROM是″快閃EPROM″，其乃利用熱電子進(jìn)行程序化，而其抹除動作則是利用Fowler-Nordheim遂穿現(xiàn)象?？扉WEPROMS可利用閃光被抹除，或者利用Fowler-Nordheim遂穿現(xiàn)象以大塊模式同時進(jìn)行一數(shù)組單元單元或部分?jǐn)?shù)組單元單元的抹除動作，此類快閃EPROMs通常稱為″快閃單元單元″或″快閃組件″。
然而，快閃存儲單元通常都是龐大且無法在想要的空間下制作，故必須使用構(gòu)形復(fù)雜的多層?xùn)艠O層作為控制柵極和浮置柵極。因此，快閃存儲單元通常無法像其它種類的存儲元件般緊密地整合或密集。此外，快閃存儲元件通常需要高柵極耦合率，以達(dá)成想要的可程序性和功能性。高柵極偶合率通?？衫迷黾涌刂茤艠O相對于浮置柵極的表面積而達(dá)成，然此舉將降低浮置柵極耦接到存儲單元的信道區(qū)的表面積。不幸地，要增加?xùn)艠O耦合率而不顯著增加存儲單元的尺寸是困難的。
有鑒于此，發(fā)展一種容易制造，且花費(fèi)經(jīng)濟(jì)、可信度佳的快閃存儲單元結(jié)構(gòu)乃是當(dāng)務(wù)之急。
本發(fā)明的目的在于提供一種具有自我對準(zhǔn)分離柵極的快閃存儲單元組件及其制造方法，例如快閃存儲單元，在根據(jù)本發(fā)明的一實(shí)施例中，本發(fā)明提供一種新穎的自我對準(zhǔn)浮置柵極層或多晶硅層的制造方法，且在一些實(shí)施例中此自我對準(zhǔn)浮置柵極可降低得到的快閃存儲單元尺寸。
本發(fā)明的目的可以通過以下措施來達(dá)到
一種具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路的制造方法，其步驟包括形成一半導(dǎo)體基底；形成一第一隔離區(qū)以及一第二隔離區(qū)于該基底上，該隔離區(qū)具有一主動區(qū)，且該主動區(qū)是定義在該第一隔離區(qū)和該第二隔離區(qū)間的凹陷區(qū)域；形成一介電層覆蓋該主動區(qū)；形成一材料層覆蓋該第一隔離區(qū)、該第二隔離區(qū)以及該主動區(qū)；以及選擇性去除部分覆蓋該第一隔離區(qū)和該第二隔離區(qū)的材料層，并且在該凹陷區(qū)形成一實(shí)質(zhì)平坦化的材料區(qū)，且該實(shí)質(zhì)平坦化的材料區(qū)是自我對準(zhǔn)于該凹陷區(qū)。
一種具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路，該組件包括有一半導(dǎo)體基底；一位在該半導(dǎo)體基底上的第一隔離區(qū)和一第二隔離區(qū)，其中在該第一隔離區(qū)和該第二隔離區(qū)間的凹陷區(qū)并定義有一主動區(qū)；一遂穿介電層定義于該主動區(qū)上；一自我對準(zhǔn)浮置柵極層定義于該凹陷區(qū)的主動區(qū)上；一介電層定義覆蓋于該浮置柵極上；一控制柵極定義覆蓋部份該浮置柵極層；其中，該浮置柵極層和該控制柵極層定義為一分離式柵極結(jié)構(gòu)。
一種具有自我對準(zhǔn)分離柵極的快閃存儲單元半導(dǎo)體的制造方法，其步驟包括提供一半導(dǎo)體基底；形成一第一隔離區(qū)和一第二隔離區(qū)于該半導(dǎo)體基底上，該隔離區(qū)具有一主動區(qū)，且該主動區(qū)是位在該第一隔離區(qū)和該第二隔離區(qū)之間的凹陷區(qū)；形成一介電層覆蓋該主動區(qū)；沉積一材料層覆蓋該第一隔離區(qū)、該第二隔離區(qū)和該主動區(qū)；選擇性去除部份覆蓋該第一隔離區(qū)和該第二隔離區(qū)的該材料層，并且形成一實(shí)質(zhì)平坦的材料區(qū)于該凹陷區(qū)內(nèi)，該實(shí)質(zhì)平坦的材料區(qū)定義為浮置柵極；形成一介電層覆蓋該浮置柵極；以及形成一控制柵極覆蓋該介電層。
本發(fā)明相比現(xiàn)有技術(shù)具有如下優(yōu)點(diǎn)本發(fā)明乃揭示一種形成半導(dǎo)體集成電路組件的方法，其步驟乃系形成一半導(dǎo)體基底、形成一第一隔離區(qū)以及一第二隔離區(qū)于基底上，此隔離區(qū)具有一主動區(qū)，該主動區(qū)是定義在第一隔離區(qū)和第二隔離區(qū)間的凹陷區(qū)域內(nèi)。然后，形成一介電層覆蓋此主動區(qū)，形成一材料層覆蓋于第一隔離區(qū)、第二隔離區(qū)以及主動區(qū)上，并且選擇性去除部分覆蓋于第一隔離區(qū)和第二隔離區(qū)上的材料層，且在凹陷區(qū)形成一實(shí)質(zhì)平坦化的材料區(qū)，實(shí)質(zhì)平坦化的材料區(qū)是自我對準(zhǔn)于凹陷區(qū)。
如上所述的形成半導(dǎo)體集成電路組件的方法，其中由于構(gòu)成浮置柵極的材料層是自我對準(zhǔn)于凹陷區(qū)，故可降低后續(xù)完成的快閃存儲單元的尺寸。
在一特例中，本發(fā)明提供一種新穎的半導(dǎo)體集成電路組件(例如快閃存儲單元)制造方法，此方法包括有多個步驟，例如提供一半導(dǎo)體基底，該基底一般為硅晶片。在半導(dǎo)體基底上定義出包括第一隔離區(qū)和第二隔離區(qū)在內(nèi)的場隔離區(qū)，且在該第一隔離區(qū)和第二隔離區(qū)間并定義有一凹陷區(qū)。其中，場隔離區(qū)可利用一般稱為LOCOS的區(qū)域硅氧化制程或其它方法形成。此方法也包括沉積一材料層，以覆蓋主動區(qū)的步驟，該主動區(qū)可為快閃存儲元件的遂穿氧化層。
之后，沉積一材料層，例如多晶硅層，覆蓋第一隔離區(qū)、第二隔離區(qū)以及主動區(qū)。然后，選擇性去除部分覆蓋第一隔離區(qū)和第二隔離區(qū)的材料層，并且在該凹陷區(qū)形成一實(shí)質(zhì)平坦化的材料區(qū)，且該實(shí)質(zhì)平坦化的材料區(qū)是自我對準(zhǔn)于該凹陷區(qū)。此一方法可使浮置柵極自動對準(zhǔn)場氧化區(qū)，且利用凹陷區(qū)可增加控制柵極對浮置柵極的耦合率。
在一較佳實(shí)施例中，選擇性去除的步驟可利用化學(xué)機(jī)械研磨法或平坦化法。自我對準(zhǔn)材料區(qū)例如可為一快閃存儲元件中的浮置柵極。
在另一實(shí)施例中，本發(fā)明提供一種具有自我對準(zhǔn)浮置柵極結(jié)構(gòu)的存儲單元，此存儲單元包括有一半導(dǎo)體基底，該半導(dǎo)體上并形成有一第一隔離區(qū)、第二隔離區(qū)，以及位在第一隔離區(qū)和第二隔離區(qū)間的主動區(qū)；一覆蓋在主動區(qū)上的遂穿介電層(例如氧化層、氮氧化層、或氮化層)；一定義在主動區(qū)內(nèi)的凹陷區(qū)中的自我對準(zhǔn)浮置柵極層；一定義覆蓋于浮置柵極層上的介電層；一部分覆蓋該浮置柵極層的控制柵極層；且該浮置柵極層和該控制柵極層是定義為分離柵極結(jié)構(gòu)。因此，根據(jù)本發(fā)明所制造的自我對準(zhǔn)浮置柵極層不僅可降低單元尺寸且可比現(xiàn)有技術(shù)更精確地制造。
在另一實(shí)施例中，本發(fā)明揭示了一種形成具有自我對準(zhǔn)柵極層或?qū)щ妼拥募呻娐方M件的方法，此方法包括有多個步驟，例如提供一基底，其一般為硅晶片。其次，形成包括第一隔離區(qū)以及第二隔離區(qū)在內(nèi)的隔離區(qū)于該基底上。此外，在形成隔離區(qū)時，并且在第一隔離區(qū)和第二隔離區(qū)間定義出一凹陷區(qū)。其中，場隔離區(qū)可利用一般稱為LOCOS的區(qū)域硅氧化工藝或其它方法形成。然后，沉積一材料層，例如多晶硅層，覆蓋第一隔離區(qū)、第二隔離區(qū)以及主動區(qū)。然后，選擇性去除部分覆蓋第一隔離區(qū)和第二隔離區(qū)的材料層，并且在該凹陷區(qū)形成一實(shí)質(zhì)平坦化的材料區(qū)，且該實(shí)質(zhì)平坦化的材料區(qū)是自我對準(zhǔn)于該凹陷區(qū)。
本發(fā)明可根據(jù)現(xiàn)有技術(shù)達(dá)成如上所述的優(yōu)點(diǎn)。在一些實(shí)施例中，本發(fā)明可提供較小的單元尺寸，且可利用自我對準(zhǔn)多晶硅工藝改善組件的積集度。如上所述，本發(fā)明可利用現(xiàn)有的制造技術(shù)，例如化學(xué)機(jī)械研磨法或平坦化法，故假使這些工具存在情況下并不需要額外資金的花費(fèi)。此外，在一些實(shí)施例中，本發(fā)明可利用自我對準(zhǔn)工藝防止對準(zhǔn)誤差發(fā)生。
本發(fā)明可利用已知的制造技術(shù)達(dá)到如上所述的眾多優(yōu)點(diǎn)，然而為使本發(fā)明的優(yōu)點(diǎn)和特征更清楚可見，茲將以根據(jù)本發(fā)明的較佳實(shí)施例，配合相關(guān)附圖，詳細(xì)說明如下


圖1～2顯示的是一種現(xiàn)有分離柵極快閃存儲單元的簡圖。
圖3～4顯示的是根據(jù)本發(fā)明的一實(shí)施例所制備出來的快閃存儲單元簡圖。
圖5～13顯示的是根據(jù)本發(fā)明的實(shí)施例以制備快閃存儲單元的剖面。
本發(fā)明的快閃EEPROM結(jié)構(gòu)和其制造方法，如圖3和圖4顯示的是根據(jù)本發(fā)明的一實(shí)施例所制造出來的快閃存儲單元簡圖，惟這些圖標(biāo)僅用以方便說明本發(fā)明，并非用以限定本發(fā)明的專利范圍。任何熟悉此技藝者在參閱本發(fā)明后，當(dāng)可做少許的修改與潤飾。如圖所示，這些圖式包括有至少一根據(jù)本發(fā)明的實(shí)施例所制造出來的分離柵極快閃存儲單元的上視圖或平視圖200，以及一側(cè)視圖或剖視圖250。上視圖200顯示有場氧隔離氧化區(qū)201，其一般是以FOX表示。FOX區(qū)是用來分離及/或隔離主動組件區(qū)上的一個單元區(qū)與另一個單元區(qū)。雖然圖中顯示的是以FOX區(qū)隔離單元區(qū)，然而也可視需要而使用其它種類的隔離工藝。
快閃存儲元件是定義在FOX間的區(qū)域，該快閃存儲元件包括有多個特征，例如位在FOX區(qū)域間的浮置柵極205?？刂茤艠O203則是覆蓋部分的浮置柵極和部分的FOX區(qū)。此外，圖中也顯示露出源極/漏極區(qū)的接觸開口209。浮置柵極結(jié)構(gòu)205可利用一新穎的步驟，于FOX區(qū)域中形成一浮置柵極結(jié)構(gòu)。本發(fā)明的浮置柵極是自我對準(zhǔn)的，如標(biāo)號207所示。此外，浮置柵極是自我對準(zhǔn)于側(cè)面或者X-方向。
側(cè)視圖250是沿圖3的線段AB剖開所繪制的圖式。側(cè)視圖250中的快閃存儲元件包括有一硅基底217，其通常為一半導(dǎo)體基底或硅基底。介電層221是定義覆蓋于基底217的上表面，此介電層一般稱為遂穿氧化層。浮置柵極205是定義在遂穿氧化層上。在一些實(shí)施例中，遂穿氧化層可以用遂穿氮化層、遂穿氮氧化硅層以及其它適當(dāng)?shù)慕殡妼尤〈Ｔ诙鄶?shù)的實(shí)施例中，遂穿層是實(shí)質(zhì)不帶有微孔且型態(tài)實(shí)質(zhì)上一致形式。
控制柵極層202是定義覆蓋部分浮置柵極205，以形成″分離″柵極構(gòu)形。晶體管源極區(qū)211是定義在遂穿氧化層底下的區(qū)域，而晶體管漏極區(qū)213也是定義在遂穿氧化層底下的區(qū)域。介電層覆蓋了部分晶體管結(jié)構(gòu)的控制柵極層、浮置柵極層、FOX區(qū)以及其它晶體管區(qū)，其中介電層可由多種材料構(gòu)成，例如硼磷硅玻璃(″BPSG″)、磷硅玻璃(″PSG″)、化學(xué)氣相沉積的氧化物、氟化玻璃(″FSG″)以及其它介電材料。
圖2和圖4中的組件僅是快閃存儲單元的一個組件。在多數(shù)實(shí)施例中，快閃集成電路組件芯片是由數(shù)百萬的上述組件所構(gòu)成。在較佳實(shí)施例中，快閃記憶基底電路具有至少256K個單元或者4百萬個單元?？扉W存儲單元也可以埋入式設(shè)計或其它設(shè)計，與一個微處理器整合。當(dāng)然，可視需要調(diào)整設(shè)計方式以及需要的單元數(shù)目。
本發(fā)明的快閃組件可利用Fowler-Nordheim遂穿電子進(jìn)行抹除動作，例如將挑選的電壓施加到VS、VCG和VD，將射出的電子由浮置柵極的邊緣219到達(dá)控制柵極，使浮置柵極變成帶有相當(dāng)多的正電荷。此使電子以相反方向位移的啟始電壓可使晶體管的讀取模式為″激活″狀態(tài)。在程序化模式中，當(dāng)高電壓施加到源極接面以產(chǎn)生熱電子時，控制柵極的電壓約為1.5～3.0V。這些熱電子具有足夠能量可克服氧化障礙，并且進(jìn)入浮置柵極，使得啟始電壓往正方向位移，導(dǎo)致晶體管的讀取模式轉(zhuǎn)變?yōu)椤尻P(guān)閉″。一般來說，抹除狀態(tài)相當(dāng)于儲存于單元內(nèi)的邏輯″1″，而程序化狀態(tài)則相當(dāng)于儲存于單元內(nèi)的邏輯″0″。當(dāng)然，若有特別的指示，反過來以抹除狀態(tài)相當(dāng)于儲存于單元內(nèi)的邏輯″0″，而程序化狀態(tài)相當(dāng)于儲存于單元內(nèi)的邏輯″1″也是可以的。
表一所顯示的是挑選電壓以測試組件功能的順序，此順序僅用以說明本發(fā)明，并非用以限定本發(fā)明。
表1程序化、抹除資料、讀取資料
根據(jù)本發(fā)明的實(shí)施例，其制造流程簡述如下1.提供一半導(dǎo)體基底；2.形成N型井和P型井；3.成長場隔離氧化層；4.成長遂穿氧化層；5.形成第一多晶硅層；6.摻雜第一多晶硅層；7.對該第一多晶硅層施一平坦化處理；
8.形成一氮化層于該墊氧化層上；9.定義該氮化層；10.氧化該第一多晶硅層；11.去除定義過的氮化層；12.蝕刻第一多晶硅層；13.形成高電壓移植掩膜；14.施行高電壓移植；15.形成薄氮化層；16.形成氮化物側(cè)壁子；17.形成控制柵極介電層；18.摻雜第二多晶硅層；19.形成第二多晶硅層；20.定義第二多晶硅層；21.蝕刻氧化層；22.形成源極氧化層；23.形成第二多晶硅層；24.定義第二多晶硅層；25.使源極內(nèi)的雜質(zhì)擴(kuò)散驅(qū)入；26.移植源極/漏極區(qū)；以及27.施行剩余的步驟。
如上所述的步驟，顯示的是一種根據(jù)本發(fā)明的實(shí)施例以形成快閃存儲單元的新方法，其具有許多優(yōu)點(diǎn)，例如可形成自我對準(zhǔn)柵極結(jié)構(gòu)等。上述的這些步驟將參照附圖和圖號，詳細(xì)說明如下。
圖5～12顯示的是一根據(jù)本發(fā)明的制造方法所得到的快閃存儲單元的剖視圖和上視圖，此方法開始是先在半導(dǎo)體基底上形成場隔離氧化區(qū)201，該半導(dǎo)體基底一般是由硅所構(gòu)成，但也可為其它材料。場隔離氧化區(qū)201通常是利用硅局部氧化程序形成，其中較為人所熟知的是LOCOS，或者其它形式的LOCOS，或者其它隔離工藝。
其次，形成一遂穿介電層221或介電層覆蓋半導(dǎo)體基底表面，且介電層特別是定義在隔離區(qū)201間的主動區(qū)內(nèi)。如圖所示，主動區(qū)一般是位在兩個隔離區(qū)201間的凹陷區(qū)內(nèi)。遂穿介電層通常是由高品質(zhì)的氧化物所構(gòu)成，例如熱氧化物或其它物。介電層也可由多層結(jié)構(gòu)、氮氧化硅、氮化硅以及其它材料所構(gòu)成。
然后，如圖6所示，形成一多晶硅層204覆蓋遂穿介電層221和隔離區(qū)201。如圖所示，多晶硅層204具有相當(dāng)一致的厚度并且持續(xù)到覆蓋凹陷區(qū)和場隔離區(qū)。多晶硅層通?？衫酶鞣N技術(shù)沉積，在一些實(shí)施例中，多晶硅層沉積是位在是在低溫的大氣狀態(tài)下形成，其將在稍后結(jié)晶化；或者，此多晶硅層可在多晶硅化狀態(tài)下形成。此多晶硅的摻雜可利用擴(kuò)散(例如POCl3)、線上(in-situ)摻雜(例如膦)或離子移植法完成。在設(shè)計原則為0.5μm或者更小的實(shí)施例中，多晶硅層的厚度約為2.0μm或者更小。由于后續(xù)的平坦化步驟，故多晶硅層的厚度通常并不會造成困難。
如圖7所示，施一平坦化步驟，去除多晶硅層的突出部位。圖7顯示的是側(cè)視圖和上視圖。平坦化步驟通常是使用化學(xué)機(jī)械研磨法或平坦化法?；瘜W(xué)機(jī)械研磨法或平坦化法，一般以CMP表示，是一種研磨包括半導(dǎo)體基底和覆蓋于基底上的薄膜的技術(shù)。利用此技術(shù)，便可將隔離表面較高的介電材料去除?；瘜W(xué)機(jī)械研磨時是使用一個具有單一大研磨墊板的裝置，在其旋轉(zhuǎn)便可將置于研磨墊板上的不平坦基底或薄膜研磨掉，此外研磨墊上并需要涂布一種具有研磨性質(zhì)的化學(xué)研漿，改善研磨墊的研磨性質(zhì)，并進(jìn)而改善基底或薄膜的研磨效果。
在一特例中，化學(xué)機(jī)械研磨程序是使用一種挑選出來的反應(yīng)條件，使得研磨過程中可選擇性地去除介電材料而不會破壞或去除已定義的遮蔽層。此反應(yīng)條件是使用一種包括二氧化硅為主的研磨材料所構(gòu)成的研漿，然后與一種適當(dāng)?shù)娜芤?例如氫氧化鉀)混合。研磨墊壓在介電材料層上，去除突出的介電材料層，然后形成一實(shí)質(zhì)平坦層于溝渠上的區(qū)域。如圖所示，實(shí)質(zhì)平坦層的高度實(shí)質(zhì)上與遮蔽層相等或相當(dāng)。在其它實(shí)施例中，實(shí)質(zhì)平坦層是較低或較高，其乃決定于所使用的介電材料和平坦化方法。利用多晶硅方法和平坦化工藝，便可形成一自我對準(zhǔn)多晶硅材料。
如圖8所示，在多晶硅層205上形成一定義好的介電材料層206，此材料可利用各種技術(shù)形成。然后，在氧化前先以一如圖8的上視圖所示的掩膜結(jié)構(gòu)遮蔽多晶硅層，其中掩膜結(jié)構(gòu)可為具裸露區(qū)域的氮化硅層圖案204。然后，先于氧化火爐內(nèi)進(jìn)行熱退火處理，將裸露的多晶硅區(qū)域206氧化，再去除氮化掩膜。然后，選擇性蝕刻去除上視圖中標(biāo)號P1的多晶硅部位208。然后，再施一移植步驟，將雜質(zhì)導(dǎo)入組件的源極/漏極區(qū)內(nèi)，以形成如圖9中的上視圖所示的輕摻雜區(qū)。
此外，可對該組件施加額外的步驟，例如以一氧化層覆蓋于第一多晶硅層上。在特一的實(shí)施例中，本發(fā)明利用火爐氧化程序，以蒸氣氧化法形成一氧化物所構(gòu)成的介電層。然后，沉積積一薄氮化層覆蓋于此氧化層上。此氧化物/氮化物/氧化物構(gòu)成的組合結(jié)構(gòu)，一般以O(shè)NO表示。當(dāng)然，也可視需要，決定使用其它形式的介電層。側(cè)壁子通常是利用這些介電材料形成。
然后，形成一第二多晶硅層或控制柵極層覆蓋于上述的結(jié)構(gòu)表面。多晶硅層一般可利用各種技術(shù)沉積。再一些實(shí)施例中，多晶硅層沉積是位在是在低溫的大氣狀態(tài)下形成，其將在稍后結(jié)晶化；或者，此多晶硅層可在多晶硅化狀態(tài)下形成。此多晶硅的摻雜可利用擴(kuò)散(例如POCl3)、線上摻雜(例如膦)或離子移植法完成。接著，再以如圖10所示的遮蔽步驟和蝕刻步驟定義此多晶硅層。然后，先蝕刻或清除位在源極/漏極區(qū)表面的氧化物，然后再重新長一氧化層覆蓋源極/漏極表面。然后，如圖10所示般，遮蔽第二多晶硅層，然后再次蝕刻，形成如圖12和圖13顯示的浮置柵極和控制柵極的部分完整組件結(jié)構(gòu)。
請參閱圖13，其顯示的是包括基底217(一般是半導(dǎo)體或硅基底)在內(nèi)的快閃存儲元件的側(cè)視圖250?；?17表面并覆蓋有一介電層221，一般稱為遂穿氧化層，而位在遂穿氧化層式的則是一浮置柵極層205。在一些實(shí)施例中，遂穿氧化層可由遂穿氮化層、遂穿氮氧化硅以及其它材料代替。在大多數(shù)的例子中，遂穿層是實(shí)質(zhì)上不含微孔且型態(tài)實(shí)質(zhì)是單一形式。
控制柵極層203則部分覆蓋浮置柵極層，以形成″分離″柵極構(gòu)形。晶體管源極區(qū)211是定義在遂穿氧化層底下的基底，而晶體管漏極213則是定義在遂穿氧化層底下耦接控制柵極層的基底。接觸區(qū)是定義在覆蓋漏極區(qū)的位置。介電層則是覆蓋了包括部分控制柵極層、浮置柵極層、FOX區(qū)、以及其它晶體管區(qū)域在內(nèi)的晶體管結(jié)構(gòu)。介電層的材料可選自硼磷硅玻璃(″BPSG″)、磷硅玻璃(″PSG″)、化學(xué)氣相沉積氧化物(″CVD oxide″)、氟化玻璃(″FSG″)，以及其它適當(dāng)?shù)慕殡姴牧稀?br> 雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，所作的各種更動與潤飾均落在本發(fā)明的范圍內(nèi)，因此本發(fā)明的專利保護(hù)范圍當(dāng)視后附的權(quán)利要求并結(jié)合說明書和附圖的范圍為準(zhǔn)。
權(quán)利要求
1.一種具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路的制造方法，其特征是其步驟包括形成一半導(dǎo)體基底；形成一第一隔離區(qū)以及一第二隔離區(qū)于該基底上，該隔離區(qū)具有一主動區(qū)，且該主動區(qū)是定義在該第一隔離區(qū)和該第二隔離區(qū)間的凹陷區(qū)域；形成一介電層覆蓋該主動區(qū)；形成一材料層覆蓋該第一隔離區(qū)、該第二隔離區(qū)以及該主動區(qū)；以及選擇性去除部分覆蓋該第一隔離區(qū)和該第二隔離區(qū)的材料層，并且在該凹陷區(qū)形成一實(shí)質(zhì)平坦化的材料區(qū)，且該實(shí)質(zhì)平坦化的材料區(qū)是自我對準(zhǔn)于該凹陷區(qū)。
2.如權(quán)利要求1所述的具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路的制造方法，其特征是其中該平坦化步驟是利用化學(xué)機(jī)械研磨法完成。
3.如權(quán)利要求1所述的具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路的制造方法，其特征是其中這些隔離區(qū)包括有氧化物。
4.如權(quán)利要求1所述的具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路的制造方法，其特征是其中該較厚的材料層包括多晶硅。
5.如權(quán)利要求1所述的具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路的制造方法，其特征是其中該第一隔離區(qū)和第二隔離區(qū)是利用區(qū)域硅氧化工藝法制備。
6.如權(quán)利要求1所述的具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路的制造方法，其特征是其中該實(shí)質(zhì)平坦化區(qū)域被定義為浮置柵極。
7.如權(quán)利要求1所述的具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路的制造方法，其特征是其中還包括一步驟，以形成一介電層覆蓋該實(shí)質(zhì)平坦化的材料區(qū)。
8.如權(quán)利要求7所述的具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路的制造方法，其特征是其中還包括一步驟，以形成一控制柵極層覆蓋該介電層。
9.如權(quán)利要求8所述的具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路的制造方法，其特征是其中該實(shí)質(zhì)平坦化材料區(qū)、該介電層和該控制柵極層定義為EEPROM半導(dǎo)體組件的柵極結(jié)構(gòu)。
10.如權(quán)利要求9所述的具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路的制造方法，其特征是其中該EEPROM半導(dǎo)體組件包括一EEPROM半導(dǎo)體組件。
11.一種具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路，其特征是該組件包括有一半導(dǎo)體基底；一位在該半導(dǎo)體基底上的第一隔離區(qū)和一第二隔離區(qū)，其中在該第一隔離區(qū)和該第二隔離區(qū)間的凹陷區(qū)并定義有一主動區(qū)；一遂穿介電層定義于該主動區(qū)上；一自我對準(zhǔn)浮置柵極層定義于該凹陷區(qū)的主動區(qū)上；一介電層定義覆蓋于該浮置柵極上；一控制柵極定義覆蓋部份該浮置柵極層；其中，該浮置柵極層和該控制柵極層定義為一分離式柵極結(jié)構(gòu)。
12.如權(quán)利要求11所述的具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路，其特征是其中該遂穿介電層包括有二氧化硅。
13.如權(quán)利要求11所述的具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路，其特征是其中該第一隔離區(qū)和該第二隔離區(qū)是利用區(qū)域硅氧化工藝法制備。
14.如權(quán)利要求11所述的具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路，其特征是其中該浮置柵極層包括有多晶硅。
15.如權(quán)利要求11所述的具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路，其特征是其中該控制柵極包括有多晶硅。
16.如權(quán)利要求11所述的具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路，其特征是其中該自我對準(zhǔn)浮置柵極具有一上表面，與該第一隔離區(qū)和該第二隔離區(qū)的上表面切齊。
17.如權(quán)利要求11所述的具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路，其特征是其中該自我對準(zhǔn)浮置柵極是利用化學(xué)機(jī)械研磨法提供。
18.如權(quán)利要求11所述的具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路，其特征是自我對準(zhǔn)浮置柵極是位在該第一隔離區(qū)的外緣。
19.如權(quán)利要求11所述的具有自我對準(zhǔn)分離柵極的快閃存儲單元集成電路，其特征是自我對準(zhǔn)浮置柵極是位在該第二隔離區(qū)的外緣。
20.一種具有自我對準(zhǔn)分離柵極的快閃存儲單元半導(dǎo)體的制造方法，其特征是其步驟包括提供一半導(dǎo)體基底；形成一第一隔離區(qū)和一第二隔離區(qū)于該半導(dǎo)體基底上，該隔離區(qū)具有一主動區(qū)，且該主動區(qū)是位在該第一隔離區(qū)和該第二隔離區(qū)之間的凹陷區(qū)；形成一介電層覆蓋該主動區(qū)；沉積一材料層覆蓋該第一隔離區(qū)、該第二隔離區(qū)和該主動區(qū)；選擇性去除部份位覆蓋該第一隔離區(qū)和該第二隔離區(qū)的該材料層，并且形成一實(shí)質(zhì)平坦的材料區(qū)于該凹陷區(qū)內(nèi)，該實(shí)質(zhì)平坦的材料區(qū)定義為浮置柵極；形成一介電層覆蓋該浮置柵極；以及形成一控制柵極覆蓋該介電層。
全文摘要
本發(fā)明揭示一種具有自我對準(zhǔn)柵極層的集成電路的方法,一基底,為硅晶片。在半導(dǎo)體基底上包括第一隔離區(qū)和第二隔離區(qū)的場隔離區(qū),在該第一隔離區(qū)和第二隔離區(qū)間并有一凹陷區(qū)。場隔離區(qū)利用LOCOS的區(qū)域硅氧化方法或其它方法形成。然后,沉積一材料層,如多晶硅層,覆蓋第一隔離區(qū)、第二隔離區(qū)以及主動區(qū)。然后,選擇性去除部分覆蓋第一隔離區(qū)和第二隔離區(qū)的材料層,并且在該凹陷區(qū)形成一實(shí)質(zhì)平坦化的材料區(qū),該材料區(qū)是自我對準(zhǔn)于該凹陷區(qū)。
文檔編號H01L21/70GK1377073SQ01109200
公開日2002年10月30日 申請日期2001年3月22日 優(yōu)先權(quán)日2001年3月22日
發(fā)明者陳炳動 申請人:華邦電子股份有限公司