專利名稱：降低等離子損害的導(dǎo)流電路及半導(dǎo)體制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種金屬氧化物半導(dǎo)體(metal-oxide semiconductor，MOS)晶體管的導(dǎo)流電路，以減少M(fèi)OS晶體管的柵極氧化層(gate oxide)所遭受的等離子損害(plasma damage)。本發(fā)明還涉及減小等離子損害的半導(dǎo)體制造方法。
金屬氧化物半導(dǎo)體(metal-oxide semiconductor，MOS)晶體管是一種最常被應(yīng)用于集成電路(integrated circuits)中的電子元件。MOS晶體管是由柵極(gate)、源極(source)以及漏極(drain)等三種不同電極所構(gòu)成的四接點(diǎn)元件，其主要是利用MOS晶體管的柵極在不同的柵極電壓下所形成的通道效應(yīng)(channel effect)來做為一種源極與漏極間的數(shù)字式(digitalized)固態(tài)開關(guān)，以搭配其他元件應(yīng)用在各種邏輯與存儲(chǔ)器的集成電路產(chǎn)品上。
請(qǐng)參考

圖1至圖4，圖1至圖4為現(xiàn)有的制作MOS晶體管的方法示意圖。如圖1所示，現(xiàn)有MOS晶體管制作于一半導(dǎo)體晶片10上，半導(dǎo)體晶片10上包含有一硅基底(silicon substrate)12，以及一柵極(gate)16設(shè)于硅基底12上，其中柵極16與硅基底12間另包含有一柵極氧化層14，設(shè)于硅基底12的表面之上。
接著如圖2所示，進(jìn)行一第一離子注入(ion implantation)工藝18，以于柵極16兩側(cè)的硅基底12表層形成二摻雜區(qū)，用來當(dāng)做MOS晶體管的輕摻雜漏極(lightly doped drain，LDD)22，也就是源極漏極延伸(Source-DrainExtension，SDE)。
如圖3所示，之后再利用一絕緣材料以于柵極16的垂直側(cè)壁周圍形成一側(cè)壁子(spacer)24。然后如圖4所示，進(jìn)行一第二離子注入工藝26，于側(cè)壁子24外緣的硅基底12上形成二摻雜區(qū)，做為MOS晶體管的源極(source)27以及漏極(drain)28，完成MOS晶體管的工藝，如圖4所示。
請(qǐng)參考圖5，圖5為現(xiàn)有MOS晶體管進(jìn)行自行對(duì)準(zhǔn)硅化物(self-alignmentsilicide，salicide)工藝的方法 示意圖。在完成MOS晶體管的工藝之后，目前的半導(dǎo)體工藝大多會(huì)再增加一道自行對(duì)準(zhǔn)硅化物的工藝，或者是在先前的工藝中便分別于柵極16、源極27以及漏極28的硅質(zhì)表面上濺射一層多晶金屬硅化物(polycide)，用來降低各個(gè)硅質(zhì)表面的接觸電阻。因此，在完成該自行對(duì)準(zhǔn)硅化物工藝之后，MOS晶體管的柵極16、源極27和漏極28表面會(huì)形成一金屬硅化物層32，以降低各個(gè)硅質(zhì)表面的接觸電阻。
然而在制作MOS晶體管的過程中，由于等離子蝕刻(plasma etching)、離子轟擊(ion bombardment)以及顯影(photo process)時(shí)所進(jìn)行的紫外線放射(UVradiation)等步驟皆有可能會(huì)造成大量的電子累積在柵極之中，進(jìn)而產(chǎn)生電流自柵極滲入硅基底的現(xiàn)象，亦即俗稱的“天線效應(yīng)”(antenna effect)。此一天線效應(yīng)將導(dǎo)致柵極氧化層的退化(degradation)，也就是所謂的“等離子損害”(plasma process induced damage，PPID)，進(jìn)而嚴(yán)重影響MOS晶體管的功能。因此，如何避免電子在MOS晶體管制作過程中累積于柵極中而造成柵極氧化層受到等離子損害，實(shí)為一刻不容緩的重要課題。
因此本發(fā)明的主要目的在于提供一種減少金屬氧化物半導(dǎo)體(MOS)晶體管的柵極氧化層遭受的等離子損害(plasma process induced damage，PPID)的方法，以解決上述現(xiàn)有制作方法的問題。
在本發(fā)明的優(yōu)選實(shí)施例中，該MOS晶體管設(shè)于一半導(dǎo)體晶片的一基底上。首先，于該基底上形成一介電層覆蓋于該MOS晶體管上，再于該介電層內(nèi)蝕刻出一第一接觸洞通達(dá)該MOS晶體管的頂部，以及一第二接觸洞通達(dá)該基底上的一N型井(n-well)。接著于該介電層上、該第一接觸洞以及該第二接觸洞內(nèi)形成一由一金屬層所構(gòu)成的導(dǎo)流電路(bypass)，并于該導(dǎo)流電路中電連接一由一寬度極細(xì)的金屬導(dǎo)線，或由多晶硅構(gòu)成的斷電區(qū)域，使該MOS晶體管電連接于該N型井。最后，在完成該MOS晶體管的工藝后，以一高溫方式使該斷電區(qū)域部分導(dǎo)線熔解，或以一激光照射該斷電區(qū)域，以切斷該斷電區(qū)域的電連接。
由于本發(fā)明的制作方法是藉由一導(dǎo)流電路使該MOS晶體管電連接于該N型井，故該柵極中由于等離子蝕刻(plasma etching)、離子轟擊(ionbombardment)以及顯影(photo process)時(shí)所進(jìn)行的紫外線放射(UV radiation)等步驟所累積的離子得以藉由該導(dǎo)流電路被導(dǎo)至該N型井內(nèi)，與該N型井內(nèi)的離子形成電性中和。因此本發(fā)明的制作方法可以防止天線效應(yīng)(antenna effect)的發(fā)生，進(jìn)而減少該柵極氧化層遭受的等離子損害(plasma process induceddamage，PPID)，有效確保MOS晶體管的正常運(yùn)作。
以下結(jié)合附圖來描述本發(fā)明的優(yōu)選實(shí)施例。附圖中圖1至圖4為現(xiàn)有制作MOS晶體管的方法示意圖；圖5為現(xiàn)有MOS晶體管進(jìn)行自行對(duì)準(zhǔn)硅化物工藝的方法示意圖；圖6至圖11為本發(fā)明減少一金屬氧化半導(dǎo)體(MOS)晶體管的柵極氧化層遭受等離子損害的方法示意圖。附圖示符號(hào)說明10半導(dǎo)體晶片 12硅基底14柵極氧化層 16柵極18第一離子注入工藝 22輕摻雜漏極24側(cè)壁子 26第二離子注入工藝27源極 28漏極32金屬硅化物層 40半導(dǎo)體晶片42硅基底 44柵極氧化層46柵極 48第一離子注入工藝50N型井52輕摻雜漏極54側(cè)壁子 56第二離子注入工藝57源極 58漏極60介電層 62第一接觸洞64第二接觸洞 66導(dǎo)流電路68斷電區(qū)域 70淺溝隔離請(qǐng)參考圖6至圖11，圖6至圖11為本發(fā)明減少一金屬氧化半導(dǎo)體(MOS)晶體管的柵極氧化層所遭受的等離子損害(plasma process induced damage，PPID)的方法示意圖。如圖6所示，一半導(dǎo)體晶片40上包含有一硅基底(siliconsubstrate)42，以及一柵極(gate)46設(shè)于硅基底42上，其中柵極46與硅基底42間另設(shè)有一柵極氧化層44設(shè)于硅基底42的表面之上。此外，在距柵極46一段距離外的區(qū)域內(nèi)，另設(shè)有一N型井(n-well)50于硅基底42內(nèi)，且N型井50至少與該MOS晶體管相隔以一淺溝隔離(STI)70。
接著如圖7所示，進(jìn)行一第一離子注入(ion implantation)工藝48，以于柵極46兩側(cè)的硅基底42表層形成二摻雜區(qū)，用來當(dāng)做MOS晶體管的輕摻雜漏極(lightly doped drain，LDD)52，也就是源極漏極延伸(Source-DrainExtension，SDE)。
如圖8所示，之后再利用一絕緣材料以于柵極46的垂直側(cè)壁周圍形成一側(cè)壁子(spacer)54。然后如圖9所示，進(jìn)行一第二離子注入工藝56，于側(cè)壁子54外緣的硅基底42上形成二摻雜區(qū)，做為MOS晶體管的源極(source)57以及漏極(drain)58。
接著如圖10所示，于硅基底42上形成一介電層60覆蓋于該MOS晶體管上，并于介電層60內(nèi)蝕刻出一第一接觸洞62通達(dá)該MOS晶體管的頂部，以及一第二接觸洞64通達(dá)硅基底42上的N型井50。隨后如圖11所示，于介電層60上、第一接觸洞62以及第二接觸洞64內(nèi)形成一由鎢金屬層或其他導(dǎo)電材質(zhì)所構(gòu)成導(dǎo)電插塞(plug)，并為金屬內(nèi)連線的一部分的導(dǎo)流電路(bypass)66，然后利用沉積以及照相腐蝕工藝(photo-etching-process，PEP)，于介電層60上形成所所需的金屬內(nèi)連線，并同時(shí)定義導(dǎo)流電路66的圖案，隨后再利用多晶硅的沉積及照相與腐蝕工藝(PEP)，以于介電層60上形成導(dǎo)流電路66中的斷電區(qū)域68，使該MOS晶體管與N型井50形成電連接，以使后續(xù)工藝中的等離子蝕刻(plasma etching)、離子轟擊(ion bombardment)、顯影(photo process)以及紫外線放射(UV radiation)等工藝步驟所累積的離子得以藉由導(dǎo)流電路66被導(dǎo)至N型井50內(nèi)，或讓柵極46中的離子得以藉由導(dǎo)流電路66被導(dǎo)至N型井50內(nèi)，與N型井50內(nèi)的離子形成電性中和，以減少柵極氧化層44遭受等離子損害。
其中，本發(fā)明的工藝也可先于介電層60上形成導(dǎo)流電路66中的斷電區(qū)域68，然后再形成電連接該MOS晶體管、斷電區(qū)域68以及N型井50的金屬內(nèi)連線層。此外，該利用多晶硅所形成的斷電區(qū)域68也可以形成于該MOS晶體管的柵極46工藝中，亦即利用定義柵極46的照相與腐蝕工藝(PEP)中，同時(shí)形成各柵極46以及導(dǎo)流電路66的圖案。最后在完成等離子蝕刻、離子轟擊、顯影以及紫外線放射等可能造成等離子損害的工藝之后，再以一高溫方式使斷電區(qū)域68部分導(dǎo)線熔解，或以一激光照射斷電區(qū)域68以阻斷電連接，完成該MOS晶體管的工藝。
相比于現(xiàn)有技術(shù)，本發(fā)明的制作方法是藉由一導(dǎo)流電路使該MOS晶體管電連接于該N型井，故該柵極中由于等離子蝕刻(plasma etching)、離子轟擊(ion bombardment)以及顯影(photo process)時(shí)所進(jìn)行的紫外線放射(UVradiation)等步驟所累積的離子得以藉由該導(dǎo)流電路被導(dǎo)至該N型井內(nèi)，與該N型井內(nèi)的離子形成電性中和，故能有效防止離子累積于柵極中，進(jìn)而產(chǎn)生電流自柵極滲入硅基底，亦即俗稱“天線效應(yīng)”(antenna effect)的現(xiàn)象。因此本發(fā)明的制作方法可以減少該柵極氧化層遭受的等離子損害(plasma processinduced damage，PPID)，減緩柵極氧化層的退化(degradation)，進(jìn)而確保MOS晶體管的正常運(yùn)作。
以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求的范圍所做的等效變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種用來減少一金屬氧化物半導(dǎo)體(MOS)晶體管的柵極氧化層遭受等離子損害的導(dǎo)流電路，該導(dǎo)流電路設(shè)于一半導(dǎo)體晶片上，該半導(dǎo)體晶片上包括一基底，該MOS晶體管設(shè)于該基底上，一介電層覆蓋于該MOS晶體管上，以及該導(dǎo)流電路(bypass)設(shè)于該介電層之上，該導(dǎo)流電路包括一至少包括一第一接觸端與一第二接觸端的導(dǎo)線，且該第一接觸端電連接于該MOS晶體管頂部的一柵極導(dǎo)電層，而該第二接觸端則電連接于該基底上的一摻雜區(qū)；以及一斷電區(qū)域，設(shè)于該導(dǎo)線中，用來切斷該導(dǎo)線與該MOS晶體管的電連接；其中該柵極氧化層中的離子藉由該導(dǎo)線被導(dǎo)至該摻雜區(qū)內(nèi)，以減少該柵極氧化層遭受等離子損害。
2.如權(quán)利要求1所述的導(dǎo)流電路，其中該導(dǎo)線由多個(gè)接觸插塞(contactplug)以及一金屬層所構(gòu)成。
3.如權(quán)利要求1所述的導(dǎo)流電路，其中該導(dǎo)線為一金屬內(nèi)連線(metalinterconnect)的一部分。
4.如權(quán)利要求1所述的導(dǎo)流電路，其中該斷電區(qū)域由多晶硅構(gòu)成。
5.如權(quán)利要求1所述的導(dǎo)流電路，其中該摻雜區(qū)為一N型井(n-well)。
6.如權(quán)利要求1所述的導(dǎo)流電路，其中該柵極氧化層中的離子藉由該導(dǎo)線與該摻雜區(qū)內(nèi)的離子形成電中和，以減少該柵極氧化層遭受等離子損害。
7.一種減少一金屬氧化物半導(dǎo)體(MOS)晶體管的柵極氧化層遭受等離子損害的方法，該MOS晶體管是設(shè)于一半導(dǎo)體晶片的一基底上，該方法包括下列步驟于該基底上形成一介電層覆蓋于該MOS晶體管上；于該介電層內(nèi)蝕刻出一第一接觸洞通達(dá)該MOS晶體管的頂部，以及一第二接觸洞通達(dá)該基底上的一摻雜區(qū)；于該介電層上、該第一接觸洞以及該第二接觸洞內(nèi)形成一導(dǎo)流電路(bypass)，并于該導(dǎo)流電路中電連接一斷電區(qū)域，使該MOS晶體管與該摻雜區(qū)形成電連接；以及在完成該MOS晶體管的工藝后切斷該斷電區(qū)域的電連接；其中該柵極氧化層中的離子藉由該導(dǎo)流電路被導(dǎo)至該摻雜區(qū)內(nèi)，以減少該柵極氧化層遭受等離子損害。
8.如權(quán)利要求7所述的方法，其中該導(dǎo)流電路由一金屬層所構(gòu)成。
9.如權(quán)利要求7所述的方法，其中該導(dǎo)流電路為一金屬內(nèi)連線的一部分。
10.如權(quán)利要求7所述的方法，其中該斷電區(qū)域由多晶硅構(gòu)成。
11.如權(quán)利要求7所述的方法，其中該摻雜區(qū)為一N型井(n-well)。
12.如權(quán)利要求7所述的方法，其中切斷該斷電區(qū)域的方法是以一高溫方式使該斷電區(qū)域部分導(dǎo)線熔解而阻斷電連接。
13.如權(quán)利要求7所述的方法，其中切斷該斷電區(qū)域的方法是以一激光照射該斷電區(qū)域。
14.如權(quán)利要求7所述的方法，其中該柵極氧化層中的離子藉由該導(dǎo)流電路與該摻雜區(qū)內(nèi)的離子形成電中和，以減少柵極氧化層遭受等離子損害。
15.一種用來減少一金屬氧化物半導(dǎo)體(MOS)晶體管的柵極氧化層遭受等離子損害的導(dǎo)流(bypass)電路，該導(dǎo)流電路設(shè)于一半導(dǎo)體晶片上，且該半導(dǎo)體晶片上包括一基底，至少一MOS晶體管設(shè)于該基底上，該導(dǎo)流電路包括一至少包括一第一接觸端與一第二接觸端的導(dǎo)線，且該第一接觸端電連接于該MOS晶體管的一柵極導(dǎo)電層，而該第二接觸端則電連接于該基底上的一摻雜區(qū)；以及一斷電區(qū)域，設(shè)于該導(dǎo)線中，用來切斷該導(dǎo)線與該MOS晶體管的電連接；其中該柵極氧化層中的離子藉由該導(dǎo)線被導(dǎo)至該摻雜區(qū)內(nèi)，以減少該柵極氧化層遭受等離子損害。
16.如權(quán)利要求15所述的導(dǎo)流電路，其中該導(dǎo)線由多個(gè)接觸插塞(contactplug)以及一金屬層所構(gòu)成。
17.如權(quán)利要求15所述的導(dǎo)流電路，其中該導(dǎo)線是為一金屬內(nèi)連線(metal interconnect)的一部分。
18.如權(quán)利要求15所述的導(dǎo)流電路，其中該斷電區(qū)域由多晶硅構(gòu)成。
19.如權(quán)利要求15所述的導(dǎo)流電路，其中該摻雜區(qū)為一N型井(n-well)。
20.如權(quán)利要求15所述的導(dǎo)流電路，其中該柵極氧化層中的離子藉由該導(dǎo)線與該摻雜區(qū)內(nèi)的離子形成電中和，以減少柵極氧化層遭受等離子損害。
全文摘要
一種減少M(fèi)OS晶體管的柵極氧化層遭受等離子損害的方法。先在基底上的MOS晶體管上形成一介電層。接著于介電層內(nèi)蝕刻出一第一接觸洞通達(dá)MOS晶體管的柵極,以及一第二接觸洞通達(dá)基底的N型井,并于介電層上、第一接觸洞以及第二接觸洞內(nèi)形成一導(dǎo)流電路,且于導(dǎo)流電路中電連接一斷電區(qū)域,使MOS晶體管與N型井形成電連接,讓在工藝中原本會(huì)進(jìn)入柵極氧化層中的離子藉由導(dǎo)流電路被導(dǎo)至N型井內(nèi),以減少柵極氧化層遭受等離子損害,在完成MOS晶體管工藝之后,切斷斷電區(qū)域的電連接。
文檔編號(hào)H01L21/336GK1385907SQ0111769
公開日2002年12月18日 申請(qǐng)日期2001年5月16日 優(yōu)先權(quán)日2001年5月16日
發(fā)明者陳衣凡, 卜起經(jīng), 范壽康 申請(qǐng)人:聯(lián)華電子股份有限公司