專利名稱：半導(dǎo)體集成電路、邏輯運(yùn)算電路和觸發(fā)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及把多個(gè)晶體管組合起來構(gòu)成的半導(dǎo)體集成電路、邏輯運(yùn)算電路和觸發(fā)器，特別是涉及降低功耗和提高信號(hào)傳送速度的技術(shù)。
要實(shí)現(xiàn)CMOS邏輯電路的高速化，就需要用閾值電壓低的晶體管構(gòu)成電路。然而，卻存在著晶體管的閾值電壓越低備用時(shí)漏泄電流越大的問題。為了避免該問題，人們提出了可以同時(shí)實(shí)現(xiàn)電路的高速動(dòng)作和低漏泄電流的MT-CMOS(Multiple Threshold voltage CMOS，多閾值電壓CMOS)電路的方案。
圖8是MT-CMOS電路的現(xiàn)有技術(shù)的電路圖。圖8的電路具備連接在假想電源線VDD1和假想接地線VSS1之間用閾值電壓低的多個(gè)晶體管構(gòu)成的低閾值電壓LOW-Vth塊1；連接在假想電源線VDD1和電源線VDD之間的閾值電壓高晶體管Q1；連接在假想接地線VSS1和接地線VSS之間的閾值電壓低的晶體管Q2。
在動(dòng)作時(shí)，圖8的晶體管Q1、Q2都變成為ON，向低閾值電壓LOW-Vth塊1供給電源電壓。由于低閾值電壓LOW-Vth塊1由閾值電壓低的晶體管構(gòu)成，故高速地動(dòng)作。
另一方面，在備用時(shí)，晶體管Q1、Q2都變成為OFF，從電源線到接地線的漏泄電流通路被切斷，漏泄電流減少。
但是，由于圖8的晶體管Q1、Q2中存在著ON電阻，故在動(dòng)作時(shí)的假想電源線和假想接地線的電位易于變得不穩(wěn)定，整個(gè)低閾值電壓LOW-Vth塊1的電路動(dòng)作變得不穩(wěn)定。
此外，在低閾值電壓LOW-Vth塊1動(dòng)作期間，由于漏泄電流通過從電源線向接地線的漏泄電流通路流動(dòng)，故要減少在該期間內(nèi)的漏泄電流是困難的。此外，由于除去低閾值電壓LOW-Vth塊1之外，還必須追加閾值電壓高的晶體管，故還存在著電路面積增大，同時(shí)，在低閾值電壓LOW-Vth塊1內(nèi)的觸發(fā)器或鎖存器中保持的數(shù)據(jù)在備用時(shí)會(huì)消失的問題。
另一方面，為了把這些問題壓低到最低限度，人們提出了僅僅把邏輯電路中的一部分單元置換成閾值電壓低的晶體管的圖9那樣的電路的方案。圖9的斜線部分表示用閾值電壓低的晶體管構(gòu)成的單元。
但是，如圖9所示，當(dāng)用閾值電壓低的晶體管構(gòu)成一部分單元時(shí)，由于在備用時(shí)漏泄電流流向該單元，故象移動(dòng)電話那樣，不能滿足盡可能地減少備用時(shí)的功耗這種要求。
本發(fā)明就是鑒于這樣的一些問題而發(fā)明的，其目的在于提供可以高速地動(dòng)作、漏泄電流少的半導(dǎo)體集成電路、邏輯運(yùn)算電路和觸發(fā)器。
為了解決上邊所說的課題，第1方面的發(fā)明，在具備多個(gè)門電路的半導(dǎo)體集成電路中，上述多個(gè)門電路之內(nèi)的一部分門電路具備用多個(gè)第1晶體管構(gòu)成的邏輯電路和具有用可以切換是否向上述邏輯電路供給電源電壓，且閾值電壓比上述第1晶體管還高的第2晶體管構(gòu)成的切換電路，該半導(dǎo)體集成電路還具備控制上述切換電路的控制電路。
在第1方面發(fā)明的情況下，由于僅僅一部分門電路(例如，定時(shí)方面等條件嚴(yán)格的部分)用閾值電壓低的晶體管構(gòu)成，故該門電路可以高速化。此外，由于其它的門電路用閾值電壓高的晶體管構(gòu)成，故可以減少漏泄電流。
在第2、第7方面發(fā)明的情況下，由于用閾值電壓低的晶體管構(gòu)成關(guān)鍵通路上邊的門電路，故可以遵守關(guān)鍵通路的定時(shí)制約。
第3方面的發(fā)明具備連接到假想電壓線與第1基準(zhǔn)電壓線之間、用多個(gè)第1晶體管構(gòu)成的門電路；連接到第2基準(zhǔn)電壓線與上述假想電源線之間、用閾值電壓比上述第1晶體管還高的晶體管構(gòu)成的第2晶體管。
在第3方面發(fā)明的情況下，由于把第2晶體管連接到用閾值電壓低的晶體管構(gòu)成的門電路和第2基準(zhǔn)電壓線之間，故在門電路非動(dòng)作期間可以確實(shí)地切斷門電路的漏泄電流通路，可以降低功耗。
第4方面的發(fā)明具備連接在第1基準(zhǔn)電壓線與假想電源線之間、用多個(gè)第1晶體管構(gòu)成的門電路；連接在上述假想電壓線與第2基準(zhǔn)電壓線之間、閾值電壓比上述第1晶體管還高的第2晶體管；連接在上述第1基準(zhǔn)電壓線與上述門電路的輸出端子之間、閾值電壓比上述第1晶體管還高的第3晶體管，上述第2和第3晶體管進(jìn)行ON·OFF控制，使得在一方變成為ON時(shí)另一方變成為OFF，在另一方變成為ON時(shí)一方變成為OFF。
在第4方面發(fā)明的情況下，由于把第2晶體管連接在用閾值電壓低的晶體管構(gòu)成的門電路和第2基準(zhǔn)電壓線之間，而且，由于設(shè)有第3晶體管，使得在門電路非動(dòng)作期間門電路的輸出邏輯不會(huì)變成為不穩(wěn)定，故不存在中間電位向后一級(jí)門電路傳播的危險(xiǎn)，貫通電流流入后一級(jí)門電路的可能性也排除了。
第5方面的發(fā)明具備用多個(gè)第1晶體管構(gòu)成、連接在第1和第2假想電壓線上的門電路；連接在第1基準(zhǔn)電壓線與上述第1假想電壓線之間、閾值電壓比上述第1晶體管還高的第2晶體管；連接在第2基準(zhǔn)電壓線與上述與上述第2假想電源線之間、閾值電壓比上述第1晶體管還高的第3晶體管；可以保持上述門電路的輸出邏輯的存儲(chǔ)電路，上述存儲(chǔ)電路保持上述門電路的輸出邏輯期間，上述第2和第3晶體管進(jìn)行OFF控制，在上述存儲(chǔ)電路不保持上述存儲(chǔ)電路的輸出邏輯的期間，上述第2和第3晶體管進(jìn)行ON控制。
在第5方面發(fā)明的情況下，在門電路為備用時(shí)，由于作成為使得把備用之前的門電路的輸出邏輯保持在存儲(chǔ)電路內(nèi)，故貫通電流不會(huì)流入后一級(jí)的門電路內(nèi)。此外在從備用時(shí)向動(dòng)作時(shí)轉(zhuǎn)移時(shí)，中間電位不進(jìn)行傳播，縮短再啟動(dòng)時(shí)間的同時(shí)，還將減少因再啟動(dòng)而產(chǎn)生的電流消耗。
第6方面的發(fā)明具備用多個(gè)第1晶體管構(gòu)成、連接到第1和第2假想電壓線上的門電路；連接在上述第1基準(zhǔn)電壓線與上述第1假想電源線之間、閾值電壓比上述第1晶體管還高的第2晶體管；連接在上述第2基準(zhǔn)電壓線與上述第2假想電源線之間、閾值電壓比上述第1晶體管還高的第3晶體管；并聯(lián)連接到上述門電路上，用閾值電壓比上述第2晶體管還高的多個(gè)第4晶體管，與上述門電路大致同樣構(gòu)成的旁路電路，上述旁路電路被連接在上述第1和第2基準(zhǔn)電壓線之間。
在第6方面發(fā)明的情況下，由于把與門電路相同的電路構(gòu)成的旁路電路并聯(lián)連接到門電路上，且使旁路電路總是處于動(dòng)作狀態(tài)，故即便是門電路備用狀態(tài)，門電路的輸出邏輯也不會(huì)變成為不穩(wěn)定，貫通電流也不會(huì)流向后一級(jí)門電路。
在第8方面發(fā)明的情況下，由于在構(gòu)成觸發(fā)器的電路之內(nèi)，不影響信號(hào)傳送速度的第1和第2存儲(chǔ)電路用閾值電壓高的晶體管構(gòu)成，除此之外有閾值電壓低的晶體管構(gòu)成，故可以實(shí)現(xiàn)高速化和低功耗化。


圖1是本發(fā)明的半導(dǎo)體集成電路的實(shí)施形態(tài)1的電路圖。
圖2是與圖1對(duì)應(yīng)的現(xiàn)有技術(shù)的電路圖。
圖3的電路圖示出了構(gòu)成第1門電路1的MT門電路單元的實(shí)施例1。
圖4的電路圖示出了MT門電路單元的具體例2。
圖5的電路圖示出了MT門電路單元的具體例3。
圖6的電路圖示出了MT門電路單元的具體例4。
圖7是本發(fā)明的半導(dǎo)體集成電路的實(shí)施形態(tài)2的電路圖。
圖8是MT-CMOS的現(xiàn)有技術(shù)的電路圖。
圖9是把邏輯電路中的一部分單元置換成閾值電壓低的晶體管的現(xiàn)有技術(shù)的電路圖。
以下，邊參看附圖邊對(duì)本發(fā)明的半導(dǎo)體集成電路具體地進(jìn)行說明。
(實(shí)施形態(tài)1)實(shí)施形態(tài)1，是采用用閾值電壓高的晶體管構(gòu)成半導(dǎo)體集成電路中的大部分門電路，僅僅把一部分門電路構(gòu)成為使閾值電壓高的晶體管和閾值電壓低的晶體管進(jìn)行組合的SMT-CMOS(Selective MultipleThreshold voltage CMOS，選擇多閾值電壓CMOS)電路方式，實(shí)現(xiàn)信號(hào)傳送速度的高速化和功耗的降低的實(shí)施形態(tài)。以下，把使閾值電壓高的晶體管和閾值電壓低的晶體管進(jìn)行組合構(gòu)成的門電路，叫做MT門電路單元(多閾值電壓門電路單元)。
圖1是本發(fā)明的半導(dǎo)體集成電路的實(shí)施形態(tài)1的電路圖。圖1的電路僅僅把關(guān)鍵通路上邊的門電路1構(gòu)成為使得閾值電壓低的晶體管和閾值電壓高的晶體管進(jìn)行組合，除此之外的門電路1用閾值電壓高的晶體管構(gòu)成。
在圖1中，用斜線表示關(guān)鍵通路上邊的門電路1。該用斜線表示的門電路1用由閾值電壓高的晶體管(第2晶體管)和閾值電壓低的晶體管(第1晶體管)構(gòu)成的MT門電路單元構(gòu)成。該門電路單元既可以用與圖8同樣的電路構(gòu)成，也可以用后邊要講的那樣的電路構(gòu)成。
此外，在圖1所示的電路中，設(shè)置有切換是否向MT門電路單元供給電源電壓的控制電路2。圖1的控制電路2，控制構(gòu)成門電路1的MT門電路單元內(nèi)的電源供給切換用晶體管的ON和OFF。
另一方面，圖2是與圖1的電路對(duì)應(yīng)的現(xiàn)有技術(shù)的電路圖。由圖1和圖2可知，圖1的電路在把關(guān)鍵通路上邊的門電路1置換成了門電路2這一點(diǎn)和設(shè)置有切換是否向MT門電路單元供給電源的控制電路2這一點(diǎn)，與圖2的電路不同。
在圖1的電路的情況下由于用MT門電路單元構(gòu)成關(guān)鍵通路上邊的門電路1，故可以使關(guān)鍵通路上邊的信號(hào)傳送速度高速化。另一方面，由于除此之外的電路都用閾值電壓高的晶體管構(gòu)成，故可以抑制動(dòng)作時(shí)的漏泄電流。
圖3的電路圖示出了構(gòu)成圖1的門電路1的MT門電路單元的實(shí)施例1。圖3的電路具備用閾值電壓低的晶體管構(gòu)成的NAND電路(門電路)3，和切換是否向NAND電路3供給電源電壓的晶體管(第2晶體管)Q1，該晶體管Q1是閾值電壓高的PMOS晶體管。
在圖3電路的情況下，當(dāng)晶體管Q1變成為ON時(shí)，就向NAND電路3供給電源電壓，該NAND電路3高速地進(jìn)行動(dòng)作。另一方面，當(dāng)晶體管Q1變成為OFF時(shí)，NAND電路3的漏泄電流通路被切斷，漏泄電流降低。
圖3的電路，由于NAND電路3直接連接到接地線VSS上，故采用在NAND電路3為備用狀態(tài)時(shí)使晶體管變成為ON的辦法就可以確實(shí)地切斷漏泄電流通路。借助于此，就可以實(shí)現(xiàn)備用狀態(tài)時(shí)功耗的降低。
另一方面，圖4的電路圖示出了MT門電路單元的實(shí)施例2。圖4的電路具備連接在電源線VDD和假想接地線VSS1之間的NAND電路(門電路)3；連接在假想接地線VSS1和接地線VSS之間的晶體管(第2晶體管)Q2連接在NAND電路3的輸出端子與電源線VDD之間的晶體管(第3晶體管)Q3。
NAND電路3用閾值電壓低的晶體管構(gòu)成，晶體管Q2、Q3是閾值電壓高的晶體管。
在圖4電路的情況下，晶體管Q2、Q3當(dāng)一方變成為ON時(shí)另一方就變成為OFF，當(dāng)另一方變成為ON時(shí)一方就變成為OFF。當(dāng)晶體管Q2變成為ON時(shí)，就向NAND電路3供給電源電壓，NAND電路3高速動(dòng)作。這時(shí)，晶體管Q3由于已經(jīng)變成為OFF，故NAND電路3的輸出從輸出端子輸出。另一方面，當(dāng)晶體管Q2變成為OFF時(shí)，NAND電路3漏泄電流通路被切斷，NAND電路3變成為備用狀態(tài)。這時(shí)，晶體管Q3變成為ON，輸出端子被上拉至高電平。
在圖4電路的情況下，把晶體管Q3連接到NAND電路3的輸出端子上，作成為使得在備用時(shí)NAND電路3的輸出邏輯不會(huì)變成為不穩(wěn)定。借助于此，不存在中間電位向后一級(jí)的門電路1(未畫出來)傳播的危險(xiǎn)性，貫通電流也不會(huì)流入后一級(jí)的門電路1。
另一方面，圖5的電路圖示出了MT門電路單元的實(shí)施例3。圖5的電路具備連接在假想電源線VDD1和假想接地線VSS1之間的NAND電路(門電路)3；連接在假想電源線VDD1和電源線VDD之間的晶體管(第2晶體管)Q1連接在假想接地線VSS1和接地線VSS之間的晶體管(第3晶體管)Q2；連接在NAND電路3的輸出端子上的數(shù)據(jù)保持電路(存儲(chǔ)電路)4。
NAND電路3用閾值電壓低的晶體管構(gòu)成，晶體管Q1、Q2是閾值電壓高的晶體管。
數(shù)據(jù)保持電路4具有連接到NAND電路3的輸出端子上的反相器5，和連接到反相器5的輸出端子與NAND電路3的輸出端子之間的時(shí)鐘反相器(clocked inverter)6。時(shí)鐘反相器6在晶體管Q1、Q2為ON時(shí)的動(dòng)作不進(jìn)行數(shù)據(jù)的保持動(dòng)作，而在晶體管Q1、Q2為OFF的備用時(shí)，保持NAND電路3的輸出邏輯。
圖5的電路，由于在備用時(shí)用數(shù)據(jù)保持電路4保持?jǐn)?shù)據(jù)，故與圖4同樣，貫通電流不會(huì)流入后一級(jí)的門電路1。此外，由于再啟動(dòng)時(shí)信號(hào)不傳播，故再啟動(dòng)時(shí)間短，因再啟動(dòng)產(chǎn)生的電流消耗也少。
另一方面，圖6的電路圖示出了MT門電路單元的實(shí)施例4。圖6的電路除去具有旁路電路7來取代數(shù)據(jù)保持電路之外，與圖5的構(gòu)成是一樣的。
圖6的旁路電路7，具有與NAND電路3相同的電路構(gòu)成，被連接到電源線VDD和接地線VSS之間，而且，并聯(lián)連接到NAND電路3上。但是，相對(duì)于NAND電路3用閾值電壓低的晶體管構(gòu)成，旁路電路7用閾值電壓高的晶體管構(gòu)成。
相對(duì)于NAND電路3僅僅在晶體管Q1、Q2變成為ON時(shí)才動(dòng)作，旁路電路7永遠(yuǎn)都是動(dòng)作著。
在晶體管Q1、Q2為ON時(shí)，NAND電路3和旁路電路7都輸出同一邏輯的信號(hào)。另一方面，在晶體管Q1、Q2為OFF時(shí)，NAND電路3雖然不動(dòng)作，但是由于旁路電路7卻繼續(xù)動(dòng)作，故圖6電路的輸出邏輯不會(huì)變成為不穩(wěn)定。因此，消除了中間電位向后一級(jí)的門電路1傳播的可能性，貫通電流不會(huì)流向后一級(jí)的門電路1。
如上所述，在實(shí)施形態(tài)1的情況下，由于僅僅半導(dǎo)體集成電路內(nèi)一部分門電路1(例如，關(guān)鍵通路上邊的門電路1)用MT門電路單元構(gòu)成，其它的門電路1用閾值電壓高的晶體管構(gòu)成，故可以使一部分的門電路1高速動(dòng)作，而且，可以控制整體的漏泄電流，實(shí)現(xiàn)功耗的降低。
在圖3到圖6中，雖然說明的是在MT門電路單元內(nèi)設(shè)置NAND電路3的例子，但是也可以設(shè)置NAND電路3以外的別的門電路1。
(實(shí)施形態(tài)2)實(shí)施形態(tài)2是用MT門電路單元僅僅構(gòu)成觸發(fā)器內(nèi)的一部分門電路1的實(shí)施形態(tài)。
圖7是本發(fā)明的半導(dǎo)體集成電路的實(shí)施形態(tài)2的電路圖。圖7的半導(dǎo)體集成電路是D觸發(fā)器，該D觸發(fā)器由MT門電路單元構(gòu)成的時(shí)鐘反相器(第1和第2導(dǎo)通截止電路)11、12和反相器13到15，和由閾值電壓高的晶體管構(gòu)成的存儲(chǔ)電路(第1和第2存儲(chǔ)電路)16、17構(gòu)成。存儲(chǔ)電路16、17，與圖5的數(shù)據(jù)保持電路4同樣，用反相器和時(shí)鐘反相器構(gòu)成。
觸發(fā)器內(nèi)的存儲(chǔ)電路16、17，用來保持前一級(jí)的時(shí)鐘反相器的輸出邏輯，不太影響觸發(fā)器的動(dòng)作速度。為此，在本實(shí)施形態(tài)中，用閾值電壓高的晶體管構(gòu)成存儲(chǔ)電路，實(shí)現(xiàn)了漏泄電流的降低。
另一方面，觸發(fā)器內(nèi)的時(shí)鐘反相器11、12和反相器13到15，與圖3到圖6同樣，用MT門電路單元構(gòu)成。這些時(shí)鐘反相器11、12和反相器13到15，由于具有傳送信號(hào)的作用，故采用用MT門電路單元構(gòu)成的辦法，可以提高觸發(fā)器的動(dòng)作速度。
如上所述，實(shí)施形態(tài)2在構(gòu)成觸發(fā)器的多個(gè)電路之內(nèi)，由于僅僅那些對(duì)動(dòng)作速度有影響的時(shí)鐘反相器11、12和反相器13到15用MT門電路單元構(gòu)成，其它的電路則用閾值電壓高的晶體管構(gòu)成，故在提高觸發(fā)器的動(dòng)作速度的同時(shí)，還可以減少漏泄電流。
另外，在圖7雖然說明的是構(gòu)成觸發(fā)器的例子，但是，本發(fā)明也同樣可以應(yīng)用到D觸發(fā)器以外的各種觸發(fā)器中去。
此外，圖7的存儲(chǔ)電路16、17的電路構(gòu)成也沒什么特別限定。
如以上所詳細(xì)說明的那樣，倘采用本發(fā)明，由于僅僅半導(dǎo)體集成電路內(nèi)的一部分電路用閾值電壓低的晶體管構(gòu)成，例如僅僅那些定時(shí)方面嚴(yán)格的部分，用閾值電壓低的晶體管來求得高速化，其它的部分則可以用漏泄電流少的閾值電壓高的晶體管構(gòu)成。結(jié)果是可以實(shí)現(xiàn)高速化和低功耗這雙方面的效果。
此外，相對(duì)于現(xiàn)有的MT-CMOS電路用閾值電壓高的晶體管和閾值電壓低的晶體管構(gòu)成半導(dǎo)體集成電路內(nèi)的所有門電路，本專利申請(qǐng)僅僅一部分的門電路(例如，關(guān)鍵通路上邊的門電路)才用閾值電壓高的晶體管和閾值電壓低的晶體管構(gòu)成，故與現(xiàn)有的MT-CMOS電路比較可以削減電路的器件形成面積，使高速化成為可能。
權(quán)利要求
1.一種具備多個(gè)門電路的半導(dǎo)體集成電路，其特征是上述多個(gè)門電路中的一部分門電路，具有用多個(gè)第1晶體管構(gòu)成的邏輯電路和用可以切換是否向上述邏輯電路供給電源電壓且閾值電壓比上述第1晶體管還高的第2晶體管構(gòu)成的切換電路，該半導(dǎo)體集成電路還具備控制上述切換電路的控制電路。
2.權(quán)利要求1所述的半導(dǎo)體集成電路，其特征是上述一部分門電路設(shè)置在關(guān)鍵通路上。
3.一種邏輯運(yùn)算電路，其特征是具有連接在假想電壓線與第1基準(zhǔn)電壓線之間、用多個(gè)第1晶體管構(gòu)成的門電路；連接在第2基準(zhǔn)電壓線與上述假想電壓線之間、用閾值電壓比上述第1晶體管還高的晶體管構(gòu)成的第2晶體管。
4.一種邏輯運(yùn)算電路，具備連接在第1基準(zhǔn)電壓線與假想電壓線之間、用多個(gè)第1晶體管構(gòu)成的門電路；連接在上述假想電壓線與第2基準(zhǔn)電壓線之間、閾值電壓比上述第1晶體管還高的第2晶體管；連接在上述第1基準(zhǔn)電壓線與上述門電路的輸出端子之間、閾值電壓比上述第1晶體管還高的第3晶體管，其特征是對(duì)上述第2和第3晶體管進(jìn)行ON.OFF控制，使得在一方變成為ON時(shí)另一方變成為OFF，在另一方變成為ON時(shí)一方變成為OFF。
5.一種邏輯運(yùn)算電路，具備用多個(gè)第1晶體管構(gòu)成、連接在第1和第2假想電壓線上的門電路；連接在第1基準(zhǔn)電壓線與上述第1假想電壓線之間、閾值電壓比上述第1晶體管還高的第2晶體管；連接在第2基準(zhǔn)電壓線與上述第2假想電壓線之間、閾值電壓比上述第1晶體管還高的第3晶體管；可以保持上述門電路的輸出邏輯的存儲(chǔ)電路，其特征是上述存儲(chǔ)電路保持上述門電路的輸出邏輯期間，上述第2和第3晶體管進(jìn)行OFF控制，在上述存儲(chǔ)電路不保持上述存儲(chǔ)電路的輸出邏輯的期間，上述第2和第3晶體管進(jìn)行ON控制。
6.一種邏輯運(yùn)算電路，具備用多個(gè)第1晶體管構(gòu)成、連接到第1和第2假想電壓線上的門電路；連接在第1基準(zhǔn)電壓線與上述第1假想電壓線之間、閾值電壓比上述第1晶體管還高的第2晶體管；連接在上述第2基準(zhǔn)電壓線與上述第2假想電壓線之間、閾值電壓比上述第1晶體管還高的第3晶體管；并聯(lián)連接到上述門電路上，用閾值電壓比上述第1晶體管還高的多個(gè)第4晶體管，用與上述門電路大致上相同的電路構(gòu)成的旁路電路，其特征是上述旁路電路被連接在上述第1和第2基準(zhǔn)電壓線之間。
7.一種半導(dǎo)體集成電路，其特征是在關(guān)鍵通路上設(shè)置 3到6中的任何一項(xiàng)權(quán)利要求所述的邏輯運(yùn)算電路。
8.一種觸發(fā)器，具備可以把輸入端子和輸出端子間切換為使之導(dǎo)通或使之截止的第1導(dǎo)通截止電路；可以保持上述第1導(dǎo)通截止電路的輸出邏輯的第1存儲(chǔ)電路；可以把輸入端子和輸出端子間切換為使之導(dǎo)通或使之截止、把輸入端子連接到上述第1存儲(chǔ)電路的輸出端子上的第2導(dǎo)通截止電路；可以保持上述第2導(dǎo)通截止電路的輸出邏輯的第2存儲(chǔ)電路，其特征是上述第1和第2導(dǎo)通截止電路用權(quán)利要求3到6中的任何一項(xiàng)權(quán)利要求所述的邏輯運(yùn)算電路構(gòu)成；上述第1和第2存儲(chǔ)電路用上述第1和第2導(dǎo)通截止電路內(nèi)的閾值電壓比上述門電路還高的晶體管構(gòu)成。
全文摘要
提供可進(jìn)行高速動(dòng)作,且漏泄電流少的半導(dǎo)體集成電路、邏輯運(yùn)算電路和觸發(fā)器。本發(fā)明的半導(dǎo)體集成電路,用把閾值電壓低的晶體管和閾值電壓高的晶體管組合起來的MT門電路單元僅僅構(gòu)成關(guān)鍵通路上邊的門電路1,除此之外的門電路1用閾值電壓高的晶體管構(gòu)成。借助于此,就可以使關(guān)鍵通路上邊的門電路1高速動(dòng)作,而且還可以抑制整體的漏泄電流,實(shí)現(xiàn)功耗的降低。
文檔編號(hào)H01L27/04GK1329396SQ0112164
公開日2002年1月2日 申請(qǐng)日期2001年6月20日 優(yōu)先權(quán)日2000年6月20日
發(fā)明者座間英匡, 小泉正幸, 伊東由紀(jì)子, 字佐美公良, 河邊直之, 金沢正博, 古澤敏行 申請(qǐng)人:株式會(huì)社東芝