專利名稱：具尖角的非揮發(fā)性記憶體的制造方法
技術領域：
本發(fā)明涉及半導體組件，特別是一種具尖角的浮動閘極的非揮發(fā)性記憶體的制造方法。
非揮發(fā)性記憶體包含多種型態(tài)的組件，如EAROM(electrlcally alterableread only memory)、EEPROM(electrically erasable programmable read onlymemory)、EEPROM-EAROMsh和非揮發(fā)性SRAMs。這些不同型態(tài)的組件各已發(fā)展出其特殊功能需求。這部分的發(fā)展主要著眼于高耐力及高速度的需求。某些組件，如由Fowler-Nordheim隧穿所達成的可電變組件，是冷電子隧穿過硅一薄介電材料接面的能障而進入氧化導帶。典型上，此薄介電材料層是由二氧化硅所組成，此薄二氧化硅層于施以一閘極電壓時，可允許電荷隧穿過。既然二氧化硅乃高品質的絕緣物質，這些電荷將被阻陷在此二氧化硅層中。
在現(xiàn)有技術中已有多種的非揮發(fā)性記憶體被發(fā)表。
例如，Mitchellx所提出具自對準平面陣列電池的EPROMs。于此技術，浮動閘極崩射式MOS電晶體的埋入式擴散自對準被使用于位元線。參閱“A newself-Aligned P lanar Cell for Ultra High Density EPROMs，A.T.Mithellx，Tech.pp.548-553，1987”。
Bergemont對高密度快閃EEPROM提供了另一種電池陣列，參閱“NorVirtual Ground(NVG)A New Seallng Concept for Very High Density FlashEEPROM and its Implemntation in a 0.5μm Process，A Bregemont，IEEE，pp15-18，1993”。
然而，大部分這類組件在各個儲存端包含有一浮動閘極電晶體及一分離選擇電晶體。這些結構占據(jù)了大部分的面積，并不符合技術上的趨勢。
過去有發(fā)表過單一電晶非揮發(fā)性組件的技術，請參閱Bing Yeh的美國專利第5,029,130號，歸類于硅儲存技術中。Bing Yeh曾發(fā)表過具尖角的組件技術以改善組件的表現(xiàn)。但是并沒有具體的制造方法。
本發(fā)明的目的是這樣實現(xiàn)的一種具尖角的非揮發(fā)性記憶體的制造方法，其特征是該方法至少包括下列步驟(1)形成第一介電層于半導體底材上，以作為閘極介電材料(2)形成第一導電層在該第一介電層上；(3)形成第二介電層在該第一導電層上；(4)形成圖案于該第二介電層與第一導電層上；(5)于接鄰該成圖后的第二介電層與第一導電層上形成具尖角的導電間隙壁。其中該導電間隙壁、第二介電層與第一導電層扮演浮動閘極的角色；(6)形成隧穿介電層于該浮動閘極的表面上；(7)形成第二導電層于該隧穿介電層上以作為控制閘極。
還包含于形成該隧穿介電層之前，移除該第二介電層的步驟。該第二介電層的氮化物組成是通過熱磷酸溶液或氫氟酸溶液或緩氧蝕刻溶液予以移除。該第一及第二導電層是由多晶硅所構成。該導電間隙層是由多晶硅所構成。該隧穿介電層包含氮氧化硅成分。該隧穿介電層包含氮化硅的成分。該隧穿介電層包含氧化硅的成分。該隧穿介電層包含ON或ONO的成分。改善電子注射效率的改善電子注射效率的改善電子注射效率的改善電子注射效率的改善電子注射效率的改善電子注射效率的改善電子注射效率的改善電子注射效率的改善電子注射效率的改善電子注射效率的改善電子注射效率的改善電子注射效率的改善電子注射效率的另一種具尖角的非揮發(fā)性記憶體的制造方法，該方法包含如下步驟(1)形成第一介電層于半導體底材上；(2)形成第一導電層于第一介電層上；(3)形成第二介電層于第一導電層上；(4)形成圖案于該第二介電層與第一導電層；(5)形成導電間隙層接鄰于該圖案化后的第二介電層與第一導電層，形成尖角，所述的尖角的尖銳層級由該導電間隙層的厚度來控制。
下面結合較佳實施例和附圖進一步說明。
圖2為半導體芯片的截面示意圖(顯示本發(fā)明形成具尖角的間隙壁的步驟)。
圖3為半導體芯片的截面圖(顯示本發(fā)明在成圖后的介電層與導電層及間隙壁上形成隧穿氧化層與在此隧穿氧化層上形成另一導電層的步驟)。
圖4為半導體芯片的截面圖(顯示本發(fā)明去除介電層后，在成圖后的導電層以及間隙壁上形成隧穿氧化層，并在此隧穿氧化層上形成另一導電層的步驟)。
圖5為半導體芯片的截面圖(顯示本發(fā)明定義控制閘極并分離記憶電池的步驟，未移除第二導電層)。
圖6為半導體芯片的截面圖(顯示本發(fā)明定義控制閘極并分離記憶電池的步驟，已移除第二導電層)。
如

圖1所示，在本發(fā)明的較佳實施例中，提供一具100或111晶向的單晶硅底材2，在底材2上形成一層介電材料，如氧化硅層4以作為閘極介電層。一般而言，氧化硅層4可在溫度800-1100℃且充滿氧氣環(huán)境的爐管中形成。該氧化硅層4的厚度約為50至500埃。
另一種方法，如化學氣相沉積，亦可用于形成氧化硅層4。令人高興的是任何適合的物質如氮氧化硅皆可用作閘極介電材料。氮氧化硅層14以在N2O或NO環(huán)境中以熱氧化法形成較為適合。此形成氮氧化硅層14的溫度范圍大約是在700至1150℃之間。
接著，如圖1所示，導電層，如摻質多晶硅層6，形成于氮化硅層4之上。摻質多晶硅層6可選擇摻質多晶硅或內摻質多晶硅。除此之外，金屬或合金層亦可用以取代此多晶硅層6作為導電層。繼而，介電材料層8沉積于此導電層6之上。此介電材料層8可由任何適當?shù)奈镔|組成，如氧化物或氮化物。氮化硅層6可使用任何適合的制程進行沉積，如低壓化學氣相沉積法(LPCVD)、電漿增強化學氣相沉積法(PECVD)、高密度電漿化學氣相沉積法(HDPCVD)等制程。在一較佳的具體實施例中，于此形成氮化硅層的步驟所使用的反應氣體為SiH4，NH3N2，N2O，或是SiH2Cl2，NH3N2，N2O。
接著，顯影技術被用于導電層6和介電層8的作圖上。沿此圖案結構與介電層4的表面形成一第二導電層。通過非等向性蝕刻技術蝕刻此第二導電層10，以于圖案結構的側壁建構間隙壁10。此間隙壁10與導電層6間的作用如同組件中的浮動閘極。此浮動閘極包含了位于間隙壁10頂端部位的尖角12。此頂端部分的尖角12增進了電子注射效率。間隙壁10以摻質多晶硅或內摻質多晶硅形成較為適合，必需注意的是此間隙壁是越尖端越薄。因此，我們可通過控制導電層的厚度來達到尖角的尖銳層級。
在實施例中，介電材料層8可被移除或保留在結構內。若此介電材料層8是由氮化物組成，可利用熱磷酸加以去除。另一方面，介電材料層8若由氧化物所組成，則可由緩氧蝕刻液(BOE)或氫氟酸溶液去除，如圖2所示。
如圖3、4所示，介電材料層14沿著此浮動閘極的表面形成以作為隧穿介電層。此隧穿介電層可由氧化鈦、氮化物、氮氧化硅、ON或ONO組成較為適合。第三導電層16，諸如摻質多晶硅層，于隧穿介電層14上形成以作為控制閘極。
最后，參閱圖4及圖5，利用顯影及蝕刻技術定義控制閘極16并分離記憶電池。此分離步驟可被省略。
本發(fā)明所述的較佳實施例用以介紹本發(fā)明，然其并非用以限定本發(fā)明精神與發(fā)明實體，對熟悉此領域技藝者，在不脫離本發(fā)明的精神與范圍內所作的修改，均應包含在本申請的保護范圍之內。
權利要求
1.一種具尖角的非揮發(fā)性記憶體的制造方法，其特征是該方法至少包括下列步驟(1)形成第一介電層于半導體底材上，以作為閘極介電材料(2)形成第一導電層在該第一介電層上；(3)形成第二介電層在該第一導電層上；(4)形成圖案于該第二介電層與第一導電層上；(5)于接鄰該成圖后的第二介電層與第一導電層上形成具尖角的導電間隙壁。其中該導電間隙壁、第二介電層與第一導電層扮演浮動閘極的角色；(6)形成隧穿介電層于該浮動閘極的表面上；(7)形成第二導電層于該隧穿介電層上以作為控制閘極。
2.根據(jù)權利要求1所述的具尖角的非揮發(fā)性記憶體的制造方法，其特征是還包含于形成該隧穿介電層之前，移除該第二介電層的步驟。
3.根據(jù)權利要求1所述的具尖角的非揮發(fā)性記憶體的制造方法，其特征是該第二介電層的氮化物組成是通過熱磷酸溶液或氫氟酸溶液或緩氧蝕刻溶液予以移除。
4.根據(jù)權利要求1所述的具尖角的非揮發(fā)性記憶體的制造方法，其特征是該第一及第二導電層是由多晶硅所構成。
5.根據(jù)權利要求1所述的具尖角的非揮發(fā)性記憶體的制造方法，其特征是該導電間隙層是由多晶硅所構成。
6.根據(jù)權利要求1所述的具尖角的非揮發(fā)性記憶體的制造方法，其特征是該隧穿介電層包含氮氧化硅成分。
7.根據(jù)權利要求1所述的具尖角的非揮發(fā)性記憶體的制造方法，其特征是該隧穿介電層包含氮化硅的成分。
8.根據(jù)權利要求1所述的具尖角的非揮發(fā)性記憶體的制造方法，其特征是該隧穿介電層包含氧化硅的成分。
9.根據(jù)權利要求1所述的具尖角的非揮發(fā)性記憶體的制造方法，其特征是該隧穿介電層包含ON或ONO的成分。
10.根據(jù)權利要求1所述的具尖角的非揮發(fā)性記憶體的制造方法，其特征是該方法包含如下步驟(1)形成第一介電層于半導體底材上；(2)形成第一導電層于第一介電層上；(3)形成第二介電層于第一導電層上；(4)形成圖案于該第二介電層與第一導電層；(5)形成導電間隙層接鄰于該圖案化后的第二介電層與第一導電層，形成尖角，所述的尖角的尖銳層級由該導電間隙層的厚度來控制。
全文摘要
一種具尖角的非揮發(fā)性記憶體的制造方法，包括在半導體底材上形成第一介電材料層作為閘極介電材料，并沉積第一導電層于第一介電材料層上；沉積第二介電材料層于第一導電層上。此第二介電材料層與第一導電層為下一層圖案；通過非等向性蝕刻制作具尖角的導電間隙壁；在此含有間隙壁及圖案結構的浮動閘極上形成隧穿介電材料層；再于此隧穿介電材料層上形成第二導電層作為控制閘極。具有改善電子注射效率的功效。
文檔編號H01L21/28GK1402336SQ0112429
公開日2003年3月12日 申請日期2001年8月24日 優(yōu)先權日2001年8月24日
發(fā)明者曾鴻輝 申請人:世界先進積體電路股份有限公司