專利名稱：半導(dǎo)體集成電路裝置及其設(shè)計方法
本申請是株式會社日立制作所于1997年3月7日遞交的申請?zhí)枮?7103057.X、發(fā)明名稱為“半導(dǎo)體集成電路裝置”的發(fā)明專利申請的分案申請。
本發(fā)明涉及集成了存儲器的半導(dǎo)體集成電路裝置，尤其涉及適用于把具有多條數(shù)據(jù)輸入輸出線等數(shù)據(jù)傳輸線的存儲器和邏輯電路集成在同一個半導(dǎo)體芯片上的半導(dǎo)體集成電路裝置的有效技術(shù)。
近年來，LSI(大規(guī)模集成電路)的高集成化在不斷發(fā)展，已經(jīng)能夠在約1cm見方的半導(dǎo)體芯片上集成大容量的存儲器和大規(guī)模集成電路及運算電路。在這樣的芯片中，通過把存儲器I/O線的數(shù)量取成幾百條以上而能夠使存儲器和邏輯電路及運算電路間的數(shù)據(jù)傳送速度達(dá)到1G字節(jié)/秒以上的極高速度。由此，能夠期待在必要的圖象處理用途等中和存儲器之間進(jìn)行高速的數(shù)據(jù)傳送。
作為能夠適用于上述用途的第一種現(xiàn)有技術(shù)，有Toshio sunaga等在IEEE.JOURNAL OF SOLID-STATE CIRCUIT，Vol.30，No.9SEPTEMBER 1995，pp.1006-1014中的論文“DRAM Macros forASIC Chips”所記述的DRAM(動態(tài)隨機(jī)存取存儲器)宏的例子。上述文獻(xiàn)中公開了用0.8μm CMOS技術(shù)制造的組合了具有9條I/O線的288k比特(32k×9比特)容量的DRAM宏和邏輯的LSI芯片以及用0.5μm CMOS技術(shù)制造的組合了具有18條I/O線的1.25M比特(64k×18比特)容量的DRAM宏和邏輯的LSI芯片。
作為關(guān)聯(lián)的第二種現(xiàn)有技術(shù)，美國專利5371896(1994.12.6頒發(fā))中示出了把多個處理器及存儲器相互耦合起來的并行計算系統(tǒng)集成在同一個半導(dǎo)體芯片上的方式。在該第二種現(xiàn)有技術(shù)中，把多個存儲器和多個處理器集成在同一個半導(dǎo)體芯片上，兩者之間用由縱橫開關(guān)構(gòu)成的網(wǎng)絡(luò)耦合。該第二種現(xiàn)有技術(shù)的特征是能夠根據(jù)需要切換進(jìn)行SIMD(單指令多數(shù)據(jù)流)動作和MIMD(多指令多數(shù)據(jù)流)動作。SIMD動作時，多個存儲器中的一個作為指令存儲器使用，其余的存儲器作為數(shù)據(jù)存儲器使用。處理器中都被送入來自指令存儲器的命令。MIMD動作時，在SIMD動作中作為數(shù)據(jù)存儲器使用的存儲器的一部分作為指令存儲器使用，由此，各個處理器中被分別送入來自各指令存儲器的命令。各存儲器和處理器之間的數(shù)據(jù)傳送路徑能夠用上述縱橫網(wǎng)絡(luò)進(jìn)行各種切換。
集成了存儲器的半導(dǎo)體集成電路裝置除上述外還有種種方案，而自像上述第一種現(xiàn)有技術(shù)那樣能夠把DRAM等高集成的存儲器和邏輯電路集成到同一個半導(dǎo)體芯片上開始，在圖象處理等領(lǐng)域就受到重視。
本專利申請的發(fā)明者們明確了在這樣的半導(dǎo)體集成電路裝置中有2個課題。
第1個課題是有關(guān)設(shè)計方式的課題。作為現(xiàn)有的單個芯片的高集成存儲器，特別是DRAM，由于規(guī)格的標(biāo)準(zhǔn)化，因此一旦制成則產(chǎn)品壽命比較長，因此，用于進(jìn)行快速設(shè)計的設(shè)計方式不太認(rèn)為很重要。然而，如上述第一種現(xiàn)有技術(shù)那樣把DRAM等高集成的存儲器和邏輯電路集成在同一個半導(dǎo)體芯片上的半導(dǎo)體集成電路裝置由于很多情況下每個符合該裝置所適用的特殊應(yīng)用的特定規(guī)格都需要它，故一般在接受了來自用戶這樣的要求者的要求后半導(dǎo)體廠家按照所要求的規(guī)格開始制造。因而，能夠迅速地設(shè)計就成為十分必要。換言之，要求縮短從著手芯片設(shè)計到芯片完成的時間(Time to Customers)。除此之外，所需要的存儲器容量和運算電路的種類因用途不同而多種多樣。為了滿足對于這時間及多樣性的要求，就必須從設(shè)計方式開始進(jìn)行改革。
第2個課題與集成在同一個半導(dǎo)體芯片上的DRAM等的高集成存儲器和邏輯電路的耦合電路有關(guān)。在把DRAM等高集成存儲器和邏輯電路集成在同一個半導(dǎo)體芯片上時，僅集成它們則對于單個芯片難以產(chǎn)生大的優(yōu)點。若考慮成本和要求的性能，則希望在約1cm見方的半導(dǎo)體芯片上集成大容量的存儲器和大規(guī)模運算電路等的邏輯電路，能夠確保兩者間的耦合線數(shù)目在幾百條以上，能夠使數(shù)據(jù)傳送速度達(dá)到例如1G字節(jié)/秒以上的高速。即，作為耦合存儲器和邏輯電路的耦合電路，希望是高速且高集成的耦合電路，能夠?qū)Υ鎯ζ骱瓦壿嬰娐?運算電路)之間的數(shù)據(jù)傳送路徑進(jìn)行種種切換。
上述第1種現(xiàn)有技術(shù)由于通過按照需要增減DRAM宏的數(shù)量，能夠使存儲器容量為可變，因此在一定程度上能夠回答上述第1課題。然而，在上述第1種現(xiàn)有技術(shù)中，由于與DRAM宏的數(shù)目成比例地改變了I/O線的數(shù)目，因而具有不能夠自由地設(shè)定I/O線的數(shù)目和存儲器容量的問題。還有，由于在各個容量較小的DRAM宏中設(shè)有讀寫動作所必需的所有的周邊電路，因此，還具有若配置多個DRAM宏則電路的總開銷加大的又一個問題。為進(jìn)一步明確這些問題，下面研究構(gòu)成圖象處理用的LSI的情況。為了簡單起見，設(shè)DRAM宏的存儲容量為256k比特，I/O線為8條，LSI中需要的I/O線總數(shù)為512條，則DRAM宏需要64個。這時的存儲器總存儲容量為16M比特。
圖象處理領(lǐng)域中處理2維數(shù)據(jù)時，例如，復(fù)原模糊的圖象的情況以及識別文字和特定圖形的情況，即使是不需要上述那樣程度的存儲器容量時也要求高速性。這種情況下，若僅考慮速度則可以多個地配置第1種現(xiàn)有技術(shù)的DRAM宏使其并行動作，但這樣做存儲器的存儲容量過大芯片尺寸變得很大。另一方面，處理3維數(shù)據(jù)這樣的情況，需要高速地處理大量的數(shù)據(jù)。這種情況下，能夠以上述那樣使多個DRAM宏并行動作進(jìn)行對應(yīng)。然而，依據(jù)家庭用或工業(yè)用的用途不同以及數(shù)據(jù)的種類，有時需要更多的I/O線或者更大的存儲容量。
如上述，即使同一個圖象處理領(lǐng)域，所需要的數(shù)據(jù)傳送速度和存儲器的存儲容量依據(jù)芯片的用途及數(shù)據(jù)的種類而多種多樣，因此，像第1種現(xiàn)有技術(shù)那樣僅準(zhǔn)備容量一定的DRAM宏則將產(chǎn)生種種問題。
另一方面，上述第2種現(xiàn)有技術(shù)是關(guān)于存儲器和處理器的耦合電路的技術(shù)，能夠用縱橫開關(guān)多樣地切換各存儲器和處理器間的數(shù)據(jù)傳送路徑。然而，若依據(jù)第2種現(xiàn)有技術(shù)，由于使用縱橫開關(guān)，因此耦合線數(shù)一旦增加則產(chǎn)生開關(guān)的個數(shù)膨脹，硬件規(guī)模增大，延遲也增大這些基于第2課題的問題。像上述第2種現(xiàn)有技術(shù)那樣在切換獨立的多個存儲器和多個處理器之間的數(shù)據(jù)傳送路徑時，由于一般存儲器和處理器的數(shù)目少，因此，有可能直接地在相同芯片上實現(xiàn)以往的并行計算機(jī)中使用的方式。然而，在切換幾百條以上的存儲器的I/O線群和運算電路等的邏輯電路的I/O線群之間的對應(yīng)時，集成度和動作速度的要求極為嚴(yán)格，難于直接利用以往的方式。
從而，本發(fā)明的一個目的是給出迅速地設(shè)計對應(yīng)于所需要的存儲器容量和運算電路種類的半導(dǎo)體裝置的方法。即，給出用于在短期間內(nèi)設(shè)計對應(yīng)于種種目的的LSI芯片的方法以及用該方法生產(chǎn)的產(chǎn)品群。
本發(fā)明的另一個目的是實現(xiàn)能夠從小容量到大容量自由地改變存儲容量并且總開銷少的存儲器宏。本發(fā)明的另一個目的是實現(xiàn)適應(yīng)了ASIC(專用集成電路)設(shè)計的存儲器宏。
本發(fā)明的再一目的在于作為把存儲器和邏輯電路相耦合的耦合電路實現(xiàn)高速且高集成度的電路并給出能夠把存儲器和邏輯電路(運算電路)之間的數(shù)據(jù)傳送路徑進(jìn)行種種切換的方法。
從本說明書的記述以及附圖將明確本發(fā)明的上述及其它課題和新的特征。
另外，存儲器芯或存儲器宏指的是由含用于存儲信息的多個存儲單元的存儲單元陣列和含用于讀出該存儲單元陣列的數(shù)據(jù)或向存儲單元陣列寫入數(shù)據(jù)的周邊電路的電路塊構(gòu)成的部分。本說明書中，雖然使用存儲器芯和存儲器宏兩種術(shù)語，但指的是同一個部件。
若依據(jù)本發(fā)明的一個方面，則預(yù)先制做存儲器芯(MR)和符合各存儲器芯(MR)的數(shù)據(jù)傳送線(I/O線、MIOi)的間距而設(shè)定的耦合電路(TG)用的模塊的線路圖形，然后存儲在數(shù)據(jù)庫(DB)中，還做成用于合成邏輯電路的邏輯庫(LL)并存入到數(shù)據(jù)庫(DB)中。數(shù)據(jù)庫(DB)中存儲了這些線路圖形和規(guī)格、特性等設(shè)計上必要的數(shù)據(jù)。上述耦合電路(TG)用的模塊由開關(guān)群(SWG)和緩沖器群(TGBUFi)組成，把它們組合起來能夠構(gòu)成耦合電路(TG)。開關(guān)群(SWG)由多個開關(guān)群(SWG)構(gòu)成，使得能夠把輸入的數(shù)據(jù)在其中改換其順序。依據(jù)這樣多個開關(guān)群(SWG)的設(shè)定，能夠進(jìn)行開關(guān)控制使得成為把較少級數(shù)的開關(guān)(SW)符合傳送圖形(傳送路徑)的所希望的傳送圖形，并成為能夠高速地切換傳送圖形。由于耦合電路(TG)用的模塊像上述那樣做成符合存儲器芯(MR)的數(shù)據(jù)傳送線(MIOi)的間距的結(jié)構(gòu)，因此，不用變更線路圖形就能夠直接耦合到存儲器芯(MR)的數(shù)據(jù)傳送線(MIOi)上。
如上述那樣，存儲器芯(MR)，耦合電路(TG)用模塊、邏輯庫(LL)的線路圖形預(yù)先登錄在數(shù)據(jù)庫(DB)中，而且存儲器芯(MR)和耦合電路(TG)用模塊的布線間距相互一致，使得能夠直接耦合。從而，能夠在短時間內(nèi)結(jié)束明確來自用戶的規(guī)格那樣后達(dá)成的規(guī)格后的LSI芯片設(shè)計。即，從數(shù)據(jù)庫(DB)取出需要的存儲容量的存儲器芯(MR)和用于制做符合規(guī)格的耦合電路(TG)的模塊并進(jìn)行組合，進(jìn)而，邏輯部分可以使用邏輯合成用的CAD(計算機(jī)輔助設(shè)計)工具從邏輯庫(LL)合成所希望的邏輯電路(LC)。它們之間的布線能夠用配置布線CAD工具高速地進(jìn)行。從而，能夠在短時間內(nèi)設(shè)計集成了存儲器和邏輯電路的芯片。
還有，上述耦合電路(TG)中，由于通過存儲器芯(MR)和邏輯電路(LC)之間被傳送數(shù)據(jù)的僅是被激活的開關(guān)群(SWG)，故能夠?qū)崿F(xiàn)高速的數(shù)據(jù)傳送。進(jìn)而，由于按照傳送圖形數(shù)目增減開關(guān)群的級數(shù)，故傳送圖形少時沒有無用的占有面積。
還有，上述中為了在短時間內(nèi)構(gòu)成種種存儲容量的存儲器，用放大器(AMP)、包含存儲單元陣列的存儲體(BANK)、電源(PS)等的功能塊的組合構(gòu)成存儲器宏(MMACRO)。即，在包含存儲單元陣列的存儲體(BANK)的模塊中配置沿位線方向延伸的多條數(shù)據(jù)傳送線(GBL，/GBL)，它們?nèi)H用相鄰配置的各模塊連接的結(jié)構(gòu)。進(jìn)而在上述放大器(AMP)模塊內(nèi)設(shè)置能夠以字節(jié)單位激活或不激活數(shù)據(jù)傳送線的電路。
在具有多個存儲體(BANK)的存儲器宏(MMACRO)中，設(shè)立多個(Ri，Ci)的各存儲體的指定地址，由此，能夠在同一周期內(nèi)輸入1個存儲體的激活指令(CR、AC、Ri)和其它存儲體的讀出或?qū)懭胫噶?CC、RW、Ci)，能夠在每1個周期連續(xù)地進(jìn)行遍及不同存儲體的讀出或?qū)懭搿?br>

圖1示出基于本發(fā)明一實施例的內(nèi)裝多I/O存儲器芯的系統(tǒng)LSI的設(shè)計方法。
圖2示出基于本發(fā)明一實施例的內(nèi)裝多I/O存儲器芯的LSI。
圖3示出圖2的傳送電路的傳送圖形。
圖4示出實現(xiàn)圖3的傳送圖形的傳送電路的第1具體例。
圖5示出傳送電路的緩沖電路TGBUFi的具體例。
圖6示出實現(xiàn)圖3的傳送圖形的傳送電路的第2具體例。
圖7示出圖6的傳送電路的控制信號的設(shè)定法。
圖8示出實現(xiàn)圖3的傳送圖形的傳送電路的第3具體例。
圖9a-9c示出圖8的傳送電路的并行開關(guān)部分的電路結(jié)構(gòu)和布線。
圖10示出進(jìn)行基于存儲器讀出寫入控制信號的低功耗化的例子。
圖11示出圖10的傳送電路的控制信號的設(shè)定法。
圖12示出作為和圖3相同的數(shù)據(jù)的傳送圖形。
圖13示出緩沖器控制信號的控制圖形。
圖14示出控制信號傳送電路的例子。
圖15示出圖14的控制信號傳送電路的控制信號設(shè)定法。
圖16示出能夠從數(shù)據(jù)的傳送單位細(xì)致設(shè)定的啟動信號的例子。
圖17a-17d示出能夠用圖16的結(jié)構(gòu)的傳送電路傳送的傳送圖形的例子。
圖18a-18d示出對于3維計算機(jī)繪圖的應(yīng)用例。
圖19a-19b示出按每字節(jié)變更了I/O線的地址例。
圖20是示出布線層的關(guān)系的半導(dǎo)體芯片的斷面圖。
圖21示出開關(guān)群SWG的布局例。
圖22示出到圖21的開關(guān)群的第1布線層M1的布局。
圖23示出從圖21的開關(guān)群的第1布線層M1到第3布線層M3的布局。
圖24是對應(yīng)于圖21的開關(guān)群的布局的等價電路圖。
圖25示出圖8的傳送電路的布局例。
圖26示出圖8的傳送電路布局中追加層的布局。
圖27示出并行連接開關(guān)而削減開關(guān)群的級數(shù)的例子。
圖28a-28b示出改變了傳送電路和讀出寫入電路的位置關(guān)系的實施例。
圖29示出存儲器宏的結(jié)構(gòu)和對圖象處理LSI的應(yīng)用例。
圖30示出存儲器宏的外部信號和動作模式的關(guān)系。
圖31示出存儲器宏的讀出放大器和預(yù)充電電路的例子。
圖32示出存儲器宏的存儲體控制電路的動作時序圖。
圖33示出存儲器宏的字節(jié)控制電路的一例。
圖34示出字節(jié)控制電路的寫入、讀出時序圖。
圖35示出存儲器宏的主控制電路的一例。
圖36a-36b示出存儲器宏的讀出寫入控制電路的一例。
圖37示出存儲器宏的存儲體模塊的第2例。
圖38a-38b示出存儲器宏的存儲體控制電路的一例。
圖39示出存儲器宏對于存儲，邏輯混載LSI的第2應(yīng)用例。
圖40示出存儲器宏對于存儲，邏輯混載LSI的第3應(yīng)用例。
圖41示出存儲器宏的第2結(jié)構(gòu)例。
圖42示出存儲器宏的ROM-BANK模塊結(jié)構(gòu)例。
圖43示出ROM-BANK模塊的動作波形。
圖44a-44b示出存儲器宏的存儲體地址的配線布局例。
圖45示出連續(xù)讀出存儲器宏內(nèi)不同存儲體模塊的數(shù)據(jù)時的時序圖。
圖46示出使用存儲器宏構(gòu)成的DRAM模塊。
圖47a-47b示出在DRAM模塊中設(shè)定的指令真值表。
圖48a-48b示出DRAM模塊的功能真值表。
圖49示出DRAM模塊的狀態(tài)轉(zhuǎn)移圖。
圖50示出DRAM模塊的RAS下降模式的讀動作時序圖。
圖51示出DRAM模塊的高速存取模式的讀動作時序圖。
圖52示出DRAM模塊的RAS下降模式的寫動作時序圖。
圖53示出DRAM模塊的高速存取模式的寫動作時序圖。
圖54示出DRAM模塊的同一個存儲體、同一個行地址時指令RD-指令RD間的間隔。
圖55示出DRAM模塊的不同存儲體時指令RD-指令RD間的間隔。
圖56示出DRAM模塊的同一個存儲體、同一個行地址時指令WT-指令WT間的間隔。
圖57示出DRAM模塊的不同存儲體時指令WT-指令WT間的間隔。
圖58示出DRAM模塊的同一個存儲體、同一個行地址時指令RD-指令WT間的間隔。
圖59示出DRAM模塊的同一個存儲體、同一個行地址時指令WT-指令RD間的間隔。
圖60示出DRAM模塊的同一個存儲體時指令RD-指令BA/BC間的間隔。
圖61示出DRAM模塊的同一個存儲體時指令WT-指令BA/BC間的間隔。
圖62示出DRAM模塊在RAS下降模式下同一個存儲體時指令BA-指令BA間的間隔。
圖63示出DRAM模塊在高速存取模式下同一個存儲體時指令BA-指令BA間的間隔。
圖64示出DRAM模塊讀出時字節(jié)控制信號的等待時間。
圖65示出DRAM模塊寫入時字節(jié)控制信號的等待時間。
圖66a-66b示出DRAM模塊的AC特性。
圖67a-67c示出DRAM模塊的動作頻率最小等待時間。
下面首先說明本發(fā)明中的總體設(shè)計方法以及作為存儲器芯MR和邏輯電路LC的耦合電路的傳送電路的實施例，最后說明作為存儲器芯MR的具體例的存儲器宏MMACRO的實施例。
使用存儲器芯的系統(tǒng)LSI設(shè)計方法圖1中示出內(nèi)裝了本發(fā)明的存儲器芯的系統(tǒng)LSI設(shè)計方法的概念。
示于圖1左部的是登錄了芯電路、邏輯庫的布局圖形和特性的數(shù)據(jù)庫用存儲裝置DB。數(shù)據(jù)庫用存儲裝置DB預(yù)先存儲了具有多條數(shù)據(jù)線并且存儲容量互不相同的多個存儲器芯MR、分別配合存儲器芯MR的數(shù)據(jù)線(I/O線)的間距而設(shè)定的傳送電路(耦合電路)TG用的模塊群、由用于合成邏輯電路LC的基本門構(gòu)成的邏輯庫LL等等的布局圖形、規(guī)格及特性等設(shè)計上必要的數(shù)據(jù)。
這里，傳送電路TG用模塊由開關(guān)群SWG和緩沖器群TGBUFi組成，把開關(guān)群SWG和緩沖器群TGBUFi組合起來能夠合成傳送電路。詳細(xì)情況在后面敘述，通過連接多個開關(guān)群SWG能夠合成具有種種傳送圖形的傳送電路TG。由于這些模塊配合存儲器芯MR的數(shù)據(jù)線(I/O線)的間距制做，因此，不變更布局圖形就可以直接耦合到存儲器芯MR的數(shù)據(jù)線(I/O線)上。
一旦給出了LSI芯片的規(guī)格，則邊從數(shù)據(jù)庫用存儲裝置DB把必要的數(shù)據(jù)傳送給設(shè)計用工作站W(wǎng)S邊進(jìn)行設(shè)計。由于備齊了存儲器芯MR和傳送電路TG用模塊的布線間距，故能夠把它們直接耦合使用。即，能夠從數(shù)據(jù)庫DB取出并組合用于制做符合所需要的存儲容量的存儲器芯MR和規(guī)格的傳送電路TG的模塊，邏輯部分通過使用邏輯合成用的CAD工具，能夠容易地從邏輯庫LL合成所希望的邏輯電路LC。最后，按照芯片的平面布置圖配置以上各部分，如果用配置布線CAD工具進(jìn)行了其間的布線則就完成了芯片的布局?jǐn)?shù)據(jù)。這樣，在短時間內(nèi)能夠設(shè)計內(nèi)裝了存儲器芯MR的系統(tǒng)LSI的產(chǎn)品群。
另外，雖然在這里示出使用邏輯庫LL合成邏輯的例子，但也可以依據(jù)情況把芯片的一部分門陣列化并合成邏輯。在那樣的情況下，具有易于制造存儲器芯MR共同而邏輯互異的芯片的優(yōu)點。
圖1的右下方示出2個依據(jù)上述設(shè)計而得到的芯片的例子。半導(dǎo)體芯片LSI-A在分別配置在圖左側(cè)的存儲器芯MR和配置在圖右側(cè)的邏輯電路LC之間配置了傳送電路TG，設(shè)有用傳送電路TG耦合了存儲器芯MR和邏輯電路LC的4個塊A、B、C、D，并在其中心配置了控制芯片總體的控制電路CC。與此相對，半導(dǎo)體芯片把用傳送電路TG耦合了存儲器芯MR和邏輯電路LC的塊A、B二個并列，并在其中心配置了控制芯片總體的控制電路CC。
本實施例當(dāng)然既能夠?qū)崿F(xiàn)使用一個存儲器芯MR的芯片，也能夠容易地實現(xiàn)圖示那樣集成了多個塊的芯片。在后一情況下，可以把各塊的存儲器芯MR、邏輯電路LC取為不同，也可以取為相同的結(jié)構(gòu)。前者適于用同一個芯片并行進(jìn)行不同的處理的情況，后者適于并行進(jìn)行相同處理的情況。特別地，后者適于繪圖、自然圖象處理、神經(jīng)網(wǎng)絡(luò)等能夠進(jìn)行并行動作處理的情況。
由于半導(dǎo)體芯片LSI-A、LSI-B的每一個都把進(jìn)行存儲器芯MR和數(shù)據(jù)傳遞的邏輯電路LC配置在存儲器芯MR附近，故能夠減少布線延遲的影響實現(xiàn)高速的數(shù)據(jù)傳送。還有，由于從控制電路CC到各塊的距離在半導(dǎo)體芯片LSI-B中相等，在半導(dǎo)體芯片LSI-A中相差也較小，因此具有能夠減小控制信號歪斜失真的優(yōu)點。
在半導(dǎo)體芯片LSI-B中把邏輯電路LC接近于控制電路CC配置，而在需要縮短存儲器芯MR控制信號的布線減少布線延遲的情況下，也可以使塊對于控制電路進(jìn)行調(diào)換，使存儲器芯MR接近控制電路CC配置。
另外，在半導(dǎo)體芯片LSI-A中從控制電路CC的距離在塊A及B和C及D中不相同將產(chǎn)生問題這樣的情況也被進(jìn)行了考慮。在這種情況下，可以像進(jìn)行半導(dǎo)體芯片LSI-B那樣的配置，在控制電路CC的左右各配置2塊。
在塊的形狀橫向較長時，有時芯片的短邊和長邊的差過大。在這樣的情況下，保持示于圖1的半導(dǎo)體芯片LSI-A的配置不變的情況下，把控制信號的輸入端子集中在塊的一個面上，并把塊A和B及C和D調(diào)換配置，由此在塊彼此相鄰接的面上引入控制信號的輸入端子。這樣能夠減少控制信號的歪斜失真。下面詳細(xì)地說明傳送電路TG。
多路I/O內(nèi)裝存儲器芯的LSI圖2中示出本發(fā)明的多路I/O的內(nèi)裝存儲器芯的LSI例。圖2所示的半導(dǎo)體芯片SIC是把具有多條I/O線MIOi的存儲器芯MR、具有多條I/O線LIOi的邏輯電路LC、控制存儲器芯MR和邏輯電路LC間的數(shù)據(jù)的傳送圖形的傳送電路TG等集成在由單晶硅等構(gòu)成的單一半導(dǎo)體襯底上的芯片。
邏輯電路LC的內(nèi)容可以使用邏輯庫合成符合目的的邏輯。在這里，取適用于圖象或繪圖的例子。存儲器芯MR取存儲了象素數(shù)據(jù)的存儲器件，邏輯電路LC由對于存儲在存儲器芯MR中的象素數(shù)據(jù)進(jìn)行運算的運算器群ARG、用于為了在畫面上顯示而以一定速度讀取存儲器芯MR的內(nèi)容的顯示用緩沖器DBR以及用于控制存儲器芯MR的控制電路LCC構(gòu)成。
存儲器芯MR具有多條數(shù)據(jù)線DL、多條字線WL以及形成在它們的交點上的存儲單元MC。存儲單元MC能夠使用單晶體管、單電容的DRAM單元、4個或6個晶體管的SRAM(靜態(tài)隨機(jī)存取存儲器)單元、單晶體管的非易失性的閃速存儲器單元(flashmemory cell)等。另外，作為存儲器芯MR雖然考慮了上述那樣能夠讀寫的所謂RAM型乃至讀寫型，但在使用只讀的所謂ROM型的存儲器時本發(fā)明也有效。數(shù)據(jù)向存儲器芯的寫讀由讀寫電路RWC控制，能夠從由周邊電路PER選擇的、多個存儲單元MC中多條I/O線MIOi并行讀寫數(shù)據(jù)。周邊電路PER上連接著來自邏輯電路LC的存儲器芯控制信號MRC、控制信號CTL以及地址信號DATA等的總線。存儲器芯和作為邏輯電路LC的基準(zhǔn)信號的時鐘信號同步并輸入或輸出控制信號、地址信號、I/O信號。
邏輯電路LC對于從存儲器芯MR經(jīng)過傳送電路TG讀出的數(shù)據(jù)和來自半導(dǎo)體芯片SIC外部的數(shù)據(jù)進(jìn)行運算。其結(jié)果再次通過傳送電路TG寫入到存儲器芯MR中或輸出到半導(dǎo)體芯片SIC外部。
傳送電路TG由多級開關(guān)群SWG構(gòu)成，依據(jù)控制信號TGCi進(jìn)行的對開關(guān)群SWG的開關(guān)控制能夠切換存儲器芯MR的多條I/O線MIOi和邏輯電路LC的多條I/O線LIOi之間的連接關(guān)系(以下稱為傳送圖形)。
傳送電路TG能夠構(gòu)成為沿雙方向或兩方向傳送數(shù)據(jù)，即，構(gòu)成為能夠把來自存儲器芯MR的數(shù)據(jù)信號供給邏輯電路LC，反之，把來自邏輯電路LC的數(shù)據(jù)信號供給存儲器芯MR。
圖3中示出作為傳送圖形的例子實現(xiàn)從P0到P78個圖形時的情況。該例是對于2n條的I/O線MIOi和LIOi，把以1/4(或2n-2)為單位的MIO0，1，2，3和LIO0，1，2，3的對應(yīng)關(guān)系進(jìn)行切換的例子。即，是i從0到3的情況。這樣，即使傳送單位不需要2的n次冪條，以及所有的傳送單位不相等，也可以使用本發(fā)明，箭頭方向示出數(shù)據(jù)的流動，傳送圖形P1僅用于數(shù)據(jù)對存儲器的寫入，余下的圖形(P0，P2-P7)用于讀、寫兩種情況。
傳送圖形P0是不交換數(shù)據(jù)而直接傳送的圖形。傳送圖形P1是用于把輸入到(LIO0，1)的數(shù)據(jù)傳遞到(MIO0，1)，(MIO2，3)后寫入存儲器的圖形。該例和其它圖形不同，存儲器芯MR的不同I/O線導(dǎo)通。即，I/O線LIO0與I/O線MIO0及MIO2耦合，I/O線LIO1和I/O線MIO1及MIO3相耦合。因而，由于讀出時有時不同的數(shù)據(jù)將發(fā)生沖突，因此僅在寫入時使用。該圖形如后述在高速地初始化存儲器的內(nèi)容等時有效。
傳送圖形P2及P3是分別在(LIO0，1)和(MIO0，1)、(LIO0，1)和(MIO2，3)之間形成傳送路徑的圖形。傳送圖形P4到P7是分別在(LIO0)和(MIO0)、(LIO1)和(MIO1)、(LIO1)和(MIO2)、(LIO1)和(MIO3)之間形成傳送路徑的圖形。
8個傳送圖形(P0-P7)能夠用控制信號TGCi自由地切換。各個傳送圖形能夠通過接通傳送電路TG內(nèi)的一個開關(guān)群SWG而實現(xiàn)。例如，傳送圖形P0能夠通過接通圖2所示的開關(guān)群SWG#0而實現(xiàn)。傳送電路TG的具體結(jié)構(gòu)后述。
本實施例中，由于存儲器芯MR、傳送電路TG、邏輯電路LC都形成在同一個半導(dǎo)體芯片上，因此能夠容易地布置從幾十條到幾百條的I/O線。
下面，說明圖2所示的內(nèi)裝多路I/O存儲器芯LSI的動作。
首先，說明讀出動作，若用存儲器芯MR內(nèi)的周邊電路PER選擇了一條字線WL，則從字線WL上的存儲單元MC群把數(shù)據(jù)讀到數(shù)據(jù)線DL上，通過讀寫電路RWC并行地把數(shù)據(jù)讀出到多條I/O線MIO0上。一旦用控制信號TGCi激活了傳送電路TG內(nèi)的開關(guān)群SWG中的一個，則確定存儲器芯MR的多條I/O線MIOi和邏輯電路IC的多條I/O線LIOi間的傳送圖形，從I/O線MIOi到I/O線LIOi傳送數(shù)據(jù)，輸入到邏輯電路LC。
寫入動作除去數(shù)據(jù)流動相反之外也相同。即，從邏輯電路LC輸出到多條I/O線LIOi的數(shù)據(jù)按照由控制信號TGCi確定了的傳送圖形從I/O線LIOi傳送到I/O線MIOi，通過存儲器陣列MR中的讀寫電路RWC傳遞到數(shù)據(jù)線DL，進(jìn)而并行地寫入到被選字線WL上的存儲單元MC上。
在連續(xù)或交互地進(jìn)行讀出或?qū)懭霑r，能夠在每個周期切換字線WL和傳送圖形并使它們動作。從而，能夠根據(jù)邏輯電路LC的要求在每個周期在對應(yīng)于不同地址的存儲單元MC中并行地進(jìn)行讀寫。
若依據(jù)本實施例，則由于存儲器芯MR和邏輯電路LC之間數(shù)據(jù)的傳輸通過一級開關(guān)群SWG進(jìn)行，因此能夠?qū)崿F(xiàn)非常高速的數(shù)據(jù)傳送。還有，由于配置存儲器芯MR和邏輯電路LC使得I/O線MIOi和LIOi沿同一方向走線，故能夠在存儲器芯MR和邏輯電路LC之間配置傳送電路TG。由于傳送電路TG的開關(guān)群SWG的級數(shù)根據(jù)傳送圖形決定，故在傳送圖形數(shù)少時，有可能減少傳送電路的數(shù)據(jù)線方向的尺寸(圖2的橫方向)。從而，若把傳送電路TG和邏輯電路LC進(jìn)行布置使得像圖2所示那樣被納入存儲器芯MR的字線WL方向的尺寸(圖2的縱方向)之內(nèi)，則能夠不采用多余的面積而減少總體面積。
還有，周邊電路PER既可以僅包含選擇字線WL的X譯碼器，也可以進(jìn)一步包含選擇數(shù)據(jù)線的一部分并連接在I/O線MIOi上的Y譯碼器。若依據(jù)本實施例則由于設(shè)置了多條I/O線MIOi，因此，通常Y譯碼器可以是例如1024條數(shù)據(jù)線中的128條的簡單電路。
下面，使用圖4說明傳送電路TG的具體電路例。圖4中，示出了實現(xiàn)圖2所示的傳送圖形的傳送電路TG的電路實施例。
傳送電路第1具體例圖4中，MIO0、MIO1、MIO2、MIO3是存儲器芯MR的I/O線，LIO0，LIO1、LIO2、LIO3是邏輯電路LC的I/O線。還有，SWG0，SWG1、…、SWG7是開關(guān)群，TGBUF0、TGBUF1、TGBUF2、TGBUF3是緩沖器電路。
TGC0、TGC1、…，TGC7分別是通斷開關(guān)群SWG0、SWG1、…、SWG7的開關(guān)控制信號。開關(guān)群SWG中的開關(guān)SW由后面詳細(xì)說明的圖9a-9c那樣例示的晶體管構(gòu)成。各開關(guān)SW的開關(guān)狀態(tài)和開關(guān)控制信號TGCi電平之間的關(guān)系由于能夠依據(jù)怎樣地形成構(gòu)成開關(guān)SW的電路而決定，因此，也可以固定地不予考慮。然而，在這里，開關(guān)SW設(shè)為如果加在其控制輸入的控制信號TGCi是高電位則導(dǎo)通，反之，是低電位則關(guān)斷。根據(jù)這一點，例如把控制信號TGC3設(shè)為高電位而其余的控制信號為低電位，則開關(guān)群SWG3內(nèi)用箭頭所示的2個開關(guān)SW導(dǎo)通，同一開關(guān)群的其它開關(guān)SW及其它開關(guān)群的開關(guān)SW斷開。由此，僅在控制信號TGC3取高電位時，能夠形成圖3的P3的傳送圖形，在存儲器芯MR的I/O線MIO2、MIO3和邏輯電路LC的I/O線LIO0、LIO1之間形成傳送路徑。其它傳送圖形也一樣，如果把控制信號TGCi中的一個取為高電位則能夠?qū)崿F(xiàn)。
緩沖電路TGBUF0、TGBUF1、TGBUF2、TGBUF3作用為使得避免由寄生在I/O線MIOi及I/O線LIOi的寄生電容產(chǎn)生的影響引起的信號延遲。緩沖電路TGBUFi的結(jié)構(gòu)例示于下面的圖5，于是，下面用圖5說明緩沖電路TGBUFi的結(jié)構(gòu)、動作。
緩沖電路TGBUFi是按照存儲器芯MR的讀寫動作切換數(shù)據(jù)的流動的雙向緩沖器，同時還作為具有在形成傳送圖形時閂鎖不使用的邏輯電路LC的I/O線LIOi的電位的功能的電路。
在前面說明的圖3中所示的例中，除去傳送圖形P0之外，每一個都不使用邏輯電路LC的I/O線LIOi的一部分。如果未被使用的I/O線LIOi的電位不確定而成為所謂的浮置狀態(tài)，則通過電荷的泄放有可能成為中間電位。在這種情況下，接受了其I/O線LIOi的浮置中間電位的邏輯電路LC一側(cè)的未圖示的CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)晶體管中恒定地流過貫通電流那樣的過剩電流。為避免這一點，邏輯電路LC的I/O線中未使用的線其電位被強(qiáng)制在預(yù)定電位或箝位。
即，邏輯電路LC被構(gòu)成接受允許信號LIOEi(參照圖5)，根據(jù)該允許信號LIOEi控制其動作。
根據(jù)圖示的電路結(jié)構(gòu)，例如若把作為緩沖電路TGBUFi的控制輸入的允許信號LIOEi設(shè)為低電位則從圖5所示的邏輯結(jié)構(gòu)可知信號TGWi、TGRi為低電平。信號TGWBi、TGRBi為高電平，拍頻(clocked)倒相器電路RINV、WINV斷開，與此同時，信號LIOPRi為高電平，在其柵極接受信號LIOPRi的MOS晶體管Q1為導(dǎo)通，由此，I/O線LIOi被箝位在低電平。
與此相對，對于應(yīng)被使用的I/O線LIOi，允許信號LIOEi為高電位。進(jìn)行如下述那樣的數(shù)據(jù)方向的切換。
即，在存儲器芯MR讀出動作時，信號TGRW為低電位。于是，在允許信號LIOEi是高電位時，僅激活讀出用拍頻倒相器RINV，從I/O線LIOi向I/O線LIOi傳送數(shù)據(jù)。另一方面，在存儲器芯MR寫入動作時，信號TGRW為高電位。于是，在允許信號LIOEi是高電位時，僅激活寫入用拍頻倒相器WINV，從I/O線LIOi向I/O線LIOi傳送數(shù)據(jù)，通過開關(guān)SW，把數(shù)據(jù)傳送到存儲器芯MR的I/O線MIOi。
如以上說明的那樣，若用示于圖4、圖5的實施例，則由于通過被傳送數(shù)據(jù)的開關(guān)SW的級數(shù)為一級，因此能夠?qū)崿F(xiàn)高速的動作。另外，由于開關(guān)SW的級數(shù)和傳送圖形數(shù)相等，因此不需要無用的布局區(qū)域，能夠高集成化。進(jìn)而，由于停止了邏輯電路LC的I/O線LIOi中不使用的I/O線的緩沖電路TGBUFi，還可避免電位成為浮置狀態(tài)，因此沒有無用的功耗，能夠防止在邏輯電路LC的門中流過過剩的電流，從而，能夠自由地設(shè)定不使用I/O線的一部分的傳送圖形。
還有，圖4中，通過在開關(guān)群SWG內(nèi)的開關(guān)SW中不輸入控制信號TGCi，還可以設(shè)置從電路動作方面來講不必要的部分。這是基于以下的理由。
即，理由之一是構(gòu)成傳送電路TG的開關(guān)群SWG如圖4那樣，除去在開關(guān)SW與其應(yīng)該對應(yīng)的控制信號TGCi的連接以及開關(guān)SW與I/O線MIOi的連接方面必要的布線以及連接之外，不依賴傳送圖形做成共同的形狀。從而，如果作為布局庫，準(zhǔn)備了除去開關(guān)SW和控制信號TGCi的連接以及開關(guān)SW和I/O線MIOi的連接所必要的布線及連接之外的共同部分，則使芯片的布局設(shè)計變得容易。另外，理由之二是，即使萬一要求變更傳送圖形時，如果作為庫全部制做了開關(guān)群SWG內(nèi)的開關(guān)SW，則伴隨著傳送圖形的變更即使有成為新的必要的開關(guān)SW，也不需要在庫內(nèi)修改追加對應(yīng)于其開關(guān)的晶體管。這時還由于沒有新追加的晶體管，由此不需要為了追加晶體管而修正用于制造半導(dǎo)體集成電路的光刻用掩模，因此能夠削減應(yīng)修改的掩模的張數(shù)。特別地，本發(fā)明這樣的存儲器、邏輯混載的芯片應(yīng)該考慮到因用途需要改變存儲器容量和邏輯的結(jié)構(gòu)。從這樣的用途觀點出發(fā)，如果作為庫準(zhǔn)備了某些種類的存儲器芯MR和傳送電路TG用的上述開關(guān)SWG群的基本圖形，則通過從中選擇必要的內(nèi)容，進(jìn)而使用邏輯用基本庫LL合成邏輯部分后進(jìn)行配置布線而能夠迅速地設(shè)計LSI芯片的掩模。
還有，構(gòu)成連接在I/O線MIOi以及I/O線LIOi上的開關(guān)SW的MOS晶體管這樣的晶體管具有其漏極結(jié)電容、源極結(jié)電容這樣的結(jié)電容。這樣的結(jié)電容是一種寄生電容，限制了電路的動作速度。因而，越增加開關(guān)SW的數(shù)目就越增大I/O線MIOi及I/O線LIOi的寄生電容，應(yīng)該經(jīng)過I/O線MIOi及I/O線LIOi傳送的信號的延遲就增大。于是，在由于開關(guān)群SWG的級數(shù)非常多因而信號延遲成為問題的情況時，可以省略掉不需要的開關(guān)SW。
傳送電路第2具體例圖6中示出用少于圖4所示的7級開關(guān)群SWG實現(xiàn)圖2的傳送電路TG的傳送電路TG的第2具體例。在對應(yīng)于圖3的傳送圖形的圖4的傳送電路TG中，一個傳送圖形中對應(yīng)1個開關(guān)群SWG。然而，對于圖3的傳送圖形P0、P1、P2在存儲器芯MR的I/O線內(nèi)具有MIO0、MIO1和邏輯電路LC的I/O線LIO0、LIO1相連接的共同點。還有，對于傳送圖形P1和P3在存儲器芯MR的I/O線內(nèi)具有連接MIO2、MIO3和邏輯電路LC的I/O線LIO0、LIO1的共同點。著眼于這些，削除開關(guān)群SWG0并變更了開關(guān)群SWG1和SWG2的電路是圖6的實施例。
圖7中示出為了用圖6結(jié)構(gòu)的傳送電路TG實現(xiàn)各傳送圖形(P0-P7)的控制信號TGCi、TGRW、LIOEi的設(shè)定法。這里，“1”示出高電位，“0”示出低電位。還有，傳送圖形P1由于上述的理由僅能進(jìn)行寫入動作，因此控制信號TGRW僅可以設(shè)定為“1”。為實現(xiàn)傳送圖形P0、P1的控制信號TGCi的設(shè)定和圖4的實施例不同。
如圖7所示，為了實現(xiàn)傳送圖形P0，可以把控制信號TGC1和TGC2的2個控制信號設(shè)定為高電位。根據(jù)控制信號TGC1，I/O線中MIO2和LIO2、MIO3和LIO3連接，根據(jù)控制信號TGC2，I/O線中MIO0和LIO0、LIO1和MIO1連接。
為了實現(xiàn)傳送圖形P1，可以把TGC2和TGC32個控制信號設(shè)為高電位。用控制信號TGC2，連接I/O線中的MIO0和LIO0，LIO1和MIO1，用控制信號TGC3，連接I/O線中的MIO2和LIO0、MIO3和LIO1。本實施例中，能夠如此地削減開關(guān)群SWG的級數(shù)。在這里，激活2個開關(guān)群SWG實現(xiàn)傳送圖形P0和P1，而通過數(shù)據(jù)的是開關(guān)SW一級這一點是第2個特長。該點與現(xiàn)有技術(shù)中的數(shù)據(jù)通過奧米伽(omega)網(wǎng)絡(luò)等多級的電路不同。這樣，若依據(jù)本實施例，則能夠不損失高速性而實現(xiàn)高集成化。
傳送電路第3具體例圖8中示出通過并行連接開關(guān)SW而比圖6的實施例進(jìn)一步削減了開關(guān)群SWG的級數(shù)的例子。在該例中可把開關(guān)群SWG削減為3級。控制信號的設(shè)定方法和圖7所示的實施例相同。圖8所示的例中，各開關(guān)群SWG內(nèi)在I/O線LIOi兩側(cè)配置了開關(guān)SW。
圖9b和圖9c分別示出以圖9a的符號表示的2個開關(guān)SW的電路結(jié)構(gòu)和布局的例子。如圖9b所示，1個開關(guān)SW構(gòu)成為并聯(lián)連接N溝MOS晶體管(以下，稱為N-MOS)Qn1和P溝MOS晶體管(以下，稱為P-MOS)Qp1。另一個開關(guān)SW被構(gòu)成為并聯(lián)連接N-MOS Qn2和P-MOS Qp2。N-MOS Qn1、Qn2的柵極上輸入控制信號TGCi，TGCj，P-MOS Qp1、Qp2的柵極上輸入其反相的控制信號TGCiB、TGCjB。
圖9c中示出開關(guān)SW的N-MOS部分的布局例。M1是第1布線層，M2是第2布線層，F(xiàn)G是柵極電極層，L是擴(kuò)散層，CONT1是第1布線層M1和擴(kuò)散層L的接觸點，CONT2是第1布線層M1和第2布線層M2的接觸點。如圖9c所示，最下層是擴(kuò)散層L，并以柵極電級層FG、第1布線層M1、第2布線層M2的順序配置。本實施例中，由于在I/O線的LIOi處能夠把構(gòu)成2個開關(guān)SW的MOS的擴(kuò)散層L共同化，因此能夠把2個開關(guān)SW收納在狹窄的I/O線的間距之內(nèi)。另外，把并聯(lián)連接的開關(guān)SW的數(shù)目取為2個，而在I/O線的間距較寬時當(dāng)然也可以并聯(lián)連接3個以上的開關(guān)SW而進(jìn)一步削減級數(shù)。
用存儲器讀出寫入電路控制信號降低功耗圖4、圖6、圖8所示的實施例中，通過用允許信號控制傳送電路TG的緩沖電路TGBUFi，在削減了無用的功耗的同時還防止邏輯電路LC的柵極電位成為浮置狀態(tài)。
圖10中示出通過進(jìn)一步進(jìn)行控制，即根據(jù)傳送圖形控制存儲器芯MR的讀寫電路RWG，削減由驅(qū)動不使用的存儲器芯MR的I/O線MIOi而引起的讀出時的無用功耗，進(jìn)而防止在寫入時從不使用的I/O線MIOi向存儲器芯MR寫入錯誤數(shù)據(jù)的例子。
圖3的傳送圖形中P2到P7僅使用存儲器芯MR的I/O線MIOi的一部分。于是，在圖10中，設(shè)置控制存儲器芯MR的讀寫電路RWC的信號，用該控制信號停止具有不使用的存儲器芯MR的I/O線MIOi的讀寫電路RWCi。圖10中，RWC0、RWC1、RWC2、RWC3是各個存儲器芯MR的I/O線MIO0、MIO1、MIO2、MIO3用的讀寫電路RWCi，作為總體，構(gòu)成存儲器芯MR的讀寫電路RWC。另外，MIOE0、MIOE1、MIOE2、MIOE3是控制各個讀寫電路RWC0、RWC1、RWC2、RWC3的允許信號。
圖11中示出在各個傳送圖形中控制讀寫電路RWCi的允許信號MIOE0、MIOE1、MIOE2、MIOE3和邏輯電路LC的緩沖電路TGBUFi的允許信號LIOEi的設(shè)定法。這里，允許信號的“1”是高電位，示出激活狀態(tài)，“0”是低電位，示出停止?fàn)顟B(tài)。另外，在從鄰接于存儲器芯MR的邏輯電路LC發(fā)生允許信號MIOE0、MIOE1、MIOE2、MIOE3時，如果像圖10所示那樣貫通傳送電路TG進(jìn)行允許信號的布線能夠使布局成為高密度。
若依據(jù)本實施例，則通過根據(jù)傳送圖形控制存儲器芯MR的讀寫電路RWC，能夠削減由于驅(qū)動不使用的I/O線MIOi而引起的讀出時的無用功耗，進(jìn)而還能夠防止在寫入時從不使用的I/O線MIOi向存儲器芯MR寫入錯誤的數(shù)據(jù)。
存儲器讀出寫入電路及緩沖器控制信號共用化圖10所示的實施例中，使控制讀寫電路RWC的允許信號MIOEi和邏輯電路LC的緩沖電路TGBUFi的允許信號LIOEi相互獨立。即，信號MIOEi和LIOEi如圖11所示那樣需要按照傳送圖形各自進(jìn)行不同的設(shè)定。然而，如果I/O線數(shù)和傳送圖形數(shù)增加，則獨立地設(shè)定允許信號MIOEi和LIOEi是很繁雜的。
圖14中示出設(shè)置邏輯電路LC的緩沖電路TGBUFi的允許信號LIOEi用的傳送電路CTG，使得自動地從允許信號LIOEi產(chǎn)生寫入電路RWC的允許信號MIOEi的例子。圖12中再次示出圖3的數(shù)據(jù)傳送圖形。圖13中示出對應(yīng)于圖12的數(shù)據(jù)傳送圖形的緩沖電路TGBUFi的控制信號LIOEi的傳送圖形。
根據(jù)該傳送圖形，如果把緩沖電路TGBUFi的控制信號LIOEi傳送到存儲器芯MR一側(cè)，則該信號能夠直接作為存儲器芯MR的讀寫電路RWC的允許信號MIOEi使用。
必須注意，為了停止存儲器芯MR的讀寫電路RWC，也需要傳送具有不使用數(shù)據(jù)的I/O線MIOi及I/O線LIOi的控制信號。即，如傳送圖形P1到P7那樣數(shù)據(jù)僅使用一部分I/O線MIOi及I/O線LIOi時也如圖13所示那樣全部傳送控制信號LIOEi。
圖14的緩沖電路TGBUFi的控制信號LIOEi的傳送電路CTG與數(shù)據(jù)的傳送電路TG一樣由開關(guān)群SWGEi構(gòu)成。若依據(jù)該傳送電路CTG，則依據(jù)傳送圖形如圖15所示那樣，通過設(shè)定控制信號ECi能夠?qū)崿F(xiàn)圖13所示的傳送圖形。
在這里，若觀看圖13所示的傳送圖形則可知P0、P2、P5的形式相同。于是，對于控制信號EC0、EC2、EC5的開關(guān)群SWGE0歸總為一個，取控制信號EC0、EC2、EC5的OR邏輯并進(jìn)行輸入，由此，能夠謀求削減開關(guān)群SWGE的級數(shù)而高集成化。動作原理和前面說明過的數(shù)據(jù)的傳送電路TG相同故省略。
若依據(jù)本實施例，在圖4那樣的數(shù)據(jù)傳送電路TG的基礎(chǔ)上設(shè)置緩沖電路TGBUFi的控制信號MIOEi的傳送電路CTG，由此不必分別單獨地設(shè)定讀寫電路RWC的允許信號MIOEi和緩沖電路TGBUFi的允許信號LIOEi。因此，即使I/O線的數(shù)目和傳送圖形數(shù)目的增加也能夠避免允許信號的設(shè)定變?yōu)閺?fù)雜的情況。
細(xì)致設(shè)定數(shù)據(jù)傳送單位可能的允許信號在至此為止的實施例中，對于數(shù)據(jù)傳送時被匯總傳送的I/O線(圖3中是2n-2條線)設(shè)置了讀寫電路RWC的允許信號MIOEi和緩沖電路TGBUFi的允許信號LIOEi。然而，通過細(xì)致地進(jìn)行允許信號的設(shè)定，還能夠?qū)崿F(xiàn)多種多樣的傳送圖形。
圖16及圖17中，示出能夠從數(shù)據(jù)傳送單位更細(xì)致地設(shè)定允許信號的例子。在該實施例中，對于圖3的傳送圖形被匯總傳送的I/O線的單位取為4字節(jié)，允許信號以1字節(jié)單位設(shè)定。由此，如圖16所示那樣，在每4字節(jié)的存儲器芯MR的I/O線MIOi和邏輯電路LC的I/O線LIOi之間能夠?qū)崿F(xiàn)示于圖3的8種傳送圖形。允許信號LIOEi-j及允許信號MIOEi-j對于4字節(jié)的I/O線群LIOi及MIOi分別設(shè)置了4條。即可從0到3。例如，對于I/O線LIO0有LIOE0-0、LIOE0-1、LIOE0-2、LIOE0-3 4條允許信號。LIOE0-0是LIO0的第1字節(jié)、LIOE0-1是LIO0的第2字節(jié)、LIOE0-2是LIO0的第3字節(jié)、LIOE0-3是LIO0的第4字節(jié)的允許信號。
圖17a-17d示出能夠用圖16結(jié)構(gòu)的傳送電路TG傳送的圖形例以及用于此傳送的允許信號的設(shè)定方法，允許信號MIOEi-j既可以通過傳送允許信號LIOEi-j制做，也可以和允許信號LIOEi-j獨立地設(shè)定。圖17a是在把由傳送電路TG決定的基本傳送圖形取為P0的狀態(tài)下把允許信號LIOEi-j及允許信號MIOEi-j全取為“1”的情況，該圖與前面的圖形相同。即，I/O線LIOi及MIOi完全耦合。對此，若像圖17b那樣把基本傳送圖形取為P0，并把允許信號LIOEi-j及允許信號MIOEi-j各2字節(jié)取為“0”和“1”，則能夠生成另外的傳送圖形。即，各I/O線LIOi及MIOi僅耦合各2字節(jié)。另外，圖17c是基本傳送圖形P3，圖17d是在P3中改變了允許信號LIOEi-j及允許信號MIOEi-j的設(shè)定的圖形。即，I/O線LIO0和MIO2、LIO1和MIO3僅分別耦合2字節(jié)。
在這里，對于該基本傳送圖形僅各示出一例，而除此之外，通過改變允許信號能夠得到和基本傳送圖形不同的種種傳送圖形。在圖象用途等每個字節(jié)數(shù)據(jù)的屬性不同的情況下，有必要僅傳送特定的字節(jié)，在那樣的情況本實施例有效。
圖18a-18d示出在進(jìn)行3維計算機(jī)繪圖(以下記為3D-CG)的繪畫處理的LSI中數(shù)據(jù)傳送所應(yīng)用的實施例。
傳送電路TG在圖18a中以方塊形狀表示。傳送電路TG與前述例相同，設(shè)在存儲器芯MR和邏輯電路LC之間。傳送電路TG的基本傳送圖形基本上和圖3相同，因此在以下的說明中沿用圖3的傳送圖形符號Pi。在這里，RGB-A、RGB-B是表示象素A及B的顏色的數(shù)據(jù)，Z-A、Z-B是表示象素A及B的深度坐標(biāo)的數(shù)據(jù)，沒有特別的限制，在此各為16比特長。
圖18b-18d示出Z比較、α混合及畫面清除的各傳送圖形。
在3D-CG中經(jīng)常進(jìn)行稱為Z比較的特別處理。這是眾所周知的那樣在向新的存儲器進(jìn)行象素的寫入時，比較相同位置的象素和Z值，若小則寫入，若大則不寫入的處理。對于象素A進(jìn)行這種處理的時候，如圖18b所示，首先把傳送圖形取為P5。讀出已存在存儲器芯MR中的Z值Z-Aold。接著，在邏輯電路LC中與新象素的Z值Zin相比較，如果Zin小，則進(jìn)行新象素RGB和Z值的寫入。在這里，如果把傳送圖形切換為P2，則能夠并行讀入RGB和Z值。象素B的時候可以使用傳送圖形P7和P3。即，在這種情況下，通過傳送圖形P7、P3的使用，對于與象素B對應(yīng)的Z值及RGB數(shù)據(jù)，使用和象素A時的邏輯電路LC一側(cè)的I/O線LIOi相同的I/O線。另外，在RGB值為3字節(jié)，和Z值為2字節(jié)等這種比特數(shù)不相同的情況下，取傳送電路TG的基本傳送圖形為3字節(jié)單位，而處理Z值時，可以如圖16所示那樣設(shè)置每個字節(jié)的允許信號并實施掩蔽。
在3D-CG中，具有稱為α混合處理的表示透明感的處理。為進(jìn)行這種處理可以像圖18c所示那樣做。α混合處理如所熟知的那樣，是在對存儲器進(jìn)行新象素寫入時，讀出相同位置的象素，用所希望的系數(shù)α對所讀出的象素數(shù)據(jù)和新象素進(jìn)行加權(quán)并相加，把所求出的象素數(shù)據(jù)寫入存儲器芯的相同位置的處理。對于象素A進(jìn)行這種處理的情況如圖18c所示，首先，把傳送圖形取為P4，讀出已存入存儲器芯MR中的RGB-Aold。接著，在邏輯電路LC中和新象素RGBin一起用系數(shù)α加權(quán)并相加，進(jìn)行寫入。傳送圖形仍用P4即可。象素B的時候，由于經(jīng)由和對于象素A的I/O線相同的I/O線進(jìn)行與邏輯電路LC的數(shù)據(jù)收發(fā)，因而可以使用傳送圖形P6。這時，如果在邏輯電路LC中進(jìn)行加權(quán)加法的運算電路僅有1個，則通過設(shè)置每個字節(jié)的允許信號，能夠?qū)、G、B的各1個字節(jié)進(jìn)行α混合處理。
還能夠高速地進(jìn)行畫面清除處理。在該處理中，進(jìn)行存儲器芯MR內(nèi)的數(shù)據(jù)初始化。對于通常的RGB進(jìn)行最小值或最大值的寫入，對于Z值進(jìn)行深度為最大的最大值的寫入。圖18d所示的實施例中，由于有2個象素部分的I/O線，因此，如果利用傳送圖形P1可以同時進(jìn)行2象素寫入，故能夠高速地清除。還有，雖然圖18a-18d未示出，但如果使用傳送圖形P0和允許信號，則由于也可以同時讀出2象素的RGB，因此也能夠進(jìn)行高速的圖面顯示。如以上所述那樣，如果用本實施例的傳送電路TG能夠進(jìn)行高速的3D-CG繪圖。
按每字節(jié)分派I/O線的實例前面為使說明簡單，按每個傳送單位分派I/O線MIOi和LIOi進(jìn)行了圖示。如果在實際的布局中這樣做，特別在傳送的單位大時，由于橫穿眾多的I/O線傳送數(shù)據(jù)，故有時出現(xiàn)布線延遲和誘發(fā)噪聲等惡劣的影響。
圖19a-19b示出了按每個字節(jié)進(jìn)行I/O線分派的例子。圖19a中示出當(dāng)傳送的單位是4字節(jié)時按各1字節(jié)進(jìn)行嵌套的方法。圖19b中，示出和圖3的傳送圖形等價的傳送圖形。如果這樣做則可以較少移動數(shù)據(jù)。例如，在傳送圖形P3中，如果像圖3所示那樣則需要橫穿8字節(jié)的I/O線，而像圖19b所示本實施例中2字節(jié)即可。在這里按每字節(jié)進(jìn)行了替換，但也可以按每比特進(jìn)行替換。在那種情況下，可以更少地移動。當(dāng)然，本實施例這樣做時需要與其符合地設(shè)置邏輯電路LC的I/O口，但可以避免布線延遲和噪聲的誘發(fā)等惡劣影響，還能夠降低因布線的增加引起的面積的加大。
開關(guān)群SWG的具體布局圖形實例下面，用圖20到圖26，說明實施例的開關(guān)群SWG的具體構(gòu)成。另外，圖21到圖26中示出存儲器芯MR和邏輯電路LC的I/O線分別各為4條的例子。本發(fā)明不限定于此，在除此以外的條數(shù)時以及在存儲器芯MR和邏輯電路LC的I/O線數(shù)不相同時也能夠適用，這一點和以前敘述的實施例相同。實際上，設(shè)有例如128條這樣眾多的I/O線。
圖20是半導(dǎo)體芯片的斷面圖，示出布局層的關(guān)系。圖示的構(gòu)造取的是所謂具有3層金屬布線的CMOS構(gòu)造，不過在構(gòu)造方面并沒有特別的限制。由于關(guān)于3層金屬布線結(jié)構(gòu)的CMOS構(gòu)造其自身與本發(fā)明沒有直接關(guān)系，因此不進(jìn)行詳細(xì)的說明，其概略說明如下。
即，在由單晶硅構(gòu)成的半導(dǎo)體襯底200中形成P型阱PWEL和N型阱(NWEL)層，在這樣的半導(dǎo)體襯底200的表面上用選擇氧化技術(shù)在除去后構(gòu)成半導(dǎo)體襯底200的表面活性區(qū)之外的表面上形成場(field)絕緣膜202，依據(jù)向活性區(qū)表面形成柵極絕緣膜204及向其上面選擇形成由多晶硅和多側(cè)面構(gòu)成的柵極電極層FG、以及把場絕緣膜202和柵極電極層FG作為離子注入的掩模這樣的雜質(zhì)選擇注入而形成n型漏·源區(qū)域206、P型漏·源區(qū)域208，在P型阱PWEL內(nèi)形成N-MOS，在N型阱NWEL內(nèi)形成P-MOS。還有，圖20的斷面圖是傳送電路TG及邏輯電路LC等的所謂邏輯部分。雖然未圖示，但構(gòu)成為存儲器芯MR部分在P型阱PWEL及N型阱NWEL的下部形成第2N型阱，存儲器芯MR和邏輯部分被分離開。
在半導(dǎo)體襯底200的表面上通過反復(fù)進(jìn)行由以硅氧化物為主體的絕緣體構(gòu)成的層間絕緣膜的形成，依據(jù)選擇刻蝕技術(shù)的對層間絕緣膜等的連接孔的形成以及由鋁Al構(gòu)成的布線層的形成，形成多個布線層M1、M2、M3。
還有，圖20中為了避開圖面的復(fù)雜化而使理解容易，沒有圖示應(yīng)存在于構(gòu)成不同分層的布線層間的層間絕緣層。
圖20中，M1到M3是鋁等金屬構(gòu)成的布線層，第3布線層M3位于最上部，在其下面有第2布線層M2，再下面有第1布線層M1。還有，F(xiàn)G是MOS晶體管的柵極電極層。CONT1、CONT2、CONT3是用于電連這些布線層M1、M2、M3和柵極電極層FG或者晶體管的擴(kuò)散層206、208、阱PWEL、NWEL等的連接層。連接層CONT1用于把第1布線層M1和晶體管的擴(kuò)散層208、206和柵極電極層FG或者阱PWEL、NWEL相連接。連接層CONT2是連接第1布線層M1和第2布線層M2的層。連接層CONT3是連接第2布線層M2和第3布線層M3的層。上述連接層雖然在圖面中表示為由與布線層M1、M2、M3不同的層構(gòu)成，但如前述所明確的那樣，由形成在連接孔上的布線層形成，其中的連接孔形成在層間絕緣膜上。
如圖4的實施例中也說明的那樣，在開關(guān)群SWG中，如果把不依賴于傳送圖形的共同部分作為布局庫進(jìn)行準(zhǔn)備，則芯片的布局設(shè)計變得容易。還有，為了使對于圖21的結(jié)構(gòu)的理解容易，圖22中示出到M1層的布局，圖23中示出M1到M3的布局。另外，圖24中示出對應(yīng)于布局的等效電路。
如圖24所示那樣，本實施例中開關(guān)SW由連接了N-MOS和P-MOS的傳輸門組成的2個開關(guān)的4個晶體管群構(gòu)成，每一個都連接著作為邏輯電路LC的I/O線(LIO0’到LIO3’)的第3布線層M3?？刂菩盘朤GCi和TGCiB用的第2布線層M2和存儲器芯MR的I/O線MIOi用的第3布線層M3由于依據(jù)傳送圖形而連接的位置不同，因此未布線而原樣保留下來。還有，在用于固定構(gòu)成阱PWEL、NWEL和未使用的開關(guān)SW的晶體管的柵極電極的電位的電源線VCC、VSS中使用第2布線層。
本實施例中，構(gòu)成控制信號TGCi及TGCiB的第2布線層M2被布局為與I/O線LIO0、MIOi交。由此，產(chǎn)生以下的優(yōu)點。即，希望開關(guān)群SWG的存儲器芯MR的I/O線MIOi用的第3布線層M3最好布局為與存儲器芯MR的I/O線MIOi的布線點相符合以使得對于存儲器芯MR的I/O線MIOi的連接變得容易。另一方面，控制信號的條數(shù)依據(jù)傳送圖形，除上述實施例中所示的各3條外還有增加的必要。如本實施例那樣，采取使控制信號TGCi及TGCiB和I/O線LIOi、MIOi正交布局的結(jié)構(gòu)時，由于I/O線LIOi、MIOi的間距和控制信號線的間距無關(guān)，因此具有即使改變控制信號的條數(shù)也不需要變更開關(guān)群SWG的存儲器芯MR的I/O線MIOi用的第3布線層M3的間距這樣的優(yōu)點。
接著，說明用這樣的共同部分構(gòu)成傳送電路TG的開關(guān)群SWG的方法。圖25用圖21的結(jié)構(gòu)示出構(gòu)成圖8的開關(guān)群SWG的方法。圖中，雖然僅示出SWGO的部分，但其它的也可以同樣構(gòu)成。如易于了解的那樣，圖26中示出了對于圖21的共同部分所追加的層的布局圖。圖中，追加了用于把控制信號TGCi、TGCiB傳遞到構(gòu)成晶體管的柵極電極的連接層CONT2、用于把存儲器芯MR的I/O線MIOi傳遞到構(gòu)成開關(guān)SW的晶體管的源極電極或漏極電極的第2布線層M2以及連接層CONT2、CONT3。這樣，圖21的實施例中，與希望實現(xiàn)的傳送圖形相符，僅追加并列若干布局層就能夠構(gòu)成各種傳送電路。這樣，如果把共同部分作為布局庫進(jìn)行準(zhǔn)備，則能夠非常容易地進(jìn)行傳送電路TG的布局設(shè)計。
還有，前面示出在存儲器芯MR的I/O線MIOi的間距內(nèi)配置了并聯(lián)的2個開關(guān)SW的例子，而在I/O線MIOi的間距較寬時能夠把更多的開關(guān)SW配置在I/O線MIOi的間距內(nèi)以減少開關(guān)群SW的級數(shù)。圖27示出通過在I/O線MIOi的間距內(nèi)配置4個開關(guān)以一級實現(xiàn)圖8的開關(guān)群SWG0和SWG1的例子。因為如果這樣地把眾多的開關(guān)SW配置在I/O線MIOi的間距內(nèi)則能夠進(jìn)行開關(guān)群SWG的級數(shù)的削減，因而在I/O線MIOi的間距較寬時，更能減小芯片尺寸。還有，在I/O線MIOi的間距內(nèi)即使配置眾多的開關(guān)時，如果把布局的共同部分預(yù)先登錄在庫中，當(dāng)然也能夠非常容易地進(jìn)行傳送電路TG的布局設(shè)計。
傳送電路TG配置的變更例前面如從圖2所知道的，采取了在存儲器芯MR的讀出寫入電路RWC和邏輯電路LC之間配置傳送電路TG的結(jié)構(gòu)，但本發(fā)明不限于此，也可以適用于在存儲器芯MR的讀寫電路RWC的前級配置傳送電路TG的情況。
圖28a示出把傳送電路TG配置在存儲器芯MR的讀寫電路RWC后級的情況，圖28b示出配置在前級的情況。
圖28a那樣的結(jié)構(gòu)可以認(rèn)為是在傳送電路TG的結(jié)構(gòu)復(fù)雜而且傳送電路TG內(nèi)的布線電容大時適宜的結(jié)構(gòu)。即，像這樣傳送電路TG中的布線電容大時，若用從存儲器芯讀出的未加工的信號直接驅(qū)動傳送電路TG時則招致延遲時間的增大，而圖28a的結(jié)構(gòu)中，用讀寫單元電路URW放大信號，用其放大信號驅(qū)動傳送電路TG，因此能夠抑制信號延遲的增大。
與此相對，圖28b那樣的結(jié)構(gòu)可以認(rèn)為是在傳送電路TG的結(jié)構(gòu)簡單，傳送電路TG內(nèi)的布線電容小時以及邏輯電路LC的I/O線LIOi的條數(shù)少于存儲器芯MR的I/O線MIOi的條數(shù)時適宜的結(jié)構(gòu)。即，在圖28b的結(jié)構(gòu)中由于布線電容小可以不必?fù)?dān)心動作速度下降，還有，與邏輯電路LC的I/O線LIOi的少數(shù)目相對應(yīng)，能夠減少讀寫單元電路URW的數(shù)目。
前面說明過的傳送電路TG用開關(guān)群控制信號TGCi和緩沖群控制信號LIOEi控制其動作和數(shù)據(jù)的傳送圖形。另一方面，存儲器芯MR也被輸入控制讀、寫的控制信號MRC。從傳送電路TG被輸入控制信號TGCi到確定傳送圖形和動作的時間一般與存儲器芯MR被輸入控制信號MRC到能夠讀寫數(shù)據(jù)的時間不一致。從而，圖2的控制電路LCC需要考慮該時間差向兩者發(fā)出控制信號TGCi及控制信號MRC。在每次設(shè)計各個芯片時，設(shè)計者可以考慮到這個問題設(shè)計控制電路LCC，但有時會厭煩。在這種情況下，作為傳送電路TG和存儲器芯MR的模塊，如果在數(shù)據(jù)庫中預(yù)先準(zhǔn)備取兩者同步的等待時間調(diào)整電路，則由于在設(shè)計芯片時僅添加該電路即可，因此很方便。例如，同時向傳送電路TG和存儲器芯MR輸入控制信號TGCi及控制信號MRC，并把確定傳送電路TG的傳送圖形到存儲器芯MR中可以讀寫數(shù)據(jù)的時間(等待時間(latency))取為2個時鐘，則作為傳送電路TG的模塊可以預(yù)先準(zhǔn)備把控制信號TGCi延遲2個時鐘的調(diào)整電路。如果這樣做，則即使從控制電路同時發(fā)出傳送電路TG和存儲器芯MR的控制信號，由于傳送電路TG的控制信號延遲2個時鐘因此能夠同時取兩者的同步。如以下實施例所述，作為存儲器芯MR的一實施例的存儲器宏的等待時間有時在讀和寫時不相同，但在那種情況下，可以用讀寫切換信號切換上述調(diào)整電路的延遲。一般由于按時鐘生成延遲的電路自身容易構(gòu)成，因此省略電路結(jié)構(gòu)的詳細(xì)說明。
前面以傳送電路TG為中心說明了本發(fā)明的實施例，下面詳細(xì)敘述有關(guān)存儲器芯的實施例。圖1中數(shù)據(jù)庫用的存儲裝置DB中存儲的存儲器芯MR假定是具有多條I/O線并且存儲容量不同的多個存儲器芯。但如以下所述那樣，通過把存儲器芯MR模塊化，可以靈活地進(jìn)行存儲器、邏輯混載芯片的設(shè)計。下面，說明為達(dá)此目的的實施形態(tài)。在下面的說明中，分開各項目順序說明作為存儲器芯MR的一實施例的存儲器宏MMACRO。
存儲器宏1.存儲器宏的結(jié)構(gòu)及存儲器宏的應(yīng)用例。
圖29中示出存儲器宏MMACRO的結(jié)構(gòu)和對于圖象處理LSI中的應(yīng)用例。示于圖29中的半導(dǎo)體集成電路SIC在1個單晶硅半導(dǎo)體襯底上形成邏輯電路塊LOGIC和存儲器宏MMACRO。這樣的半導(dǎo)體集成電路SIC被樹脂封裝(封裝在塑料管殼內(nèi))。示于圖29的模塊和電路配置以及布線與半導(dǎo)體芯片上的配置(布局)大致對應(yīng)。另外，邏輯電路塊LOGIC對應(yīng)于圖1的LSI-A或LSI-B的邏輯電路LC、傳送電路TG以及控制電路CC。
1.1存儲器宏的結(jié)構(gòu)存儲器宏的特長是用各個功能相異的多種模塊的組合構(gòu)成。存儲器宏MMACRO由沿圖29的橫向排列的多個存儲單元模塊BANK(BANKO-BANKn)，對于多個存儲單元模塊共用的放大器模塊AMP和同樣共用的電源模塊PS3種模塊構(gòu)成。
存儲器單元模塊BANK由沿圖的縱向并列配置的多個子存儲單元陣列SUBARY(SUBARY-00～SUBARY-i7)、對于多個子存儲單元陣列共用的存儲單元控制電路BNKCNT-1和存儲單元控制電路BNKCNT-2構(gòu)成。
子存儲單元陣列SUBARY沒有特別的限制，在這里，采用所謂的動態(tài)存儲器，該動態(tài)存儲器作為存儲單元假定是使用由信息存儲用的電容和選擇地址用的MOS晶體管組成的所謂動態(tài)型存儲單元。子存儲單元陣列SUBARY構(gòu)成為具有多對位線B、/B、多條字線W(圖29中為避免圖面復(fù)雜化而易于理解，僅示出1條)、多個存儲單元(圖29中用圓符號表示)、在存儲單元的數(shù)據(jù)讀出前把位線電位置于預(yù)充電平的位線預(yù)充電電路PC，放大來自存儲單元的信號的讀出放大器SA、選擇多對位線B、/B中的1對的Y選電路(Y開關(guān)Y-SW)、把被選位線B、/B與放大器模塊AMP連接的總位線GBL、/GBL。在這里，子存儲單元陣列SUBARY被構(gòu)成與存儲單元模塊BANK內(nèi)的I/O線的分割單位一對一地對應(yīng)，尤其不限于這種結(jié)構(gòu)。還有，把多對位線B、/B、多條字線W和多個存儲單元構(gòu)成的部分通常也稱為存儲單元陣列，在本申請中根據(jù)需要分開使用這些名稱。
存儲單元控制電路BNKCNT-1包括選擇字線W的X譯碼器(行譯碼器)XD和選擇位線對B、/B的Y譯碼器(列譯碼器)YD。存儲單元控制電路BNKCNT-1接受后述的存儲單元地址和控制信號，自動發(fā)出位線預(yù)充電、字線選擇、讀出放大器啟動等一系列存儲單元的讀動作所需要的信號。由X譯碼器XD選擇1條字線W，進(jìn)而由作為Y譯碼器YD的輸出信號的列地址選擇信號YSi選擇與字線交叉的(n×8×i)對(圖29中因圖面尺寸的關(guān)系示出n＝2的情況，而本實施形態(tài)中為n＝8)的位線B、/B中(8×i)對位線。被選位線對B、/B通過與這樣的位線對B、/B平行配置的總位線GBL、/GBL，與放大器模塊AMP進(jìn)行數(shù)據(jù)的傳遞。
存儲體控制電路BNKCNT-2包含檢測讀出放大器控制信號達(dá)到某電平的傳感器群。
放大器模塊AMP由把控制信號和地址信號等與時鐘信號同步并供給存儲體模塊BANK的主控制電路MAINCNT、控制向上述存儲體模塊群(BANK-0～BANK-n)的數(shù)據(jù)讀寫的字節(jié)控制電路BYTCNT構(gòu)成。來自存儲器宏MMACRO的(8×i)條數(shù)據(jù)輸入輸出線DQ(DQ00、…、DQ07、…、DQi0、…、DQi7)通過這里輸入到存儲單元中。在此，字節(jié)控制信號BEi是以字節(jié)單位開閉數(shù)據(jù)輸入輸出線DQ的信號。另外，數(shù)據(jù)輸入輸出線DQ對應(yīng)于圖1的數(shù)據(jù)傳送線(I/O線)及圖2的I/O線MIOi。
電源模塊PS是發(fā)生下面各種電路的種種電壓的模塊，這些電路是發(fā)生供給存儲體模塊BANK的字線驅(qū)動電路WD中所必需的字線電壓(＞電源電壓VCC)的VCH發(fā)生電路VCHG、發(fā)生位線預(yù)充電必需的電壓HVC(電源電壓VCC的一半)的位線預(yù)充電電壓發(fā)生電路HVCG、發(fā)生陣列內(nèi)襯底電壓(反偏壓)VBB(＜電源電壓VSS(接地電位))的陣列內(nèi)襯底電壓發(fā)生電路VBBG等。另外，為了低功耗和元件的可靠性提高而希望工作電壓低于外部電壓時可以把降壓電路組裝到電源模塊PS中。
存儲體模塊BANK中必要的控制信號和地址信號對于各存儲體模塊BANK的相互之間是共同的，這些信號作為在存儲體模塊BANK的下邊沿位線的方向延長的一種總線。從而，這些控制信號及地址信號能夠包含于存儲體模塊中。即，各存儲體模塊BANK能夠取包含控制信號及地址信號而在設(shè)計上可區(qū)分的同一單元構(gòu)造。
但是，行序列存儲體地址Ri和列序列存儲體地址Ci在各個存儲體模塊中是固有信號，因此僅需要存儲體模塊BANK的數(shù)目。從而，為了包含行序列存儲體地址Ri和列序列存儲體地址Ci的布線把各個存儲體模塊BANK做成相同的單元，最簡單的方法是可以構(gòu)成為從圖29的存儲器宏MMACRO的上邊或下邊輸入行序列存儲體地址Ri和列序列存儲體地址線Ci的布線。
另一方面，為了使與邏輯電路塊LOGIC的接口容易，可以把對存儲器宏MMACRO的控制信號、地址信號、數(shù)據(jù)輸入輸出線DQ的全部信號線都集中在單元的一邊(圖29的左邊)。從而，為了從圖29的存儲器宏MMACRO的左邊輸入行序列存儲體地址Ri和列序列存儲體地址Ci的布線，可以像圖44a所示那樣布局布線。還有，在沒有必要把布線也包含在內(nèi)構(gòu)成同一單元時，可以像圖44b那樣布局布線。
還有，存儲體模塊BANK、放大器模塊AMP和電源模塊PS的各模塊單元的高度，即圖示的縱向幅度做成相同，總位線GBL、/GBL、電源線VCC、VSS等在同一芯片上配置。
由此，與系統(tǒng)中必要的存儲容量相符合，沿位線方向僅排列必要數(shù)目的存儲體模塊，而且僅在其左右配置上述放大器模塊AMP、電源模塊PS的各模塊，就能夠完成所希望的存儲器宏模塊。
本發(fā)明實施例的存儲體模塊BANK沒有特別的限制，但構(gòu)成為具有256條字線(8條X地址)，在1條字線上交叉(8×8×i)對位線，用Y譯碼器選擇1/8(3條Y地址)，在(8×i)對總位線上輸入輸出數(shù)據(jù)。i例如取16，與此對應(yīng)，1個存儲體模塊BANK被構(gòu)成為以256k(k＝1024)位的容量、以128位寬度輸入輸出數(shù)據(jù)。即，可得到256k位單位的大小、容量可變的存儲器宏模塊。
與此相對應(yīng)，例如用4個存儲體模塊構(gòu)成1M(M＝1048576)位的存儲器宏，用8個存儲體模塊構(gòu)成2M位的存儲器宏。即，不僅像以往通用的動態(tài)RAM(DRAM)的256k位、1M位、4M位、16M位等那樣各增加4倍容量，還能構(gòu)成僅適應(yīng)使用所需容量的存儲器宏。
1.2存儲器宏的動作模式圖30示出存儲器宏MMACRO的外部信號和動作模式的關(guān)系。存儲器宏MMACRO與時鐘信號CLK同步，進(jìn)行數(shù)據(jù)的輸入輸出、地址的輸入輸出及控制信號的輸入。這里，Ai是地址信號，包括輸入到X譯碼器XD的X地址AXij和輸入到Y(jié)譯碼器YD的Y地址AYi。從而，存儲器宏MMACRO不是采取地址信號在X序列(行序列)和Y序列(列序列)多路轉(zhuǎn)換的所謂地址多路轉(zhuǎn)換方式，而是采取地址非多路轉(zhuǎn)換方式。
選擇存儲體模塊BANK的行序列存儲體地址Ri和列序列存儲體地址Ci與把存儲體模塊數(shù)取為可變相對應(yīng)，在各個存儲體模塊BANK中取為固有的信號。同一存儲體模塊BANK內(nèi)的行序列、列序列的指令信號的區(qū)別用各個行序列存儲體地址Ri和列序列存儲體地址Ci進(jìn)行。作為控制信號有CR、CC、RW、AC4個。DQij是輸入輸出用的I/O信號。字節(jié)控制信號BEi是在每個字節(jié)獨立地控制數(shù)據(jù)輸入輸出線的信號，由該信號能夠在從1個字節(jié)到最大i字節(jié)范圍內(nèi)以字節(jié)單位增減并行讀寫數(shù)據(jù)的量。
存儲體模塊BANK的激活(Bank Active)、閉鎖(BankClose)通過在時鐘信號CLK的上升沿讀取CR、AC和地址信號Ai進(jìn)行。存儲體模塊BANK在CR＝“H”(高電平)，AC＝“H”時激活，在CR＝“H”，AC＝“L”(低電平)時閉鎖。這時，取入的地址信號Ai僅為行序列，用這樣的行序列存儲體地址Ri進(jìn)行存儲體模塊BANK的選擇，用地址信號Ai進(jìn)行字線W的選擇。圖30的時序及狀態(tài)S0示出存儲體模塊BANK的閉鎖狀態(tài)。狀態(tài)S1示出存儲體模塊BANK的激活狀態(tài)。還有，狀態(tài)S2示出讀或?qū)懙臓顟B(tài)。
另外，示于圖30的LA2示出存儲體模塊BANK從激活指令輸入到能夠輸入讀或?qū)懼噶畹臅r鐘數(shù)。LA示出在同一個被激活的存儲體模塊中從改變X地址到能夠輸入讀或?qū)懼噶畹臅r鐘數(shù)。LR示出從輸入讀或?qū)懼噶畹侥軌蜉斎氪鎯w模塊BANK的閉鎖指令的時鐘數(shù)。
圖30的下部示出與列序列的控制信號和動作模式相關(guān)的時序。在這里，在時鐘信號CLK的上升沿控制CC、BEi、RW和列序列地址信號(上述地址信號Ai的剩余部分和列序列存儲體地址Ci)的取入、讀/寫。本實施形態(tài)中，從接受讀指令到輸出數(shù)據(jù)的時鐘數(shù)即等待時間(Read latency)是2，從接收寫指令到輸入寫數(shù)據(jù)的等待時間(Write latency)是1。然后，列序列控制信號在進(jìn)行讀寫，或者在從寫移到讀之際，不經(jīng)過不執(zhí)行狀態(tài)(Nop狀態(tài))能夠以不等待輸入，而從讀移到寫之際需要成為一次Nop狀態(tài)。另外，關(guān)于總數(shù)，上述的值不是最佳的，能夠根據(jù)系統(tǒng)的結(jié)構(gòu)適當(dāng)?shù)刈兏?br> 前面，為簡化說明僅著眼于同一個存儲體。在同一存儲體中需要在存儲體被激活后等待某個定時再進(jìn)行讀寫動作。然而，若著眼于多個存儲體，則能夠同時進(jìn)行存儲體激活及讀寫動作。例如，通過對第i個存儲體投入激活指令(CR、AC、Ri)，同時對已被激活的第j個存儲體投入讀寫指令(CC、Cj)，就能夠同時進(jìn)行第i個存儲體的激活和從第j個存儲體的讀寫。由此，邏輯部分的數(shù)據(jù)等待時間少，能夠更高速地進(jìn)行數(shù)據(jù)處理。另外，也能夠先激活全部存儲體，然后對任意的存儲體投入讀寫指令。由此，由于能夠在每個周期連續(xù)地輸出遍及相互不同的多個存儲體的數(shù)據(jù)，因而能夠高速地進(jìn)行更復(fù)雜的運算。
如以上那樣，作為使用了同一存儲器宏MMACRO內(nèi)的多個存儲體的動作例，圖45中示出讀出不同的存儲體的數(shù)據(jù)時的時序圖。這里，以同一個存儲器宏MMACRO中有8個存儲體模塊BANK為例進(jìn)行說明，而存儲體模塊BANK的數(shù)目不是8時也一樣。還有，這里對讀動作進(jìn)行說明，而對于寫動作或者兩者混合進(jìn)行時，能夠以前面說明過的內(nèi)容為基礎(chǔ)容易地構(gòu)成時序圖。
圖45中，首先為在開始的8個周期內(nèi)依次激活8個存儲體(BANK#0～BANK#7)而投入存儲體激活指令。與圖45中表示為激活的部分對應(yīng)。即，邊切換行序列的存儲體地址Ri邊投入指令(CR、AC)和選擇字線的行序列地Ai。
輸入讀指令，使得從存儲體#0被激活后經(jīng)過周期LA2以上的周期CY0開始，順序讀存儲體#0、#1、…、#7。與圖45中表示為激活+讀的部分對應(yīng)。即，邊切換列序列的存儲體地址Ci邊投入指令(CC、RW、BEi)和選擇數(shù)據(jù)線的列序列地址Ai。在此，由于假設(shè)CA2為7個時鐘以下，因此，周期CY0中，在對存儲體#7投入存儲體激活指令的同時能夠?qū)Υ鎯w#0輸入讀指令。
接著，從周期CY0后經(jīng)過等待(Read Latency)的2個周期的周期CY2開始順序輸出不同的存儲體的數(shù)據(jù)。這里，若再次著眼于周期CY1，則在對存儲體#1投入讀指令的同時，再次對存儲體#0投入存儲體激活指令，可知，行序列地址Ai從a1切換到a2。這樣，在對一個存儲體投入讀指令期間能夠切換已經(jīng)結(jié)束了讀指令投入的其它存儲體的行序列地址Ai。
接著，如果在投入存儲體激活指令后經(jīng)過周期LA以上的周期CYx對存儲體#0投入讀出指令，則在周期CYx+2輸出對應(yīng)于存儲體#0的行序列地址a2的數(shù)據(jù)。通過以上那樣同時進(jìn)行存儲體的激活和讀出動作就能夠邊切換行序列和列序列的地址及字節(jié)控制信號邊在每個周期讀出多個存儲體的數(shù)據(jù)。這樣地同時進(jìn)行存儲體的激活和讀出動作或?qū)懭雱幼魇且驗樾行蛄泻土行蛄兄卸嘀氐鼐哂写鎯w地址之緣故。由此，在用行序列存儲體地址Ri指定激活的存儲體地址的同時能夠用列序列存儲體地址Ci指定存取的存儲體地址。
如從上述動作所知，若依據(jù)本實施例，則如果存儲體不同也能夠不間斷地存取不同的行序列地址的數(shù)據(jù)。從而，若要把象素數(shù)據(jù)存入存儲器宏MMACRO中，則能夠高速地進(jìn)行對于矩形和三角形等的圖面區(qū)的讀、寫及畫面的清除(寫入一定的值)。因而，在圖象的各種濾波處理、動態(tài)向量搜索、直線和曲線的描繪、或者計算機(jī)繪圖中繪圖處理的高速化方面非常有效。
1.3讀出放大器和位線預(yù)充電電路圖31中示出對應(yīng)于存儲體模塊BANK的一對位線部分的讀出放大器SA和預(yù)充電電路PC的電路圖。Q1、Q2、Q3、Q4、Q7、Q8、Q9及Q10是N溝MOS(N-MOS)晶體管。Q5和Q6是P溝MOS(P-MOS)晶體管。本例中，存儲單元如前述由1個晶體管(Q1)、1個電容(MC)組成的動態(tài)存儲單元構(gòu)成。與此相伴，使用位線預(yù)充電電路PC和CMOS交叉耦合型動態(tài)讀出放大器SA。位線預(yù)充電電路PC若位線預(yù)充電信號FPC為高電平，則N-MOS晶體管Q2、Q3為導(dǎo)通狀態(tài)，把位線B、/B用電壓HVC進(jìn)行預(yù)充電。另外，N-MOS晶體管Q4也成為導(dǎo)通狀態(tài)，位線B、/B被均衡。CMOS交叉耦合型動態(tài)讀出放大器SA在P溝讀出放大器共用驅(qū)動線CSP為高電平、N溝讀出放大器共用驅(qū)動線CSN為低電平時動作。即，由P-MOS晶體管Q5和N-MOS晶體管Q7構(gòu)成反相電路，由P-MOS晶體管Q6和N-MOS晶體管Q8構(gòu)成反相電路。N-MOS晶體管Q9、Q10構(gòu)成列開關(guān)、若列地址選擇信號YSi為H，則位線B，/B連接子存儲陣列的輸入輸出線IO、IOB。讀/寫動作和通用的DRAM相同。
1.4存儲體控制電路圖32中示出圖29所示的實施形態(tài)的存儲體控制電路BNKCNT1的動作波形。存儲體控制電路BNKCNT-1的特點是接受行序列存儲體地址Ri和控制信號CR、AC，自動地發(fā)出位線預(yù)充電、字線選擇、讀出放大器啟動等一系列存儲器單元讀出動作所需要的信號。即，進(jìn)行以事件驅(qū)動型的控制。以下，說明動作。
(1)存儲體模塊BANK閉鎖時首先，考慮CR＝“H”、AC＝“L”、Ri＝“H”的存儲體模塊BANK閉鎖的情況。在CR＝“H”、AC＝“L”的狀態(tài)下，若時鐘信號CLK上升則在主控制電路MAINCNT內(nèi)存儲體閉鎖標(biāo)志DCS上升。存儲體閉鎖標(biāo)志DCS輸入到各存儲體模塊BANK中。這時，在行序列存儲體地址Ri＝“H”的存儲體模塊BANK中行序列存儲體選擇信號iRi上升。行序列存儲體選擇信號iRi和存儲體閉鎖標(biāo)志DCS的邏輯積由于輸入到置位/復(fù)位觸發(fā)器RS-1的置位端子S，因此行序列存儲體地址Ri＝“H”的存儲體模塊BANK的置位/復(fù)位觸發(fā)器RS-1的輸出STi為“H”。
另一方面，上述邏輯積的結(jié)果通過邏輯和電路輸入到另一個置位/復(fù)位觸發(fā)器RS-2的復(fù)位端子R，因此，其輸出WLPi成為“L”。通過WLPi成為“L”，首先存儲體控制電路BNKCNT-1內(nèi)的X譯碼器XD的輸出和Y譯碼器YD的選通信號YG為“L”，接著，字線驅(qū)動器WD輸出(字線W)為“L”，使存儲單元從位線B、/B脫離。
接著，N溝讀出放大器起動信號FSA為“L”，P溝讀出放大器起動信號FSAB為“H”，讀出放大器SA停止動作。這里，空字線DWL和字線W一樣是具有延遲時間的元件，由此能夠在字線W的電平充分低后使讀出放大器SA停止。這是因為通過讀出放大器SA停止防止位線B、/B的信號電平降低，向存儲器單元的再寫入電平降低的原因。
接著，設(shè)在存儲體模塊BANK上部的存儲體控制電路BNKCNT-2中的電平傳感器電路檢測到N溝讀出放大器啟動信號FSA的“L”，輸出RE變成“L”。該信號RE輸入到存儲體模塊BANK下部的存儲體控制電路BNKCNT-1內(nèi)的預(yù)充電信號發(fā)生電路XPC中，使其輸出的位線預(yù)充電信號FPC成為“H”。位線預(yù)充電信號FPC輸入到設(shè)在位線B、/B中的預(yù)充電電路PC，使位線B、/B成為預(yù)充電狀態(tài)。把前面的一系列狀態(tài)命名為S。
(2)存儲體BANK從狀態(tài)S0移向激活時接著，考慮從狀態(tài)S0移向CR＝“H”、AC＝“H”Ri＝“H”的存儲體模塊BANK的激活的情況。在CR＝“H”、AC＝“H”的狀態(tài)下，若時鐘信號CLK上升則在主控制電路MAINCNT內(nèi)存儲體激活標(biāo)志DCA上升。存儲體激活標(biāo)志DCA輸入到各存儲體模塊BANK中。這時，行序列存儲體地址Ri＝“H”的存儲體模塊BANK中，行序列存儲體選擇信號iRi上升。由于行序列存儲體選擇信號iRi和存儲體激活標(biāo)志DCA的邏輯積輸入到置位/復(fù)位觸發(fā)器RS-1的復(fù)位端子R上，因此行序列存儲體地址Ri＝“H”的存儲體模塊BANK的置位/復(fù)位觸發(fā)器RS-1的輸出STi成為“L”。
行序列存儲體選擇信號iRi和存儲體激活標(biāo)志DCA的邏輯積同時輸入到X地址閂鎖電路XLT中，在“H”期間，讀取X地址AXij，在“L”期間閂鎖。X地址閂鎖電路XLT的輸出STi輸入到預(yù)充電信號發(fā)生電路XPC，把其輸出的位線預(yù)充電信號FPC置為“L”。位線預(yù)充電信號FPC在解除位線B、/B的預(yù)充電的同時到達(dá)存儲體控制電路BNKCNT-2內(nèi)的電平讀出電路。如果該電平成為某定值以下，則其輸出PCSEN為“H”。該信號PCSEN用存儲體控制電路BNKCNT-1內(nèi)的單觸發(fā)脈沖發(fā)生電路ONESHOT變換為幾納秒的窄幅脈沖后，輸入到置位/復(fù)位觸發(fā)器RS-2的S輸入端子。其結(jié)果，輸出WLPi成為“H”。通過WLPi成為“H”，首先，用X地址AXij選擇的X譯碼器XD的輸出為“H”，接著，連接其后面的字驅(qū)動器WD輸出(字線W)成為“H”，使存儲單元和位線B、/B連接。
接著，N溝讀出放大器啟動信號FSA為“H”、P溝讀出放大器起動信號FSAB為“L”，讀出放大器SA開始動作。依據(jù)空字線DWL，在字線W的電平充分高，位線B、/B上充分出現(xiàn)信號后能夠使讀出放大器SA動作。這是為了防止讀出放大器SA在小信號內(nèi)動作這樣的誤動作。接著，設(shè)在存儲體模塊BANK上部的存儲體控制電路BNKCNT-2中的電平讀出電路檢測出N溝讀出放大器起動信號FSA或讀出放大器SA的N-MOS晶體管一側(cè)的共同驅(qū)動線(SN)的“L”，使輸出RE為“H”。信號RE在存儲體模塊BANK的下部存儲體控制電路BNKCNT-1內(nèi)的邏輯積電路中取和WLPi的邏輯積，其輸出YG成為“H”。該YG能夠使Y譯碼電路YD可用。把前面的一系列狀態(tài)命名為S1。在以上動作后，存儲體模塊BANK成為能夠讀、寫狀態(tài)，把該狀態(tài)命名為S2。
(3)存儲體模塊BANK從狀態(tài)S1移向激活時接著，考慮從狀態(tài)S1出發(fā)，CR＝“H”、AC＝“H”、Ri＝“H”的存儲體模塊BANK轉(zhuǎn)向激活的情況。在CR＝“H”、AC＝“H”的狀態(tài)下，若時鐘信號CLK上升，則在主控制電路MAINCNT內(nèi)存儲體激活標(biāo)志DCA上升。存儲體激活標(biāo)志DCA輸入到各存儲體模塊BANK。這時，在取行序列存儲體地址Ri＝“H”的存儲體模塊BANK中行序列存儲體選擇信號iRi上升。行序列存儲體選擇信號iRi和存儲體激活標(biāo)志DCA的邏輯積輸入到置位/復(fù)位觸發(fā)器RS-1的復(fù)位端子R，而由于在前一個周期STi已經(jīng)成為“L”，因此STi不變化。行序列存儲體選擇信號iRi和存儲體激活標(biāo)志DCA的邏輯積同時輸入到X地址閂鎖電路XLT，在其“H”期間取出X地址AXij，在“L”時閂鎖。
還有，上述邏輯積電路輸出經(jīng)由邏輯和電路輸入到RS-2的R端子，使WLPi為“L”。通過WLPi為“L”，以和S0同樣的順序，字線W、N溝讀出放大器起動信號FSA的電壓為“L”，RE為“L”。若RE為“L”，則從預(yù)充電信號發(fā)生電路XPC內(nèi)的單觸發(fā)脈沖發(fā)生電路ONESHOT發(fā)出十幾納秒左右寬度的脈沖。該脈沖輸入到預(yù)充電信號發(fā)生電路XPC的驅(qū)動電路，在其寬度不變的情況下，向位線預(yù)充電信號FPC上輸出H。該信號在進(jìn)行位線B、/B的預(yù)充電的同時到達(dá)存儲體控制電路BNKCNT-2內(nèi)的電平讀出電路。如果該電平成為某定值以下，則其輸出PCSEN成為“H”。該信號在存儲體控制電路BNKCNT-1內(nèi)的單觸發(fā)脈沖發(fā)生電路ONESHOT中變換為狹幅脈沖后，輸入到置位/復(fù)位觸發(fā)器RS-2的S輸入端子。其結(jié)果輸出WLPi成為“H”。通過WLPi成為“H”，首先，用X地址AXij選擇的X譯碼器XD的輸出(字線W)成為“H”，接著連接在其后的字驅(qū)動器WD輸出為“H”，使存儲器單元和位線B、/B連接。
接著，N溝讀出放大器起動信號FSA為“H”，P溝讀出放大器起動信號FSAB為“L”，讀出放大器SA開始動作。其后的動作和上述的S1相同。即，存儲體模塊BANK上部的存儲體控制電路BNKCNT-2中設(shè)立的電平讀出電路檢測出N溝讀出放大器起動信號FSA或讀出放大器SA的N-MOS晶體管側(cè)的共同驅(qū)動線CSN的“L”，并使輸出RE為“H”。信號RE在存儲體模塊BANK的下部存儲體控制電路BNKCNT-1內(nèi)的邏輯積電路中取和WLPi的邏輯積，并使其輸出YG為“H”。該YG使Y譯碼電路可以使用。在以上的動作后，存儲體模塊BANK成為可以讀寫的狀態(tài)S2。
1.5字節(jié)控制電路接著說明列序列的動作。圖33中示出字節(jié)控制電路BYTCNT的一例。在圖29的放大器模塊AMP中組裝了i個這樣的字節(jié)控制電路BYTCNT。
圖33中，WA-0～WA-7是寫電路，RA-0～RA-7是讀電路(主放大器)。字節(jié)控制電路BYTCNT內(nèi)配置了8個這樣的寫電路WA和讀電路RA。這里，從DQ-i0輸入的寫入數(shù)據(jù)經(jīng)由起到輸入緩沖器功能的反相器11、12及開關(guān)SW1，傳送到總位線GBL-i0、/GBL-i0中?？偽痪€GBL-i0、/GBL-i0如圖29所示，由于和各存儲體模塊BANK內(nèi)被分割的輸入輸出線IO、IOB連接，因此被傳送到那里。經(jīng)過Y開關(guān)Y-SW還傳送到位線B、/B以及存儲單元中。這里，開關(guān)SW1是為了在讀出時把總位線GBL-i0、/GBL-i0置為高阻狀態(tài)而添加的。即，讀出時，開關(guān)SW1把總位線GBL-i0、/GBL-i0從反相器I1、I2分離。該動作用寫允許信號WAi控制。
從存儲單元讀出的數(shù)據(jù)通過總位線GBL-i0、/GBL-i0、開關(guān)SW2，從各存儲體模塊BANK內(nèi)輸入輸出線IO、IOB傳送到由MOS晶體管QA4～QA8組成的主放大器中。這里，主放大器是漏極輸入型的動態(tài)放大器，在從總位線GBL-i0、/GBL-i0讀入信號之前其輸入節(jié)點已被預(yù)充電至VCC。一旦被傳送來信號，則在其2個輸入端子間出現(xiàn)電壓差，用主放大器允許信號MAi激活主放大器，放大其差。這里，開關(guān)SW2直到主放大器動作之前把總位線GBL-i0、/GBL-i0和主放大器相連，動作時斷開。這是為了在主放大器放大時減輕負(fù)載電容，使得能夠高速動作。開關(guān)SW2用讀允許信號MAGi控制。被主放大器放大了的信號輸入到下一級由NAND門N1和N2構(gòu)成的閂鎖電路中，進(jìn)而經(jīng)過緩沖放大器TI1輸出到端子DQ-i0中。
輸出緩沖允許信號DOEi切換輸出緩沖電路TI1的輸出的高阻、低阻。寫入時輸出緩沖器電路TI1的輸出為高阻。P-MOS晶體管QA1～QA3構(gòu)成總位線GBL-i0、/GBL-i0的預(yù)充電電路，P-MOS晶體管QA9-QA10構(gòu)成主放大器的預(yù)充電電路，分別用總位線預(yù)充電控制信號IOEQiB、以及主放大器預(yù)充電控制信號MAEQiB控制。還有，上述控制信號，即總位線預(yù)充電控制信號IOEQiB、讀允許信號MAGi、主放大器允許信號MAi、寫允許信號WAi、主放大器預(yù)充電控制信號MAEQiB及輸出緩沖器允許信號DOEi每一個都在讀/寫控制電路塊RWCNT內(nèi)部用外部信號CC、BEi、RW、CLK做成。這里，在每個字節(jié)控制電路BYTCNT中設(shè)立讀寫控制電路塊RWCNT。
圖34中示出上述列序列信號的時序。若在時鐘信號CLK的上升沿，輸入寫指令(CC＝“H”，RW＝“L”)以及字節(jié)控制信號(BEi＝“H”)，則寫入控制信號WAi成為H，開關(guān)SW1為導(dǎo)通狀態(tài)。另外，這時總位線預(yù)充電控制信號IOEQiB為H，總位線GBL-i0、/GBL-i0成為高阻狀態(tài)。另一方面，讀允許信號MAGi、主放大器允許信號MAi、主放大器預(yù)充電控制信號MAEQiB及輸出緩沖器允許信號DOEi成為L，讀出電路RA為非激活。然后，寫控制信號WAi及總位線預(yù)充電控制信號IOEQiB為L。
接著，在時鐘信號CLK的上升沿若輸入讀指令(CC＝“H”、RW＝“H”)及字節(jié)控制信號(BEi＝“H”)，則上述說明過的控制信號如圖34所示那樣切換。即，總位線預(yù)充電控制信號IOEQiB從L變?yōu)镠，總位線GBL-i0、/GBL-i0從預(yù)充電狀態(tài)變?yōu)楦咦锠顟B(tài)。然后，讀允許信號MAGi及主放大器預(yù)充電控制信號MAEQiB從L變?yōu)镠，讀出電路RA經(jīng)開關(guān)SW2與總位線GBL-i0、/GBL-i0連接。從總位線GBL-i0、/GBL-i0把讀出數(shù)據(jù)讀到讀出電路RA后，讀允許信號MAGi從H變?yōu)長，從總位線GBL-i0、/GBL-i0斷開讀出電路RA。然后主放大器允許信號MAi從H變?yōu)長，在主放大器放大讀出的數(shù)據(jù)后，被NAND電路N1和N2組成的閂鎖電路閂鎖。最后，輸出緩沖允許信號DOEi從L變?yōu)镠，在DOEi＝“H”期間，數(shù)據(jù)從輸出緩沖電路TI1讀出到存儲器宏MMACRO的外部?！癇yte dis.”表示BEi＝“L”，該DQ-i0～DQ-i7是非選的字節(jié)。
1.6主控制電路圖35中示出主控制電路MAINCNT的一例。在主控制電路中，從自存儲器宏MMACRO的外部輸入的控制信號CR、AC、CC、時鐘信號CLK、地址信號Ai，組合NAND電路和反相器、D型觸發(fā)器(用反相器和拍頻反相器構(gòu)成)等標(biāo)準(zhǔn)的邏輯電路，并制做圖29所示的存儲體閉鎖標(biāo)志DCS(圖35中是其反轉(zhuǎn)信號/DCS)，存儲體激活標(biāo)志DCA(圖35中是其反轉(zhuǎn)信號/DCA)、列地址允許信號YP、行地址信號(X地址信號)AXij、列地址信號(Y地址信號)AYi等信號。
存儲體閉鎖標(biāo)志/DCS(圖32中示出其反轉(zhuǎn)信號DCS)由觸發(fā)器DFF-1和邏輯電路TG1等在圖32所示的時序中生成。存儲體激活標(biāo)志/DCA(圖32中示出其反轉(zhuǎn)信號DCA)用觸發(fā)器DFF-2和邏輯電路TG2等在圖32所示的時序中生成。列地址允許信號YP用觸發(fā)器DFF-3和邏輯電路TG3等在圖34所示的時序中生成。列地址內(nèi)部信號AYiG用觸發(fā)器DFF-4等在圖34所示的時序中生成。
還有，圖29中示出Y地址閂鎖電路YLT，而圖35的觸發(fā)器DFF-4及邏輯電路TG3對應(yīng)于Y地址閂鎖電路YLT。Y地址閂鎖電路YLT既可以包含在存儲體控制電路BNKCNT-1中，也可以包含在主控制電路MAINCNT中。
D1是延遲電路。觸發(fā)器DFF(DFF-1、DFF-2、DFF-3、DFF-4、DFF-5)是在時鐘信號CLK的上升沿閂鎖輸入數(shù)據(jù)D的電路。在圖36b的時鐘發(fā)生電路CLKCNT中生成時鐘信號CLK1B。邏輯電路TG4的輸出BXiT是X地址的被緩沖了的信號，BXiB是其反轉(zhuǎn)信號。X地址信號AXij是用X地址的被緩沖了的信號BXij或其反轉(zhuǎn)信號BXiB并被預(yù)譯碼了的信號。示于圖35的邏輯電路TG1、TG2、TG3、TG4及其它邏輯電路是簡單的電路，由于從業(yè)者可以容易地理解，因此省略詳細(xì)的說明。
這里，電路RSTCKT是產(chǎn)生后述的存儲體控制電路BNKCNT的電源投入時的復(fù)位信號RST的電路，在電源投入時發(fā)生單觸發(fā)的脈沖。該電路RSTCKT的特長在于在電源線和其端子之間設(shè)立電容器使得即使電源電壓高速地上升時反相器IV1的輸入端子的電壓也高速地上升。以下說明動作。
首先，若電源電壓VCC上升，則N-MOS晶體管QV3的柵·漏極電壓上升。該電壓低于N-MOS晶體管QV3、QV5的閾值電壓時，由于N-MOS晶體管QV3、QV5中不流過電流，因此，反相器IV1的輸入端子的電壓和電源電壓一起上升到相同的電壓。接著，若N-MOS晶體管QV3的柵·漏極電壓超過其閾電壓則N-MOS晶體管QV3、QV5中流過電流，反相器IV1的輸入端子的電壓下降。由此，在電源投入時能夠發(fā)生單觸發(fā)脈沖。在此，反相器IV1的輸入端子電壓開始下降的VCC值大致由QV2和QV3的閾電壓決定，用VCC＝VT(QV2)+VT(QV3)表示。還有，該值通過改變P-MOS晶體管QV4和N-MOS晶體管QV5、N-MOS晶體管QV3和P-MOS晶體管QV1、或N-MOS晶體管QV3和QV5的W/L比還能夠細(xì)致地調(diào)整。在這里，電源線和其端子之間連接了電容器QV6，這是為了在電源電壓高速上升時，防止發(fā)生因加在反相器IV1輸入端的電容使其電壓上升遲緩，在超過反相器IV1的邏輯閾值之前QV5中流過電流，導(dǎo)致其節(jié)點不超過反相器IV1邏輯閾值的現(xiàn)象。如以上那樣，若依據(jù)本電路，無論電源高速或低速上升都能夠可靠地發(fā)生脈沖。
1.7讀/寫控制電路塊圖36a中示出讀/寫控制電路塊RWCNT的一例。在這里，和主控制電路相同。從自存儲器宏MMACRO外部輸入的控制信號RW、CC、時鐘信號CLK、字節(jié)控制信號BEi，組合NAND電路和反相器、D觸發(fā)器(和圖35的觸發(fā)器DFF相同)等的標(biāo)準(zhǔn)邏輯電路，生成圖33所示的主放大器預(yù)充電控制信號MAEQiB、寫允許信號WAi、主放大器允許信號MAi、輸出緩沖器允許信號DOEi(圖36中示出其反轉(zhuǎn)信號DOEiB)、讀允許信號MAGi(圖36中示出其反轉(zhuǎn)信號MAGiB)。
主放大器預(yù)充電控制信號MAEQiB、寫允許信號WAi、主放大器允許信號MAi、輸出緩沖器允許信號DOEi(圖36中是其反轉(zhuǎn)信號DOEiB)、讀允許信號MAGi(圖36中是其反轉(zhuǎn)信號MAGiB)在圖34所示的時序中生成。D1、D2、D3是延遲電路。另外，圖36b所示的生成時鐘信號CLK1B、CLK2B、CLK3B的時鐘發(fā)生電路CLKCNT既可以組合到每個讀/寫控制塊RWCNT中，也可以僅在主控制電路塊MAINCNT中組合進(jìn)一個。圖36a、36b示出的邏輯電路都是簡單的電路，因為從業(yè)者能夠容易地理解因此省略詳細(xì)的說明。
1.8存儲單元陣列的其它例圖37中，示出存儲體模塊BANK內(nèi)的存儲單元陣列MCA部分的其它例。位線B、/B和總位線GBL、/GBL沿圖中的橫方向延伸。還有，字線W、存儲陣列輸入輸出線IO、IOB以及列地址選擇信號YSi沿圖的縱向延伸。還有，總位線配置在圖的左端和右端帶“O”符號的虛線上。還有，讀出放大器SA，位線預(yù)充電電路PC、存儲陣列輸入輸出線IO、IOB以及列地址選擇信號YSi分開配置在存儲單元陣列MCA的左右。從而，Y譯碼器YD也分開配置在存儲單元陣列MCA的左右。字驅(qū)動器WD、X譯碼器XD以及Y譯碼器YD配置在存儲單元陣列MCA的下側(cè)，即圖的下邊附近。本例的特征是在每對位線上把讀出放大器SA以及位線預(yù)充電電路PC都分開配置在存儲單元陣列MCA的左右。由此，因為緩和了讀出放大器SA的布線間距，所以縮短了讀出放大器SA沿位線方向的長度，如本發(fā)明那樣使多數(shù)列地址選擇信號YSi在通過字線縱向的方式中特別有效。即，通過縮短讀出放大器SA沿位線方向的長度能夠減小其部分的寄生電容，更增大來自存儲單元的信號。
1.9存儲體控制電路塊圖38a中示出存儲體控制電路塊BNKCNT-1的一例。該例特別適合于圖37所示的讀出放大器交互配置的存儲單元陣列。和上述讀/寫控制電路塊RWCNT一樣，從自存儲器宏MMACRO外部輸入的控制信號CR、CC、行序列存儲體地址Ri、列序列存儲體地址Ci及時鐘信號CLK以及在主控制電路塊MAICNT中生成的信號/DCA、/DCS、RST、YP，組合NAND電路和反相器、D觸發(fā)器等標(biāo)準(zhǔn)的邏輯電路，生成圖29所示的字線W(W0、W1、W2、W3)、位線預(yù)充電信號FPC(R)、FPC(L)、列地址選擇信號YSi(YS0、YS1、YS2、YS3、YS4、YS5、YS6、YS7)、N溝讀出放大器啟動信號FSA(R)、、FSA(L)、P溝讀出放大器起動信號FSAB(R)、FSAB(L)等信號。這里，(R)、(L)分別是用于右側(cè)的讀出放大器SA和左側(cè)的讀出放大器SA的信號。字驅(qū)動器WDBLK對應(yīng)于圖29所示的字驅(qū)動器WD。示于圖29的其它電路在圖38a中使用相同符號。D1、D5、D15是延遲電路。上述通電復(fù)位電路RSTCKT(參照圖35)的輸出RST輸入到WLPi、STi發(fā)生電路，在接通電源時把它們的輸出分別和S0狀態(tài)相同置為“L”、“H”。由此存儲單元陣列成為預(yù)充電狀態(tài)，能夠抑制隨讀出放大器SA動作而引起的通電電流的增加。還有，示于圖38a的邏輯電路也是簡單的電路，因為從業(yè)者容易理解因而省略詳細(xì)的說明。
圖38b示出存儲體控制電路塊BNKCNT-2的一例。這里，預(yù)充電·電平讀出器PCS是位線預(yù)充電信號FPC的電平讀出器，讀出放大器·電平讀出器SAS是讀出放大器SA的N-MOS晶體管一側(cè)的共用驅(qū)動線的電平讀出器。這些電路分別用于檢測預(yù)充電結(jié)束和信號放大結(jié)束點。即，預(yù)充電·電平讀出器PCS生成信號PCSEN，讀出放大器·電平讀出器SAS生成信號RE。預(yù)充電·電平讀出器PCS有2個，右側(cè)的預(yù)充電電路PC和左側(cè)預(yù)充電電路PC。也有2個讀出放大器·電平讀出器SAS，右側(cè)讀出放大器SA和左側(cè)讀出放大器SA。本例的特征在于為了檢測出輸入信號充分下降的點而把接收該信號的CMOS邏輯電路的邏輯閾值下降到N-MOS晶體管的閾電壓附近。由此，即使讀出放大器SA和存儲單元的閾電壓不同也能夠在某種程度得到補(bǔ)償。這種情況下，如果把成為該讀出電平的基準(zhǔn)電壓Vr設(shè)定為比N-MOS閾電壓低某個差值，則和上述邏輯閾值方式一樣可以防止該電壓差值引起的誤動作。
1.10邏輯電路塊圖29所示的邏輯電路塊LOGIC被構(gòu)成為適于進(jìn)行圖象數(shù)據(jù)的運算處理、對圖象存儲器(存儲器宏MMACRO)的描繪、從圖象存儲器到顯示裝置的讀出等功能的處理。
圖示的邏輯電路塊LOGIC向存儲器宏MMACRO供給地址信號Ai、行序列存儲體地址Ri、列序列存儲體地址Ci、數(shù)據(jù)輸入輸出線DQ-i0～DQ-i7、控制信號CC、AC、CR、RW、字節(jié)控制信號BEi、時鐘信號CLK等。進(jìn)而，邏輯電路塊LOGIC用上述控制線、地址信號等把更新動作的指令及更新地址給與存儲器宏MMACRO。
還有，邏輯電路塊LOGIC還進(jìn)行對半導(dǎo)體集成電路SIC外部的連接。在外部連接中央處理單元CPU和顯示裝置等，用圖29的I/O、控制信號進(jìn)行數(shù)據(jù)和指令的存取。
2.對于存儲器·邏輯混載LSI的第2應(yīng)用例圖39中示出對存儲器·邏輯混載LSI的又一應(yīng)用例。本實施例的存儲器宏MMACRO由4個存儲體模塊BANK0-3、放大器模塊AMP以及電源模塊PS構(gòu)成。夾持邏輯電路塊LOGIC-1配置2個存儲器宏MMACRO。另外，夾持邏輯電路塊LOGIC-2配置另外2個存儲器宏MMACRO。數(shù)據(jù)輸入輸出線DQi進(jìn)行各存儲器宏MMACRO和邏輯電路塊LOGIC-1或邏輯電路塊LOGIC-2之間的數(shù)據(jù)傳遞。字節(jié)控制信號BEi從邏輯電路塊LOGIC-1或邏輯電路塊LOGIC-2輸入到各存儲器宏MMACRO中?？刂菩盘朇R、CC、AC、RW、地址信號Ai、時鐘信號CLK，行序列存儲體地址Ri及列序列存儲體地址Ci從邏輯電路塊LOGIC-3輸入到各存儲器宏MMACRO中。
本例的特征在于搭載了4個本發(fā)明的存儲器宏MMACRO，并行地在邏輯電路塊LOGIC-1、LOGIC-2中處理從存儲器宏MMACRO輸出的所有數(shù)據(jù)。由此，數(shù)據(jù)傳送及處理速度能達(dá)到僅用1個存儲器宏MMACRO時的4倍，還有，通過增加宏的數(shù)量，還能夠進(jìn)一步提高數(shù)據(jù)處理速度。在這里，邏輯電路塊LOGIC-3具有把邏輯電路塊LOGIC-1、LOGIC-2中的運算結(jié)果加工成易于取入芯片外部元件中的形式或把來自芯片外部的數(shù)據(jù)加工成易于計算的形式、反之，加工成容易運算來自芯片外部的數(shù)據(jù)的形式的功能。這種并行處理來自多個存儲器宏MMACRO的數(shù)據(jù)的方式在需要高速處理3維繪圖這樣的大量數(shù)據(jù)的用途中特別有效。
還有，不僅是本例那樣相同容量的存儲器宏MMACRO，根據(jù)用途，還可以使用不同容量的存儲器宏MMACRO。例如，在和微處理器共用時，也可以把存儲器宏MMACRO的存儲體模塊BANK取為1-2個，進(jìn)而把放大器模塊AMP變更為高速型，作為超高速緩沖存儲器使用。另外，也可以增加存儲體模塊BANK的數(shù)目組合成低速或中速的放大器模塊AMP作為主放大器使用。在這里，把主放大器做成低速或中速是為了減小放大器的占有面積。這樣，若依據(jù)本發(fā)明，存儲器宏由于是模塊方式，因此能夠自由地變更存儲容量和放大器的能力。
3.對存儲器·邏輯混載LSI的第3應(yīng)用例圖40示出內(nèi)部數(shù)據(jù)總線寬度較小時的應(yīng)用例。本實施例的存儲器宏MMACRO由4個存儲體模塊BANK0-3、放大器模塊AMP及電源模塊PS構(gòu)成。夾持選擇電路SELECTOR配置2個存儲器宏MMACRO。另外，夾持選擇電路SELECTOR還配置另外2個存儲器宏MMACRO。數(shù)據(jù)輸入輸出線DQi進(jìn)行各存儲器宏MMACRO和邏輯電路塊LOGIC之間的數(shù)據(jù)傳遞。字節(jié)控制信號BEi從選擇電路SELECTOR輸入到各存儲器宏MMACRO中?？刂菩盘朇R、CC、AC、RW、地址信號Ai，時鐘信號CLK，行序列存儲體地址R和列序列存儲體地址C從邏輯電路塊LOGIC輸入到各存儲器宏MMACRO中。
該圖中，數(shù)據(jù)輸入輸出線DQi按字節(jié)連結(jié)在一起。由此，從1個存儲器宏MMACRO出來的輸入輸出線數(shù)僅為8條。數(shù)據(jù)的切換用從選擇電路SELECTOR輸出的字節(jié)控制信號BEi進(jìn)行。通過進(jìn)行這樣的連線，作為通常的8-32位的單片機(jī)中的內(nèi)裝存儲器也可以使用本存儲器宏MMACRO。
4.ROM存儲體模塊圖41中示出用ROM(只讀存儲器)模塊置換存儲器宏MMACRO的存儲體模塊BANK的一部分的例子。本實施例的存儲器宏MMACRO由4個存儲體模塊BANK0-3、ROM的存儲體模塊ROM-BANK、放大器模塊AMP及電源模塊PS構(gòu)成。本例的優(yōu)點在于在作為單片機(jī)的內(nèi)裝存儲器使用時，由于能夠把ROM和RAM的控制電路(包含主控制電路MAINCNT的放大器模塊AMP等)共用，因此能減少芯片面積。還有，在內(nèi)裝于圖象處理器和DSP(數(shù)字信號處理器)中時由于例如若把積和運算的系數(shù)輸入ROM中，則ROM和RAM立即分開，因此能夠高速地讀出并運算數(shù)據(jù)。
圖42中示出為適用本存儲器宏MMACRO而適宜的ROM模塊的存儲陣列RMCA的電路例。本例的特征在于為了使總位線數(shù)和間距與RAM模塊(示于圖29、圖31、圖37等中的存儲體模塊BANK)相吻合，部分地變更和RAM模塊相同尺寸的DRAM的存儲器單元作為ROM使用。為了把DRAM的結(jié)構(gòu)作為ROM單元使用，例如在形成存儲單元的絕緣膜后可以對照寫入數(shù)據(jù)添加用于除去其絕緣膜的掩模。由此，除去了絕緣膜的單元(該圖的MC1)與存儲單元的共同電極成為短路狀態(tài)，未除去的單元(該圖的MC2)通過保持絕緣性能夠?qū)懭胄畔ⅰ?br> 用圖42、43說明ROM模塊的動作。首先，通過位線預(yù)充電信號為“H”，N-MOS晶體管QR3，QR4，QR5，QR7導(dǎo)通，位線B及讀出放大器的輸入端子N1、N2成為VCC的電壓。接著，把位線預(yù)充電信號FPC置“L”，把字線(本例中為W1)和傳送信號SC置為“H”(VCC以上)。于是，N-MOS晶體管QR1，QR6，QR8導(dǎo)通，因此N1的節(jié)點降到HVC的電壓，N2的節(jié)點降到3/4 VCC的電壓。通過把P溝讀出放大器共用驅(qū)動線CSP置為“H”，N溝讀出放大器共用驅(qū)動線CSN置為“L”，使讀出放大器(QR9～QR12)動作，放大該電壓差。由于這樣通過N-MOS晶體管QR1持續(xù)流過電流，因此傳送信號SC為“L”，N-MOS晶體管QR6，QR8關(guān)斷。這樣，N1成為VSS的電壓，N2成為VCC的電壓。即，讀出信息“0”。在這里，如果代替W1，提高W2，則N2的節(jié)點仍為3/4VCC的電壓不變，而N1的節(jié)點由于在存儲單元中不流過電流，故成為VCC的電壓，電位關(guān)系和前面反轉(zhuǎn)，這時N1成為VCC的電壓，N2成為VSS的電壓，即讀出信息“1”。在這里，如果把列地址選擇信號YSi置為“H”，則經(jīng)過輸入輸出線IO、IOB在總位線GBL、/GBL上出現(xiàn)信號。另外，字線為“L”的時序只要是SC為“L”時刻開始到開始預(yù)充電止的期間，則可以在任何位置。
若依據(jù)以上本例，則由于能夠把和RAM相同的存儲單元圖形作為ROM使用，因此能夠簡單地把總位線數(shù)和間距與RAM模塊的相吻合。還有，在這里，作為例子記述了除去DRAM單元的絕緣膜的方式，而也可以采取其它的例如除去存儲單元的存儲電極的方法。還有，只要總位線間距能夠與其它的存儲體模塊BANK相同，則也可以使用以往的ROM。
在這里，所指ROM是預(yù)先在芯片制造工藝中寫入了信息的程序固定的掩模ROM，是即使斷電也保持存儲信息的非易失性存儲器。還有，所指RAM是可以隨時改寫、保持、讀出數(shù)據(jù)的存儲器，是若斷電則不能保持存儲信息的易失性存儲器。
至以上為止，把RAM的存儲單元作為圖31所示的DRAM單元進(jìn)行了說明，但即使用SRAM單元也沒有什么問題。還有，這時的ROM存儲體模塊的ROM單元也可以變更其SRAM的一部分進(jìn)行制做。
在上述中，當(dāng)然也可以使用由可改寫的存儲單元組成的模塊代替ROM。例如，可以使用由應(yīng)用了強(qiáng)介質(zhì)膜的存儲單元組成的模塊。應(yīng)用了強(qiáng)介質(zhì)膜的存儲單元在能夠像RAM那樣改寫的基礎(chǔ)上還由于像ROM那樣斷電后也保持信息，因此能夠把所有模塊取為由使用了強(qiáng)介質(zhì)膜的存儲單元組成的模塊。
同步構(gòu)造的動態(tài)RAM模塊圖46中示出用存儲器宏MMACRO構(gòu)成的DRAM模塊一例。如上所述，存儲器宏MMACRO的存儲體模塊BANK構(gòu)成為具有256條字線(X地址8條)，每1條字線上交叉(n×8×i)對位線，用Y譯碼器選擇1/n(Y地址(logn/log2)條)，在(8×i)對總位線上輸入輸出數(shù)據(jù)。另一方面，DRAM模塊M25的各存儲體(BANK0-9)對應(yīng)于存儲器宏MMACRO的存儲體模塊的n＝16、i＝8的情況。即，DRAM模塊M25的各存儲體(BANKi，i＝0-9)具有256k位的存儲容量，構(gòu)成為在64對總位線上輸入輸出數(shù)據(jù)。還有，用10個存儲體(BANKi，i＝0-9)構(gòu)成DRAM模塊M25。從而，DRAM模塊M25構(gòu)成為4096字×64位×10存儲體結(jié)構(gòu)的同步構(gòu)造的動態(tài)DRAM模塊。另外，各存儲體(BANKi，i＝0-9)完全可以獨立動作。DRAM模塊M25是地址非多路轉(zhuǎn)換結(jié)構(gòu)，行、列完全分離控制。DRAM模塊M25的AMP對應(yīng)于存儲器宏MMACRO的放大器模塊AMP。
輸入輸出接口DRAM模塊M25是在ASIC中使用的模塊。如圖46所示，作為和其它ASIC模塊的接口信號，有時鐘信號CLK、8條行(Row)地址信號AX〔07〕，4條列(Column)地址信號AY〔03〕，4條行存儲體(Row bank)地址信號AR〔03〕，4條列存儲體(Column bank)地址信號AC〔03〕，行(Row)指令選擇信號CR、存儲體激活非激活信號BA、列(Column)指令選擇信號CC、讀/寫控制信號RW、64條數(shù)據(jù)輸入輸出信號DQ〔0，07，7〕、8條數(shù)據(jù)字節(jié)控制信號BE〔07〕，電源線VDD、接地線VSS。
時鐘信號CLK對應(yīng)于存儲器宏MMACRO的時鐘信號CLK。其它信號的全部輸入及輸出與該信號同步進(jìn)行。
行地址信號AX〔07〕對應(yīng)于存儲器宏MMACRO的地址信號Ai中的X地址。輸入存儲體BANK內(nèi)的行地址(X地址)。列地址信號AY〔03〕對應(yīng)于存儲器宏MMACRO的地址信號Ai中的Y地址。輸入存儲體BANK內(nèi)的列地址(Y地址)。
行存儲體地址信號AR〔03〕對應(yīng)于存儲器宏MMACRO的行序列存儲體地址Rj。輸入接收了行指令的存儲體BANK的地址。這是存儲器宏MMACRO的行序列存儲體地址Ri不被譯碼，直接選擇存儲體模塊BANK的構(gòu)造。然而，行存儲體地址信號AR〔03〕被構(gòu)成為譯碼并選擇存儲體BANK。由于有4條地址，因此能夠最多選擇到16個存儲體。
列存儲體地址信號AC〔03〕對應(yīng)于存儲器宏MMACRO的列序列存儲體地址Ci。輸入接收了列指令的存儲體BANK的地址。這是存儲器宏的列序列存儲體地址Ci不被譯碼直接選擇存儲體模塊BANK的構(gòu)造。而列存儲體地址信號AC〔03〕被構(gòu)成為譯碼并選擇存儲體BANK的結(jié)構(gòu)。由于有4條地址，因而可以最大選擇16個存儲體。
行指令選擇信號CR對應(yīng)于存儲器宏MMACRO的控制信號CR。示出該周期是行指令輸入。
存儲體激活非激活信號對應(yīng)于存儲器宏MMACRO的控制信號AC。指示激活或不激活該存儲體BANK。
列指令選擇信號CC對應(yīng)于存儲器宏MMACRO的控制信號CC。指出該周期是列指令輸入。
讀/寫控制信號Rn對應(yīng)于存儲器宏MMACRO的控制信號RW。指示讀或?qū)憽?br> 數(shù)據(jù)輸入輸出信號DQ〔0，07，7〕對應(yīng)于存儲器宏MMACRO的輸入輸出用I/O信號DQij。進(jìn)行數(shù)據(jù)的輸入輸出。
數(shù)據(jù)字節(jié)控制信號BE〔07〕對應(yīng)于存儲器宏MMACRO的字節(jié)控制信號BEi。進(jìn)行對各字節(jié)的輸入輸出的掩蔽。讀出時，BE＝L時輸出為高阻，BE＝H時輸出為允許。寫入時，BE＝L時，不進(jìn)行該數(shù)據(jù)的寫入，保持以前的數(shù)據(jù)。BE＝H時進(jìn)行該數(shù)據(jù)的寫入。
電源線VDD對應(yīng)于存儲器宏MMACRO的電源電壓VCC。連接3.3V。接地線VSS對應(yīng)于存儲器宏MMACRO的電源電壓VSS。接地GND(0V)。
還有，輸入輸出信號的電壓電平是所謂CMOS接口電平。
指令操作圖47a-47b示出設(shè)于DRAM模塊M25中的指令的真值表。“1”示出輸入信號為高電平(VIH)。“0”示出輸入信號為低電平(VIL)?！癤”示出輸入信號或為高電平(VIH)或為低電平(VIL)?！癡”示出輸入信號有效。
行指令(Row Command(ComR))系統(tǒng)以行指令選擇信號CR、存儲體激活非激活信號BA、行地址信號AX
以及行存儲體地址信號AR〔03〕的組合設(shè)定指令。行指令選擇信號CR、存儲體激活非激活信號BA、行地址信號AX〔07〕以及行存儲體地址信號AR〔03〕用時鐘信號CLK的上升沿閂鎖在DRAM模塊M25內(nèi)。圖47a、47b的“↑”表示在時鐘信號CLK的上升沿閂鎖在DRAM模塊M25內(nèi)。
指令NOP(不執(zhí)行)用CR＝0設(shè)定。指令NOP不是執(zhí)行指令。這時繼續(xù)內(nèi)部動作。
指令BA(行地址選通和存儲體激活)用CR＝1，BA＝1設(shè)定。指令BA指定行地址(AX0-AX7)及行存儲體地址(AR0-AR3)，被行存儲體地址指定了的存儲體BANK成為激活(Active)狀態(tài)。指令BA在一般DRAM芯片中相當(dāng)于在/CAS＝H時/RAS的下降沿。還有，指令BA也使用于更新。
指令BC(預(yù)充電和存儲體閉鎖)用CR＝1，BA＝0設(shè)定。用指令BC指定了行存儲體地址(AR0-AR3)的存儲體BANK被預(yù)充電，然后成為存儲體閉鎖狀態(tài)。
列指令(Column Command(ComC))系列用列指令選擇信號CC、數(shù)據(jù)字節(jié)控制信號BE〔07〕，讀/寫控制信號RW、列地址信號AY〔03〕以及列存儲體地址信號AC〔03〕的組合設(shè)定指令。列指令選擇信號CC、數(shù)據(jù)字節(jié)控制信號BE〔07〕、讀/寫控制信號RW、列地址信號AY〔03〕以及列存儲體地址信號AC〔03〕用時鐘信號CLK的上升沿閂鎖在DRAM模塊M25中。
指令NOP(不執(zhí)行)用CC＝0設(shè)定。指令NOP不是執(zhí)行指令。這時，繼續(xù)內(nèi)部動作。
指令RD(列地址選通和讀出指令)用CC＝1，RW＝1設(shè)定，用指令RD開始讀動作。讀地址用列地址(AY0-AY3)及列存儲體地址(AC0-AC3)指定。指令RD在一般的DRAM芯片中，相當(dāng)于/RAS＝L、WE＝H下的/CAS的下降沿。讀結(jié)束后輸出成為高阻狀態(tài)。
指令WT(列地址選通和寫入指令)用CC＝1，RW＝0設(shè)定。用指令WT開始寫動作。寫地址由列地址(AY0-AY3)及列存儲體地址(AC0-AC3)指定。
數(shù)據(jù)字節(jié)控制信號BE〔07〕以字節(jié)單位進(jìn)行輸入輸出數(shù)據(jù)的掩蔽操作。讀時，若BE＝“1”，則輸出為低阻，能夠輸出數(shù)據(jù)。若BE＝“0”，輸出為高阻，不進(jìn)行數(shù)據(jù)輸出。寫時，通過使BE＝“1”，進(jìn)行數(shù)據(jù)的寫入。若BE＝“0”，不進(jìn)行數(shù)據(jù)的寫入，保持以前的數(shù)據(jù)。
圖48a-48b示出表示從各種狀態(tài)執(zhí)行下面各指令時的動作的功能真值表。若存儲體BANK#i在存儲體激活狀態(tài)(Bank active)下執(zhí)行對于存儲體BANK # i的指令BA，則在進(jìn)行預(yù)充電(Precharge)和新的行地址AX的讀出(Sense)后，存儲體BANK# i成為存儲體激活狀態(tài)(Bank active status)。另外，所謂存儲體激活狀態(tài)指的是能夠輸入列指令(Com C)的狀態(tài)。若存儲體BANK # j(j和i相異)在存儲體激活狀態(tài)下執(zhí)行對于存儲體BANK#i的指令BA，則存儲體BANK#j維持原狀態(tài)(不執(zhí)行)。
如果存儲體BANK # i在存儲體閉鎖(Bank close)狀態(tài)下執(zhí)行對于存儲體BANK # i的指令BA，則進(jìn)行對于新的行地址AX的讀出(Sense)后，存儲體BANK#i成為存儲體激活狀態(tài)(Bankactive status)。如果存儲體BANK # j(j與i不同)在存儲體閉鎖狀態(tài)下執(zhí)行對于存儲體BANK # i的指令BA，則維持存儲體BANK # i的狀態(tài)(不執(zhí)行)。
存儲體BANK # i如果在激活或閉鎖狀態(tài)下執(zhí)行對于存儲體BANK # i的指令BC，則進(jìn)行了預(yù)充電后，存儲體BANK#i成為存儲體閉鎖狀態(tài)。如果存儲體BANK # j(j與i不同)在存儲體激活或閉鎖狀態(tài)下執(zhí)行對于存儲體BANK # i的指令BC，則維持存儲體BANK # j的狀態(tài)(不執(zhí)行)。
存儲體BANK # i在存儲體激活及存儲體閉鎖以外的狀態(tài)下，禁止執(zhí)行對于存儲體BANK # i的指令BA或指令BC。如果存儲體BANK # j(j與i不同)在存儲體激活或存儲體閉鎖以外的狀態(tài)下執(zhí)行對于存儲體BANK # i的指令BA或指令BC，則維持存儲體BANK # j的狀態(tài)(不執(zhí)行)。
如果存儲體BANK # i在存儲體激活狀態(tài)下執(zhí)行對于存儲體BANK # i的指令RD，則進(jìn)行從存儲體BANK # i的讀出。存儲體BANK # i在非存儲體激活狀態(tài)下禁止執(zhí)行對于存儲體BANK# i的指令RD。存儲體BANK # j在任何狀態(tài)下即使執(zhí)行對于存儲體BANK # i的指令RD也將維持存儲體BANK # j的狀態(tài)(不執(zhí)行)。
如果存儲體BANK # i在存儲體激活的狀態(tài)下執(zhí)行對于存儲體BANK # i的指令WT，則進(jìn)行對于存儲體BANK # i的寫入。存儲體BANK # i存儲體激活以外的狀態(tài)下禁止執(zhí)行對于存儲體BANK # i的指令WT。存儲體BANK # j(j與i不同)在任何狀態(tài)下即使執(zhí)行了對于存儲體BANK # i的指令WT也將維持存儲體BANK # j的狀態(tài)(不執(zhí)行)。
圖49中示出相對于指令輸入的存儲體的狀態(tài)轉(zhuǎn)移圖。存儲體的狀態(tài)中，有等待狀態(tài)S0、預(yù)充電狀態(tài)S1P、讀出狀態(tài)S1S、存儲體激活狀態(tài)S2、無輸出讀狀態(tài)S2RP、讀狀態(tài)S2R、管道輸出(Pipe line output only)狀態(tài)S1RS，管道輸出(Pipeline outputonly)狀態(tài)S2RS以及寫狀態(tài)S2W。通過輸入指令BA、BC、RD、WT、NOP，使存儲體的狀態(tài)轉(zhuǎn)移。圖49中，未記入指令名的箭頭指出經(jīng)過預(yù)定時間后存儲體的狀態(tài)轉(zhuǎn)移。
讀/寫動作(1)存儲體激活在讀或?qū)憚幼髑?，用指令BA進(jìn)行該存儲體BANK以及行地址的激活。用行存儲體地址指定激活存儲體BANK，用行地址(AX0-AX7)激活字線。
在RAS下降(down)模式(指令BA進(jìn)入前的狀態(tài)為存儲體激活)時，在從指令BA到指令RD或指令WT之間需要LA的間隔。如圖49所示，從存儲體激活狀態(tài)S2經(jīng)由預(yù)充電狀態(tài)S1P及讀出(Sense)狀態(tài)S1S成為存儲體激活狀態(tài)S2。
在高速存取模式(指令BA進(jìn)入前的狀態(tài)為存儲體閉鎖)時，從指令BA到指令RD或指令WT之間需要LA2的間隔。如圖49所示，從等待狀態(tài)S0經(jīng)過讀出(Sense)狀態(tài)S1S成為存儲體激活狀態(tài)S2。
(2)讀動作圖50中，示出RAS下降模式的頁·讀(page·read)動作的時序圖。依據(jù)輸入指令BA(存儲體激活(帶預(yù)充電))，及間隔LA后的指令RD的輸入，開始讀動作。圖50中示出輸入指令RD，讀出數(shù)據(jù)的例子。圖50中示出LA為5個時鐘周期的例子，而關(guān)于最小等待時間后述。地址依據(jù)列存儲體地址(AC0-AC3)的狀態(tài)指定激活存儲體，依據(jù)列地址(AY0-AY3)指定列選信號。圖50中示出讀出對應(yīng)于列地址(AY0-AY3)的#1、#2的數(shù)據(jù)1、2的狀況。輸出數(shù)據(jù)后，數(shù)據(jù)輸入輸出DQ成為高阻。圖50所示的讀動作的狀態(tài)如圖49所示那樣，從存儲體激活狀態(tài)S2經(jīng)過預(yù)充電狀態(tài)S1P及讀出(Sense)狀態(tài)S1S成為存儲體激活狀態(tài)。指令RD輸入后，經(jīng)由無輸出讀狀態(tài)S2RP及讀狀態(tài)S2R成為管道輸出(pipe line)狀態(tài)S2RS。指令BA輸入后，成為預(yù)充電狀態(tài)S1P。
圖51示出高速存取模式的讀動作的時序圖。依據(jù)輸入指令BA及間隔LA2后的指令RD的輸入，開始讀動作。圖51中示出LA2為3個時鐘周期的例子，而關(guān)于最小等待時間后述。地址依據(jù)列存儲體地址(AC0-AC3)的狀態(tài)指定激活存儲體，依據(jù)列地址(AY0-AY3)指定列選信號。圖51中，示出讀出對應(yīng)于列地址(AY0-AY3)的#1、#2的數(shù)據(jù)1、2的狀況。輸出數(shù)據(jù)后，數(shù)據(jù)輸入輸出DQ成為高阻。圖51所示的讀動作的狀態(tài)如圖49所示，從等待狀態(tài)S0經(jīng)由讀出(Sense)狀態(tài)S1S成為存儲體激活狀態(tài)S2。指令RD輸入后，經(jīng)過無輸出讀狀態(tài)S2RP及讀狀態(tài)S2R成為管道輸出狀態(tài)S2RS。指令BC輸入后，經(jīng)過預(yù)充電狀態(tài)S1P成為等待狀態(tài)S0。若間隔LP后輸入指令BA，則成為讀出(Sense)狀態(tài)S1S。
(3)寫動作圖52中示出RAS下降模式的頁·寫(page·write)動作的時序圖。依據(jù)輸入指令BA以及間隔LA后的指令WT的輸入，開始寫動作。圖52中示出LA為5個時鐘周期的例子，關(guān)于最小等待時間后述。地址依據(jù)列存儲體地址(AC0-AC3)的狀態(tài)指定激活存儲體，依據(jù)列地址(AY0-AY3)指定列選信號。圖52中示出寫入對應(yīng)于列地址(AY0-AY3)的#1、#2數(shù)據(jù)1、2的狀況。數(shù)據(jù)輸入的等待時間是1個周期。圖52所示的寫動作的狀態(tài)如圖49所示，從存儲體激活狀態(tài)S2經(jīng)過預(yù)充電狀態(tài)S1P及讀出(Sense)狀態(tài)S1S成為存儲體激活狀態(tài)S2。指令WT輸入后成為寫狀態(tài)S2W。指令NOP輸入后，成為存儲體激活狀態(tài)S2。
圖53中示出高速存取模式的頁·寫動作的時序圖。依據(jù)輸入指令BA以及間隔LA2后的指令WT的輸入開始寫動作。圖53中示出LA2為3個時鐘周期的例子，而關(guān)于最小等待時間后述。地址依據(jù)列存儲體地址(AC0-AC3)的狀態(tài)，指定激活存儲體，依據(jù)列地址(AY0-AY3)指定列選信號。圖53中示出寫入對應(yīng)于列地址(AY0-AY3)的#1、#2數(shù)據(jù)1、2的狀況。數(shù)據(jù)輸入的等待時間是1個周期。圖53所示的寫動作狀態(tài)如圖49所示，從等待狀態(tài)S0經(jīng)過讀出(Sense)狀態(tài)S1S成為存儲體激活狀態(tài)S2。指令WT輸入后成為寫狀態(tài)S2W。指令NOP輸入后成為存儲體激活狀態(tài)。指令BC輸入后，經(jīng)由預(yù)充電狀態(tài)S1P成為等待狀態(tài)S0。間隔LP后若輸入指令BA，則成為讀出(Sense)狀態(tài)S1S。
指令等待時間(1)指令RD，指令RD等待時間(LRR)在同一存儲體、同一行地址時，如圖54所示，若執(zhí)行指令RD，則能夠進(jìn)行每周期的讀。即，指令RD和指令RD之間的最小間隔LRR為1個周期。這是為了從圖49所示的存儲體激活狀態(tài)S2經(jīng)過無輸出讀狀態(tài)S2RP轉(zhuǎn)移到讀狀態(tài)S2R。然而，對于同一存儲體、不同的行地址不能連續(xù)執(zhí)行指令RD。要在輸入后面的指令RD之前執(zhí)行新的指令BA，或者執(zhí)行指令BC和指令BA，然后改為執(zhí)行指令RD。
存取其它存儲體的地址時，如圖55所示，如果多個存儲體為存儲體激活狀態(tài)，則對于存儲體激活的存儲體能夠在每個周期連續(xù)地執(zhí)行指令RD。
(2)指令WT.指令WT的等待時間(LWW)。
同一存儲體，同一行地址時，如圖56所示，若連續(xù)執(zhí)行指令WT，則每個周期都能寫入。即指令WT和指令WT之間的最小間隔為1個周期。這是為了從圖49所示的存儲體激活狀態(tài)S2轉(zhuǎn)移到寫狀態(tài)S2W。然而，對于同一存儲體、不同的行地址不能連續(xù)地執(zhí)行指令WT。要在輸入后面的指令WT之前執(zhí)行新指令BA，然后改為執(zhí)行指令WT。
存取其它存儲體的地址時，如圖57所示，如果多個存儲體為存儲體激活狀態(tài)，則對于存儲體激活的存儲體能夠每周期地連續(xù)執(zhí)行指令WT。
(3)指令RD，指令WT的等待時間(LRW)如圖58所示，在指令RD后，如果對于同一存儲體的同一行地址連續(xù)執(zhí)行指令WT，則要在指令RD和指令WT之間加入最小1個周期的指令NOP。即，指令RD和指令WT間的最小間隔LRW為2個周期。這是由于處于圖49所示的無輸出讀狀態(tài)S2RP或讀狀態(tài)S2R，故要執(zhí)行指令NOP，轉(zhuǎn)移到管道輸出狀態(tài)S2RS。還有，在指令RD后，不能對同一存儲體的不同行地址連續(xù)地執(zhí)行指令WT。要在輸入指令WT之前，執(zhí)行新的指令BA，然后改為執(zhí)行指令WT。另外，圖58中所示的Q表示數(shù)據(jù)輸出，D表示數(shù)據(jù)輸入。
存取其它的存儲體的地址時，如果多個存儲體是存儲體激活狀態(tài)，則對于存儲體激活的存儲體在指令RD后能夠連續(xù)地執(zhí)行指令WT，但要在指令RD和指令WT之間加入最小1個周期的指令NOP。
(4)指令WT，指令RD的等待時間(LWR)如圖59所示，在指令WT后，對于同一存儲體的同一行地址若連續(xù)執(zhí)行指令RD，則能夠在每個周期連續(xù)動作。即，指令WT和指令RD之間的最小間隔LWR為1個周期。這是由于處于圖49所示的寫狀態(tài)S2W，故能夠直接執(zhí)行指令RD。然而，指令WT后，不能對同一存儲體的不同行地址連續(xù)地執(zhí)行指令RD。要在輸入指令RD之前執(zhí)行新的指令BA，然后改為執(zhí)行RD。另外，圖59所示的Q表示數(shù)據(jù)輸出，D表示數(shù)據(jù)輸入。
存取其它存儲體的地址時，如果多個存儲體是存儲體激活狀態(tài)，則對于存儲體激活的存儲體，在指令WT后能夠連續(xù)地執(zhí)行指令RD。能夠每個周期連續(xù)執(zhí)行指令WT和指令RD。
(5)指令RD，指令BA/指令BC的等待時間(LR)如圖60所示，在指令RD后，對于同一存儲體能夠連續(xù)地執(zhí)行指令BA或指令BC。即，指令RD和指令BA或指令BC之間的最小間隔LR為1個周期。這是由于處在圖49所示的無輸出讀狀態(tài)S2RP或讀狀態(tài)S2R，故能夠直接執(zhí)行指令BA或指令BC。
(6)指令WT，指令BA/指令BC的等待時間(LR)如圖61所示，在指令WT后，對于同一存儲體能夠連續(xù)地執(zhí)行指令BA或指令BC。即，指令WT和指令BA或指令BC之間的最小間隔LR為1個周期。這是因為處于圖49所示的寫狀態(tài)S2W。
(7)指令BA，指令BA的等待時間(LC)如圖62及圖63所示，在RAS下降模式及高速存取模式的任一種模式中，對同一存儲體的2個指令BA的間隔要滿足LC。圖62及圖63中示出LC為8個時鐘周期的例子，關(guān)于最小等待時間后述。不同存儲體時，2個指令BA在每個周期有可能連續(xù)執(zhí)行。
(8)指令BC、指令BA的等待時間(LP)如圖51及圖52所示，在指令BC后，為了對于同一存儲體執(zhí)行指令BA，需要滿足間隔LP。關(guān)于最小等待時間后述。
數(shù)據(jù)字節(jié)控制用數(shù)據(jù)字節(jié)控制信號BEi進(jìn)行輸入輸出數(shù)據(jù)的掩蔽操作。讀時，依據(jù)數(shù)據(jù)字節(jié)控制信號BEi能夠進(jìn)行輸出緩沖器的控制。BEi＝1時，輸出緩沖器的輸出成為低阻，能夠進(jìn)行數(shù)據(jù)輸出。BEi＝0時，輸出緩沖器的輸出成為高阻，禁止數(shù)據(jù)的輸出。如圖64所示，讀時的數(shù)據(jù)字節(jié)控制信號BEi的等待時間為2。圖64中，示出對應(yīng)于#4地址的數(shù)據(jù)由于BEi＝0故不輸出到數(shù)據(jù)輸入輸出DQ上的例子。
寫時，用數(shù)據(jù)字節(jié)控制信號BEi能夠進(jìn)行輸入數(shù)據(jù)的掩蔽。BEi＝1時，能夠進(jìn)行輸入數(shù)據(jù)的寫入。BEi＝0時，不進(jìn)行該數(shù)據(jù)的寫入，保持以前的數(shù)據(jù)。如圖65所示，寫時的數(shù)據(jù)字節(jié)控制信號BEi的等待時間為1。圖65中示出對應(yīng)于#4地址的數(shù)據(jù)由于BEi＝0故不能寫入到數(shù)據(jù)輸入輸出DQ上的例子。
更新DRAM模塊M25的更新構(gòu)成為以行激活更新方式進(jìn)行。即，通過用指令BA選擇各存儲體的各字線進(jìn)行更新。通常動作時的更新周期是2560周期/16ms(全部行地址的更新需要2560次)。數(shù)據(jù)保持時的更新周期可以延長到2560周期/64ms。
電氣特性圖66a-66b示出DRAM模塊M25的AC特性。系統(tǒng)時鐘周期tC的最小值是15ns，即最大動作時鐘頻率是66MHz。另外，圖66a中，AC特性把各信號的前沿及后沿時間tT取為tT＝0.5ns，輸入信號的定時以0.5×VDD為基準(zhǔn)。存取時間由0.5×VDD確定。負(fù)載條件是CL(負(fù)載電容)＝0.3pF。
圖67a-67c示出DRAM模塊M25的動作頻率最小等待時間。當(dāng)系統(tǒng)時鐘周期tC為最小的15ns時，成為LA＝4、LA2＝2、LP＝2、LC＝6。最小等待時間依賴于系統(tǒng)時鐘周期tC是因為內(nèi)部電路不完全地與系統(tǒng)時鐘CLK同步動作。
以上根據(jù)實施例說明了本發(fā)明。本實施例的效果的概要如下。
(1)由于在數(shù)據(jù)庫中存儲了具有多個I/O線的存儲器芯、傳送電路用模塊、以及邏輯庫，故短時間內(nèi)能夠設(shè)計集成了存儲器和邏輯電路的半導(dǎo)體芯片。進(jìn)而，用小面積的傳送電路實時改變傳送圖形的同時，能夠在具有多個I/O線的存儲器芯和邏輯電路之間實現(xiàn)高速的數(shù)據(jù)傳送。
(2)還有，在本實施例的傳送電路中，由于通過一級開關(guān)傳送在存儲器芯和運算器等的邏輯電路之間傳送的數(shù)據(jù)，因此可以實現(xiàn)高速的數(shù)據(jù)傳送。
(3)進(jìn)而，由于一級或少數(shù)級的開關(guān)群對應(yīng)于一個傳送圖形，因此在傳送圖形少時能夠減少級數(shù)而有效地縮小占有面積。
(4)以放大器模塊、存儲體模塊、電源模塊等功能模塊的組合構(gòu)成存儲器宏(存儲器芯)。在存儲體模塊內(nèi)配置了獨立動作的行序列電路和沿位線方向延伸的多條I/O線。該I/O線構(gòu)成為僅相鄰配置各模塊而進(jìn)行連接。由此，由于把I/O線數(shù)設(shè)為一定而能夠增減存儲體模塊數(shù)，因此在維持?jǐn)?shù)據(jù)傳送速度的高速性不變的情況下，可以從小容量到大容量自由地改變?nèi)萘俊＿€有，由于存儲體模塊能夠共用電源模塊、放大器模塊，因此存儲器宏整體的額外開銷小。
(5)在放大器模塊內(nèi)設(shè)置能夠以字節(jié)單位激活、非激活I(lǐng)/O線的電路。由此，能夠以字節(jié)單位增減向存儲器宏外部連接的I/O線。
(6)在具有多個存儲體的存儲器中，設(shè)有多個各存儲體的指定地址。由此，有可能在同一個周期輸入1個存儲體的激活指令和其它存儲體的讀出或?qū)懭胫噶睿軌蛟诿恳粋€周期連續(xù)地進(jìn)行遍及不同存儲體的讀或?qū)憽?br> 以上根據(jù)實施例具體地說明了由發(fā)明者們完成的發(fā)明，然而，本發(fā)明不限定以上實施例，在不脫離發(fā)明宗旨的范圍內(nèi)可以有種種變化，這是不言而喻的。例如，在存儲器芯MR的I/O線MIOi的間距和邏輯電路的I/O線LIOi的間距吻合的情況下，存儲器芯MR和傳送電路TG可以構(gòu)成一體。從而可以把存儲器芯MR和傳送電路TG結(jié)合起來的器件稱為存儲器芯或存儲器宏。
權(quán)利要求
1.半導(dǎo)體集成電路裝置，包括多個第1模塊，其特征在于所述多個第1模塊的每一個都具有由多條字線、多條位線和配置在它們之間的交點上的多個存儲單元構(gòu)成的存儲陣列；通過多個列開關(guān)與多條位線耦連并沿第1方向延伸的多條全局?jǐn)?shù)據(jù)線；含有與多條字線耦連的行譯碼器和與多個列開關(guān)的控制節(jié)點耦連的列譯碼器的控制電路；以及通過預(yù)定引線與控制電路耦連并沿第1方向延伸的多條地址信號線，其中，所述多個第1模塊在第1方向上排列成行，所述多條全局?jǐn)?shù)據(jù)線的每一個連接于所述多個第1模塊中，并且所述多條地址信號線的每一個連接于所述多個第1模塊中。
2.權(quán)利要求1的半導(dǎo)體集成電路裝置，其特征在于所述多個第1模塊的每一個還具有接受與行有關(guān)的存儲體選擇信號的第1節(jié)點和接受與列有關(guān)的存儲體選擇信號的第2節(jié)點。
3.權(quán)利要求2的半導(dǎo)體集成電路裝置，其特征在于所述多個第1模塊的每一個還具有通過預(yù)定引線與控制電路耦連并沿第1方向延伸的時鐘信號線，所述時鐘信號線連接于所述多個第1模塊中。
4.權(quán)利要求3的半導(dǎo)體集成電路裝置，還包括耦連于所述多個地址信號線、所述時鐘信號線和所述多個第1模塊的第1及第2節(jié)點的主控制電路，所述主控制電路能夠在預(yù)定時鐘周期內(nèi)向所述多個第1模塊之一的第2模塊的第1節(jié)點提供用于選擇所述第2模塊的第1信號和向所述多個第1模塊中另外一個的第3模塊的第2節(jié)點提供用于選擇所述第3模塊的第2信號。
5.權(quán)利要求4的半導(dǎo)體集成電路裝置，其特征在于在所述第1信號提供給所述第2模塊和所述第2信號提供給所述第3模塊時，所述主控制電路通過一部分所述多條地址信號線向所述第2模塊提供行地址信號和通過剩余部分的所述多條地址信號線向所述第3模塊提供列地址信號。
6.權(quán)利要求5的半導(dǎo)體集成電路裝置，其特征在于所述主控制電路在某個時鐘躍變時刻輸出所述行地址信號、所述列地址信號、所述第1信號和所述第2信號。
7.權(quán)利要求2的半導(dǎo)體集成電路裝置，其特征在于所述多個第1模塊的所述多個存儲單元是具有一個晶體管和一個電容器的DRAM型存儲單元。
8.權(quán)利要求5的半導(dǎo)體集成電路裝置，其特征在于所述多個第1模塊的所述多個存儲單元的每一個都是具有一個晶體管和一個電容器的DRAM型存儲單元。
9.權(quán)利要求2的半導(dǎo)體集成電路裝置，其特征在于所述多個第1模塊之一中的所述多個存儲單元的每一個都是SRAM單元、固定程序掩模存儲單元或者使用了鐵電膜的存儲單元，以及所述多個第1模塊中另一個的所述多個存儲單元的每一個都是具有一個晶體管和一個電容器的DRAM型存儲單元。
10.權(quán)利要求5的半導(dǎo)體集成電路裝置，其特征在于所述多個第1模塊之一中的所述多個存儲單元的每一個都是SRAM單元、固定程序掩模存儲單元或者使用了鐵電膜的存儲單元，以及所述多個第1模塊中另一個的所述多個存儲單元的每一個都是具有一個晶體管和一個電容器的DRAM型存儲單元。
11.權(quán)利要求1的半導(dǎo)體集成電路裝置，還包括具有多個主放大器的第2模塊，其特征在于在排列成行的所述多個第1模塊中，所述第2模塊與所述多個第1模塊中位于該行一端的一個第1模塊鄰接，所述多個主放大器連接于所述多條全局?jǐn)?shù)據(jù)線。
12.權(quán)利要求11的半導(dǎo)體集成電路裝置，還包括具有多個電壓產(chǎn)生電路的第3模塊，其特征在于所述第3模塊鄰接于所述多個第1模塊之一，所述多個第1模塊的每一個還具有在所述第1方向上延伸的多條電源供給線，以及所述多條電源供給線的每一個連接于所述多個第1模塊中并耦連到對應(yīng)的所述第3模塊的所述多個電壓產(chǎn)生電路之一上。
13.權(quán)利要求12的半導(dǎo)體集成電路裝置，其特征在于所述列譯碼器和所述列開關(guān)的控制節(jié)點通過多條列選擇信號線耦連，所述多條字線和所述多條列選擇信號線在與所述第1方向基本垂直的第2方向上延伸，所述多條位線在所述第1方向上延伸。
14.權(quán)利要求13的半導(dǎo)體集成電路裝置，其特征在于所述多個存儲單元的每一個都是具有一個晶體管和一個電容器的DRAM型存儲單元。
15.半導(dǎo)體集成電路裝置的設(shè)計方法，包括準(zhǔn)備存儲于數(shù)據(jù)保存裝置中的設(shè)計數(shù)據(jù)，所述設(shè)計數(shù)據(jù)具有包含存儲陣列、沿第1方向延伸的多條全局?jǐn)?shù)據(jù)線和沿第1方向延伸的多條電源供給線的存儲體模塊；包含多個放大器的放大器模塊，每一個放大器提供用于對應(yīng)的所述多條全局?jǐn)?shù)據(jù)線之一；電源模塊；和邏輯庫；以及通過沿第1方向?qū)㈩A(yù)定數(shù)量的所述存儲體模塊、所述放大器模塊和所述電源模塊排成一行來構(gòu)建第1存儲器宏，其中，所述放大器模塊置于所述存儲體模塊構(gòu)成的行的第1邊緣，所述電源模塊置于所述存儲體構(gòu)成的行的第2邊緣。
16.權(quán)利要求15的半導(dǎo)體集成電路裝置的設(shè)計方法，其特征在于所述第1邊緣與所述第2邊緣相對。
17.權(quán)利要求15的半導(dǎo)體集成電路裝置的設(shè)計方法，其特征在于存儲于所述數(shù)據(jù)保存裝置的所述設(shè)計數(shù)據(jù)還具有主控制電路模塊，存儲于所述數(shù)據(jù)保存裝置的所述存儲體模塊的所述存儲陣列還具有多條字線、多條位線和配置在它們之間的交點上的多個存儲單元，存儲于所述數(shù)據(jù)保存裝置的所述存儲體模塊還具備包括耦連于所述多條字線的行譯碼器和耦連于多個列開關(guān)的控制節(jié)點的列譯碼器的控制電路，所述多個列開關(guān)用于耦連所述多條位線與所述多條全局?jǐn)?shù)據(jù)線，構(gòu)建所述第1存儲器宏的所述步驟還包括將所述主控制電路模塊置于所述存儲體模塊構(gòu)成的行的所述第1邊緣處。
18.權(quán)利要求17的半導(dǎo)體集成電路裝置的設(shè)計方法，其特征在于所述多個存儲單元的每一個都是具有一個晶體管和一個電容器的DRAM型存儲單元。
19.權(quán)利要求15的半導(dǎo)體集成電路裝置的設(shè)計方法，還包括通過沿第1方向?qū)㈩A(yù)定數(shù)量的所述存儲體模塊、所述放大器模塊和所述電源模塊排成一行來構(gòu)建第2存儲器宏，其中，所述放大器模塊置于所述存儲體模塊構(gòu)成的行的第3邊緣，所述電源模塊置于所述存儲體構(gòu)成的行的第4邊緣，所述第3邊緣與所述第4邊緣相對。
20.權(quán)利要求15的半導(dǎo)體集成電路裝置的設(shè)計方法，還包括使用邏輯庫數(shù)據(jù)構(gòu)建邏輯電路；以及在所述邏輯電路和所述放大器模塊的所述多個放大器之間制作連接圖形。
21.權(quán)利要求20的半導(dǎo)體集成電路裝置的設(shè)計方法，其特征在于存儲于所述數(shù)據(jù)保存裝置的所述存儲體模塊的所述存儲陣列還具有多條字線、多條位線和配置在它們之間的交點上的多個存儲單元，所述多個存儲單元的每一個都是具有一個晶體管和一個電容器的DRAM型存儲單元。
22.權(quán)利要求15的半導(dǎo)體集成電路裝置的設(shè)計方法，其特征在于所述設(shè)計數(shù)據(jù)包括所包含模塊的布局圖形數(shù)據(jù)。
23.權(quán)利要求15的半導(dǎo)體集成電路裝置的設(shè)計方法，其特征在于存儲于所述數(shù)據(jù)保存裝置的所述設(shè)計數(shù)據(jù)包括具有多個開關(guān)的開關(guān)群模塊。
24.權(quán)利要求23的半導(dǎo)體集成電路裝置的設(shè)計方法，還包括通過沿第1方向?qū)㈩A(yù)定數(shù)量的所述開關(guān)群模塊排成一行來構(gòu)建傳送電路；以及將所述傳送電路置于鄰接所述第1存儲器宏的所述放大器模塊。
25.權(quán)利要求24的半導(dǎo)體集成電路裝置的設(shè)計方法，其特征在于所述開關(guān)群模塊具有沿第1方向延伸的多條信號線，所述多條信號線的每一個提供用于對應(yīng)的所述放大器模塊中的多個放大器之一和對應(yīng)的所述多個開關(guān)之一。
26.權(quán)利要求23的半導(dǎo)體集成電路裝置的設(shè)計方法，其特征在于存儲于所述數(shù)據(jù)保存裝置的所述設(shè)計數(shù)據(jù)還具有緩沖器群模塊。
27.權(quán)利要求26的半導(dǎo)體集成電路裝置的設(shè)計方法，其特征在于所述傳送電路的所述構(gòu)建步驟還包括將預(yù)定數(shù)量的緩沖器群模塊置于鄰接所述開關(guān)群模塊之一的步驟。
28.權(quán)利要求15的半導(dǎo)體集成電路裝置的設(shè)計方法，其特征在于通過所述第1存儲器宏的所述排列步驟，所述多條數(shù)據(jù)線連接于所述存儲體模塊中并連接于對應(yīng)的所述多個放大器之一，所述多條電源供給線的每一個連接于所述存儲體模塊中并連接于所述電源模塊。
29.權(quán)利要求15的半導(dǎo)體集成電路裝置的設(shè)計方法，其特征在于存儲于所述數(shù)據(jù)保存裝置的所述存儲體模塊的所述存儲陣列還具有多條字線、多條位線和配置在它們之間的交點上的多個存儲單元，所述多個存儲單元的每一個都是具有一個晶體管和一個電容器的DRAM型存儲單元。
全文摘要
具有多條I/O線的存儲器芯、傳送電路用模塊以及邏輯庫并存儲在數(shù)據(jù)庫中,用它們進(jìn)行半導(dǎo)體集成電路裝置設(shè)計。進(jìn)而,把具有多條I/O線的存儲器芯和邏輯電路配置成各I/O線為同一方向,在I/O線之間配置由多級開關(guān)群構(gòu)成的傳送電路。若一級或少數(shù)級數(shù)的開關(guān)群導(dǎo)通,則存儲器芯的I/O線和邏輯電路的I/O線連通形成傳送圖形。進(jìn)而,以放大器模塊、存儲體模塊、電源模塊等功能塊的組合構(gòu)成存儲器芯、行序列電路和沿位線方向延伸的多條I/O線。
文檔編號H01L27/108GK1380695SQ0112514
公開日2002年11月20日 申請日期1997年3月7日 優(yōu)先權(quán)日1996年3月8日
發(fā)明者渡部隆夫, 鲇川一重, 藤田良, 柳澤一正, 田中均 申請人:株式會社日立制作所, 日立超愛爾、愛斯、愛工程股份有限公司