專利名稱：設置在半導體電路中的保護電路的制作方法
技術領域：
本發(fā)明涉及在半導體電路中設置的保護電路，特別是涉及用來防止半導體電路被靜電破壞的保護電路。
背景技術：
以往，為了防止半導體電路(以下記作IC)被靜電破壞于未然，通例是給IC的端子加上各種各樣的靜電對策用的保護電路。最近，加在輸入端子或輸出端子上的靜電進入供給電源電位的電源端子或供給接地電位(或者基準電位)的接地端子(或基準端子)，破壞內部元器件的情況不斷地增加起來。
例如，在以往，把用MOS器件形成用來使進入到電源端子中來的靜電產生的電荷向接點端子逃逸的保護電路，配置在電源端子和接地端子之間。
以下，用圖1A到圖1C說明現有的上述保護電路。
圖1A的電路圖示出了現有的保護電路的構成。圖1B是上述保護電路的概略性的剖面圖，圖1C是上述保護電路在半導體襯底上邊的布局。
該保護電路，如圖1A所示，由p溝MOS晶體管(以下，叫做pMOS晶體管)P11和n溝MOS晶體管(以下，叫做nMOS晶體管)N11構成。
供給電源電位的電源端子TV連接在上述pMOS晶體管P11的源極、柵極和背面柵極上。供給接地電位GND的接地端子TG連接在nMOS晶體管N11的源極、柵極和背面柵極上。此外，把接地端子TG連接在pMOS晶體管P11的漏極上。
上述保護電路的概略性的剖面構造，變成為如圖1B所示。在p型半導體襯底101內，形成n型阱102，在該n型阱102內形成用器件隔離絕緣膜103隔離開來的器件區(qū)域。在該器件區(qū)域102內，形成源極區(qū)域(p+型)104、漏極區(qū)域(p+型)105。在源極區(qū)域104和漏極區(qū)域105之間的溝道上邊，通過柵極絕緣膜(未畫出來)配置柵極電極107。這樣形成上述pMOS晶體管P11。
此外，在上述p型半導體襯底101內，形成源極區(qū)域(n+型)121、漏極區(qū)域(n+型)122。在源極區(qū)域121和漏極區(qū)域122之間的溝道上邊，通過柵極絕緣膜(未畫出來)配置柵極電極124。用這些，形成上述nMOS晶體管N11。
電源端子TV連接在上述pMOS晶體管P11的源極區(qū)域104、柵極電極107、n型阱102上。電源端子TV連接到nMOS晶體管N11的漏極區(qū)域122上，接地端子TG則連接到源極區(qū)域121、柵極電極124、p型半導體襯底101上。此外，接地端子TG還連接到pMOS晶體管P11的漏極區(qū)域105上。
上述保護電路在半導體襯底上邊的布局，變成為如圖1C所示。構成pMOS晶體管P11的源極區(qū)域104和漏極區(qū)域105被配置為互相隔離。在源極區(qū)域104和漏極區(qū)域105之間配置柵極電極107。在源極區(qū)域104內，配置源極接觸104A，在漏極區(qū)域105內，配置漏極接觸105A。另外，漏極接觸105A和柵極電極107之間的距離，變得比源極接觸104A與柵極電極107之間的距離長。
此外，構成上述nMOS晶體管N11的源極區(qū)域121和漏極區(qū)域122被配置為彼此隔離。在源極區(qū)域121和漏極區(qū)域122之間配置柵極電極124。在源極區(qū)域121內，配置源極接觸121A，在漏極區(qū)域122內，配置漏極接觸122A。另外，漏極接觸122A和柵極電極124之間的距離，變得比源極接觸121A與柵極電極124之間的距離長。
但是，即便是把上邊所說的保護電路附加在半導體電路的電源端子TV與接地端子TG之間的情況下，也頻繁地發(fā)生半導體電路內的內部元器件被破壞的情況。為此，在現有的半導體電路中，為了解析被靜電破壞的部位，提高破壞部位的抗靜電能力，毫無例外地要對每一個產品進行個別修正。

發(fā)明內容
從某一側面看的本發(fā)明的半導體裝置，具備供給電源電位的電源端子；供給基準電位的基準端子；具有柵極、源極、漏極和背面柵極的第1p溝MOS晶體管，上述柵極、源極、漏極和背面柵極被連接到上述電源端子上；具有柵極、源極、漏極和背面柵極的第2p溝MOS晶體管，上述源極，被連接到上述第1p溝MOS晶體管的漏極上，上述背面柵極被連接到上述電源端子上，上述柵極、漏極被連接到上述基準端子上；具有柵極、源極、漏極和背面柵極的第1n溝MOS晶體管，上述柵極、源極、背面柵極，被連接到上述基準端子上；具有柵極、源極、漏極和背面柵極的第2n溝MOS晶體管，上述源極被連接到上述第1n溝MOS晶體管的漏極上，上述背面柵極被連接到上述基準端子上，上述柵極、漏極被連接到上述電源端子上。


圖1A的電路圖示出了現有的保護電路的構成。
圖1B是現有的上述保護電路的概略性的剖面圖。
圖1C是現有的保護電路在半導體襯底上邊的布局。
圖2A是構成本發(fā)明的實施例1的保護電路的p溝MOS晶體管的概略性的剖面圖。
圖2B是構成上述實施例1的保護電路的上述p溝MOS晶體管在半導體襯底上邊的布局。
圖3A是構成本發(fā)明的實施例1的保護電路的n溝MOS晶體管的概略性的剖面圖。
圖3B是構成上述實施例1的保護電路的上述n溝MOS晶體管在半導體襯底上邊的布局。
圖4A的電路圖示出了構成本發(fā)明的實施例1的保護電路的構成。
圖4B是上述實施例1的上述保護電路的概略性的剖面圖。
圖4C是上述實施例1的上述保護電路在半導體襯底上邊的布局。
圖5的半導體襯底上邊的布局示出了本發(fā)明的實施例2的保護電路(第1例)的構成。
圖6的半導體襯底上邊的布局示出了本發(fā)明的實施例2的保護電路(第2例)的構成。
圖7A的電路圖示出了本發(fā)明的實施例2的保護電路(第3例)的構成。
圖7B是上述實施例2的上述保護電路的概略性的剖面圖。
圖7C是上述實施例2的上述保護電路在半導體襯底上邊的布局。
圖8的半導體襯底上邊的布局示出了本發(fā)明的實施例3的保護電路(第1例)的構成。
圖9的半導體襯底上邊的布局示出了本發(fā)明的實施例3的保護電路(第2例)的構成。
圖10A的電路圖示出了本發(fā)明的實施例3的保護電路(第3例)的構成。
圖10B是上述實施例3的上述保護電路的概略性的剖面圖。
圖10C是上述實施例3的上述保護電路在半導體襯底上邊的布局。
具體實施例方式
以下，參看附圖對本發(fā)明的實施例進行說明。
首先，對構成本發(fā)明的實施例1的保護電路的p溝MOS晶體管(以下，叫做pMOS晶體管)和n溝MOS晶體管(以下，叫做nMOS晶體管)進行說明。
圖2A是構成實施例1的保護電路的p溝MOS晶體管的概略性的剖面圖。圖2B是上述p溝MOS晶體管在半導體襯底上邊的布局。
如圖2A所示，在p型硅半導體襯底11內，形成n型阱12，在該n型阱12內形成用器件隔離絕緣膜13進行隔離的器件區(qū)域。在該器件區(qū)域的n型阱12內，以規(guī)定的間隔形成源極區(qū)域(p+型)14、漏極區(qū)域(p+型)15。在源極區(qū)域14和漏極區(qū)域15之間，形成與這些源極區(qū)域14和漏極區(qū)域15隔離的浮置狀態(tài)的島區(qū)域(p+型)16。
在上述源極區(qū)域14與島區(qū)域16之間的溝道上邊，通過柵極絕緣膜(未畫出來)形成柵極電極17。在島區(qū)域16與漏極區(qū)域15之間的溝道上邊，通過柵極絕緣膜(未畫出來)形成柵極電極18。
用上邊所說的源極區(qū)域14、島區(qū)域16、這些源極區(qū)域14和島區(qū)域16之間的溝道、和在該溝道上邊的柵極電極17，形成pMOS晶體管P1。此外，用島區(qū)域16、漏極區(qū)域15、這些島區(qū)域16與漏極區(qū)域15之間的溝道、和在該溝道上邊的柵極電極18，形成pMOS晶體管P2。
把供給電源電位Vcc的電源端子TV連接到上述pMOS晶體管P1的源極區(qū)域14、柵極電極17、n型阱12上。把供給接地電位GND(或基準電位)的接地端子(或基準端子)TG連接到pMOS晶體管P2的漏極區(qū)域15、柵極電極18上。
上述pMOS晶體管P1、P2在半導體襯底上邊的布局，變成為圖2B所示的那樣。把構成pMOS晶體管P1、P2的源極區(qū)域14、島區(qū)域16和漏極區(qū)域15配置為彼此隔離。在源極區(qū)域14和島區(qū)域16之間配置柵極電極17，在島區(qū)域16與漏極區(qū)域15之間配置柵極電極18。
在上述源極區(qū)域14內配置把該源極區(qū)域14和布線層(未畫出來)連接起來的源極接觸14A。在漏極區(qū)域15內，配置把該漏極區(qū)域15和布線層(未畫出來)連接起來的漏極接觸15A。另外，漏極接觸15A和柵極電極18之間的距離，變得比根據設計規(guī)則配置的源極接觸14A和柵極電極17之間的距離長。
在上述p溝MOS晶體管P1、P2中，對于構成現有的保護電路的p溝MOS晶體管P1來說，變成為已附加上在源極與漏極之間(定義為柵極區(qū)域)的柵極絕緣膜上邊連接到接地端子TG上的布線層(柵極電極18)的構成。因此，pMOS晶體管P1、P2的源極區(qū)域14、島區(qū)域16、漏極區(qū)域15和溝道所占有的面積，由于與現有的pMOS晶體管P11的源極區(qū)域104、漏極區(qū)域105和溝道所占有的面積相同，因此，要形成pMOS晶體管P1、P2，與現有的pMOS晶體管P11比較，不需要大的面積。
在這樣構成的p溝MOS晶體管P1、P2中，在使電源端子TV連接到電源電位Vcc上，使接地端子TG變成為浮置狀態(tài)的條件下，采用在加在輸入端子或輸出端子上的具有負電位的靜電進入到浮置狀態(tài)的柵極電極18中去時，該柵極18電極被激勵為負電位的辦法，在源極區(qū)域14和漏極區(qū)域15之間的柵極區(qū)域的一部分上形成溝道，使晶體管的視在溝道長度比現有的保護元件(pMOS晶體管P11)還短。借助于此，歸因于具有負電位的靜電的施加，就可以使進入到接地端子TG一側來的電荷易于通過電源端子TV向電源電位Vcc逃逸，就可以防止由靜電引起的內部器件的破壞于未然。
其次，對n溝MOS晶體管的構成進行說明。
圖3A是構成本發(fā)明的實施例1的保護電路的n溝MOS晶體管的概略性的剖面圖。圖3B是上述n溝MOS晶體管在半導體襯底上邊的布局。
如圖3A所示，在p型硅半導體襯底11內，形成用器件隔離絕緣膜13隔離的器件區(qū)域。在該器件區(qū)域的p型襯底11內，以規(guī)定的間隔地形成源極區(qū)域(n+型)21和漏極區(qū)域(n+型)22。在源極區(qū)域21和漏極區(qū)域22之間，形成與這些源極區(qū)域21和漏極區(qū)域22隔離開來的浮置狀態(tài)的島區(qū)域(n+型)23。
在上述源極區(qū)域21與島區(qū)域23之間的溝道上邊，通過柵極絕緣膜(未畫出來)形成柵極電極24。在島區(qū)域23與漏極區(qū)域22之間的溝道上邊，通過柵極絕緣膜(未畫出來)形成柵極電極25。
用上邊所說的源極區(qū)域21、島區(qū)域23、這些源極區(qū)域21和島區(qū)域23之間的溝道、和在該溝道上邊的柵極電極24，形成nMOS晶體管N1。此外，用島區(qū)域23、漏極區(qū)域22、這些島區(qū)域23與漏極區(qū)域22之間的溝道、和在該溝道上邊的柵極電極25，形成nMOS晶體管N2。
把供給接地電位GND的接地端子連接到上述nMOS晶體管N1的源極區(qū)域21、柵極電極24、p型襯底21上。把供給電源電位Vcc的電源端子TV連接到nMOS晶體管N2的漏極區(qū)域22、柵極電極25上。
上述n溝MOS晶體管N1、N2在半導體襯底上邊的布局，變成為圖3B所示的那樣。把構成nMOS晶體管N1、N2的源極區(qū)域21、島區(qū)域23和漏極區(qū)域22配置為彼此隔離。在源極區(qū)域21和島區(qū)域23之間配置柵極電極24，在島區(qū)域23與漏極區(qū)域22之間配置柵極電極25。
在上述源極區(qū)域21內，配置把該源極區(qū)域21和布線層(未畫出來)連接起來的源極接觸21A。在漏極區(qū)域22內，配置把該漏極區(qū)域22和布線層(未畫出來)連接起來的漏極接觸22A。另外，漏極接觸22A和柵極電極25之間的距離，變得比根據設計規(guī)則配置的源極接觸21A和柵極電極24之間的距離長。
在上述n溝MOS晶體管N1、N2中，對于構成現有的保護電路的n溝MOS晶體管N11來說，變成為已附加上在源極與漏極之間(定義為柵極區(qū)域)的柵極絕緣膜上邊連接到接地端子TG上的布線層(柵極電極25)的構成。因此，nMOS晶體管N1、N2的源極區(qū)域21、島區(qū)域23、漏極區(qū)域22和溝道所占有的面積，由于與現有的nMOS晶體管N11的源極區(qū)域121、漏極區(qū)域122和溝道所占有的面積相同，因此，要形成nMOS晶體管N1、N2，與現有的nMOS晶體管N11比較，不需要大的面積。
在這樣構成的n溝MOS晶體管N1、N2中，在使接地端子TG連接到接地電位GND上，使電源端子TV變成為浮置狀態(tài)的條件下，采用在加在輸入端子或輸出端子上的具有正電位的靜電進入到浮置狀態(tài)的柵極電極25中去時，該柵極電極25被激勵為正電位的辦法，在源極區(qū)域21和漏極區(qū)域22之間的柵極區(qū)域的一部分上形成溝道，使晶體管的視在溝道長度比現有的保護電路(nMOS晶體管N11)還短。借助于此，歸因于具有正電位的靜電的施加，就可以使進入到電源端子TV一側來的電荷通過接地端子TG向接地電位GND逃逸，就可以防止由靜電引起的內部器件的破壞于未然。
其次，對用上述p溝MOS晶體管P1、P2和n溝MOS晶體管N1、N2構成的實施例1的保護電路進行說明。
圖4A的電路圖示出了構成本發(fā)明的實施例1的保護電路的構成。圖4B是上述保護電路的概略性的剖面圖。圖4C是上述保護電路在半導體襯底上邊的布局。
該保護電路，如圖4A所示，由p溝MOS晶體管P1、P2和n溝MOS晶體管N1、N2構成。
把供給電源電位Vcc的電源端子TV連接到上述pMOS晶體管P1的源極、柵極、背面柵極上。PMOS晶體管P1的漏極被連接到pMOS晶體管P2的源極上。把電源端子TV連接到pMOS晶體管P2的背面柵極上，把供給接地電位GND的接地端子TG連接到漏極、柵極上。
把接地端子TG連接到nMOS晶體管N1的源極、柵極、背面柵極上。nMOS晶體管N1的漏極，被連接到nMOS晶體管N2的源極上。把電源端子TV連接到nMOS晶體管N2的漏極、柵極上，把接地端子TG連接到背面柵極上。
上述保護電路的概略性的剖面構造，如圖4B所示，是把在圖2A中所示的pMOS晶體管P1、P2和在圖3A中所示的nMOS晶體管N1、N2相鄰地配置起來的構造，是使電源端子TV和接地端子TG分別作成為公用的構造。
此外，上述保護電路在半導體襯底上邊的布局，如圖4C所示，是把在圖2B中所示的pMOS晶體管P1、P2和在圖3B中所示的nMOS晶體管N1、N2相鄰地配置起來的構造，是使電源端子TV和接地端子TG分別作成為公用的構造。
本實施例1的保護電路，可以連接在半導體電路中的供給電源電位Vcc的電源線和供給接地電位GND的接地線之間使用。
在這樣構成的保護電路中，如上所述，在使電源端子TV連接到電源電位Vcc上，使接地端子TG變成為浮置狀態(tài)的情況下，采用在加在輸入端子或輸出端子上的具有負電位的靜電進入到浮置狀態(tài)的柵極電極18中去時，該柵極電極18被激勵為負電位的辦法，在源極區(qū)域14和漏極區(qū)域15之間的柵極區(qū)域的一部分上形成溝道，使晶體管的視在溝道長度比現有的保護電路(pMOS晶體管P11)還短。借助于此，歸因于具有負電位的靜電的施加，就可以使進入到接地端子TG一側來的電荷易于通過電源端子TV向電源電位Vcc逃逸，就可以防止由靜電引起的內部器件的破壞于未然。
在使接地端子TG連接到接地電位GND上，使電源端子TV變成為浮置狀態(tài)的情況下，采用在加在輸入端子或輸出端子上的具有正電位的靜電進入到浮置狀態(tài)的柵極電極25中去時，該柵極電極25被激勵為正電位的辦法，在源極區(qū)域21和漏極區(qū)域22之間的柵極區(qū)域的一部分上形成溝道，使晶體管的視在溝道長度比現有的保護電路(nMOS晶體管N11)還短。借助于此，歸因于具有正電位的靜電的施加，就可以使進入到電源端子TV一側來的電荷易于通過接地端子TG向接地電位GND逃逸，就可以防止由靜電引起的內部器件的破壞于未然。
其次，作為本發(fā)明的實施例2的保護電路，說明把圖2A、圖2B所示的pMOS晶體管P1、P2連接到電源端子TV和輸入輸出端子I/O之間的第1例，把圖3A、圖3B所示的nMOS晶體管N1、N2連接到接地端子TG和輸出端子I/O之間的第2例，和把這些第1例和第2例組合起來的第3例。
圖5的半導體襯底上邊的布局示出了實施例2的保護電路(第1例)的構成。
在該保護電路中，如圖5所示，供給電源電位Vcc的電源端子TV被連接到pMOS晶體管P1的源極區(qū)域14、柵極電極17、本身為n型阱的背面柵極(未畫出來)上。輸入輸出輸入信號或輸出信號的輸入輸出端子I/O被連接到pMOS晶體管P2的漏極區(qū)域15、柵極電極18上。其它的構成與圖2B所示的構成是同樣的。
在這樣地構成的保護電路中，在把電源端子TV連接到電源電位Vcc上的情況下，采用在加在輸入輸出端子I/O上的具有負電位的靜電進入到柵極電極18中去時，該柵極電極18被激勵為負電位的辦法，在源極區(qū)域14和漏極區(qū)域15之間的柵極區(qū)域的一部分上形成溝道，使晶體管的視在溝道長度比現有的保護電路(pMOS晶體管P11)還短。借助于此，歸因于具有負電位的靜電的施加，就可以使流入到輸入輸出端子I/O中來的電荷易于通過電源端子TV向電源電位Vcc逃逸，就可以防止由靜電引起的內部器件的破壞于未然。
另外在這里，雖然是以輸入輸出端子I/O為例進行的說明，但是，在變成為僅僅進行信號的輸入的輸入端子或僅僅進行信號的輸出的輸出端子的情況下也是一樣的。
此外，圖6的半導體襯底上邊的布局示出了實施例2的保護電路(第2例)的構成。
在該保護電路中，如圖6所示，供給接地電位GND的接地端子TG被連接到nMOS晶體管N1的源極區(qū)域21、柵極電極24、本身為p襯底的背面柵極(未畫出來)上。輸入輸出輸入信號或輸出信號的輸入輸出端子I/O被連接到nMOS晶體管N2的漏極區(qū)域22、柵極電極25上。其它的構成與圖3B所示的構成是同樣的。
在這樣地構成的保護電路中，在把接地端子TG連接到接地電位GND上的情況下，采用在加在輸入輸出端子I/O上的具有正電位的靜電進入到柵極電極25中去時，該柵極電極25被激勵為正電位的辦法，在源極區(qū)域21和漏極區(qū)域22之間的柵極區(qū)域的一部分上形成溝道，使晶體管的視在溝道長度比現有的保護電路(nMOS晶體管N11)還短。借助于此，歸因于具有正電位的靜電的施加，就可以使流入到輸入輸出端子I/O中來的電荷易于通過電源端子TV向電源電位Vcc逃逸，就可以防止由靜電引起的內部器件的破壞于未然。
另外在這里，雖然是以輸入輸出端子I/O為例進行的說明，但是，在變成為僅僅進行信號的輸入的輸入端子或僅僅進行信號的輸出的輸出端子的情況下也是一樣的。
圖7A的電路圖示出了本發(fā)明的實施例2的保護電路(第3例)的構成。圖7B是上述保護電路的概略性的剖面圖。圖7C是上述保護電路在半導體襯底上邊的布局。
該保護電路，如圖7A所示，由p溝MOS晶體管P1、P2和n溝MOS晶體管N1、N2構成。
把供給電源電位Vcc的電源端子TV連接到上述pMOS晶體管P1的源極、柵極、背面柵極上。pMOS晶體管P1的漏極被連接到pMOS晶體管P2的源極上。把電源端子TV連接到pMOS晶體管P2的背面柵極上，把輸入輸出輸入信號或輸出信號的輸入輸出端子I/O連接到漏極、柵極上。
把供給接地電位GND的接地端子TG連接到上述nMOS晶體管N1的源極、柵極、背面柵極上。nMOS晶體管N1的漏極被連接到nMOS晶體管N2的源極上。把輸入輸出端子I/O連接到nMOS晶體管N2的漏極、柵極上，把接地端子TG連接到背面柵極上。
上述保護電路的概略性的剖面構造，如圖7B所示，是把在圖2A中所示的pMOS晶體管P1、P2和在圖3A中所示的nMOS晶體管N1、N2相鄰地配置起來的構造，向電源端子TV、接地端子TG和輸入輸出端子I/O的連接如下所述。
供給電源電位Vcc的電源端子TV被連接到pMOS晶體管P1的源極區(qū)域14、柵極電極17、n型阱12上。輸入輸出輸入信號或輸出信號的輸入輸出端子I/O被連接到pMOS晶體管P2的漏極區(qū)域15、柵極電極18上。
供給接地電位GND的接地端子TG被連接到nMOS晶體管N1的源極區(qū)域21、柵極電極24、p型襯底11上。輸入輸出端子I/O被連接到nMOS晶體管N2的漏極區(qū)域22、柵極電極25上。
此外，上述保護電路在半導體襯底上邊的布局，如圖7C所示，是把在圖2B中所示的pMOS晶體管P1、P2和在圖3B中所示的nMOS晶體管N1、N2相鄰地配置起來的構造，向電源端子TV、接地端子TG、輸入輸出端子I/O的連接，與用圖7B的剖面構造說明的是一樣的。
在這樣地構成的保護電路中，在把電源端子TV連接到電源電位Vcc上，把接地端子TG連接到接地電位GND上的情況下，采用在加在輸入輸出端子I/O上的具有負電位的靜電進入到柵極電極18中去時，該柵極電極18被激勵為負電位的辦法，在源極區(qū)域14和漏極區(qū)域15之間的柵極區(qū)域的一部分上形成溝道，使晶體管的視在溝道長度比現有的保護電路(pMOS晶體管P11)還短。借助于此，歸因于具有負電位的靜電的施加，就可以使流入到輸入輸出端子I/O中來的電荷易于通過電源端子TV向電源電位Vcc逃逸，就可以防止由靜電引起的內部器件的破壞于未然。
此外，采用在加在輸入輸出端子I/O上的具有正電位的靜電進入到柵極電極25中去時，該柵極電極25被激勵為正電位的辦法，在源極區(qū)域21和漏極區(qū)域22之間的柵極區(qū)域的一部分上形成溝道，使晶體管的視在溝道長度比現有的保護電路(nMOS晶體管N11)還短。借助于此，歸因于具有正電位的靜電的施加，就可以使進入到電源端子TV一側來的電荷易于通過接地端子TG向接地電位GND逃逸，就可以防止由靜電引起的內部器件的破壞于未然。
另外在這里，雖然是以輸入輸出端子I/O為例進行的說明，但是，在變成為僅僅進行信號的輸入的輸入端子或僅僅進行信號的輸出的輸出端子的情況下也是一樣的。
其次，作為本發(fā)明的實施例3的保護電路，說明把圖2A、圖2B所示的pMOS晶體管P1、P2連接到輸入端子I/O、接地端子TG、電源端子TV上的第1例，把圖3A、圖3B所示的nMOS晶體管N1、N2連接到輸出端子I/O、接地端子TG、電源端子TV上的第2例，和把這些第1例和第2例組合起來的第3例。
圖8的半導體襯底上邊的布局示出了實施例3的保護電路(第1例)的構成。
在該保護電路中，如圖8所示，供給電源電位Vcc的電源端子TV被連接到pMOS晶體管P1的源極區(qū)域14、柵極電極17、本身為n型阱的背面柵極(未畫出來)上。供給接地電位GND的接地端子TG被連接到pMOS晶體管P2的柵極電極18上。輸入輸出輸入信號或輸出信號的輸入輸出端子I/O被連接到pMOS晶體管P2的漏極區(qū)域15上。其它的構成與圖2B所示的構成是同樣的。
在這樣地構成的pMOS晶體管P1、P2中，在使電源端子TV連接到電源電位Vcc上，使TG變成為浮置狀態(tài)的條件下，采用在加在輸入端子或輸出端子上的具有負電位的靜電進入到柵極電極18中去時，該柵極電極18被激勵為負電位的辦法，在源極區(qū)域14和漏極區(qū)域15之間的柵極區(qū)域的一部分上形成溝道，使晶體管的視在溝道長度比現有的保護電路(pMOS晶體管P11)還短。借助于此，歸因于具有負電位的靜電的施加，就可以使進入到接地端子TG一側中來的電荷易于通過電源端子TV向電源電位Vcc逃逸，就可以防止由靜電引起的內部器件的破壞于未然。
另外在這里，雖然是以輸入輸出端子I/O為例進行的說明，但是，在變成為僅僅進行信號的輸入的輸入端子或僅僅進行信號的輸出的輸出端子的情況下也是一樣的。
此外，圖9的半導體襯底上邊的布局示出了實施例3的保護電路(第2例)的構成。
在該保護電路中，如圖9所示，供給接地電位GND的接地端子TG被連接到nMOS晶體管N1的源極區(qū)域21、柵極電極24、本身為p襯底的背面柵極(未畫出來)上。供給電源電位Vcc的電源端子TV被連接到nMOS晶體管N2的柵極電極25上。輸入輸出輸入信號或輸出信號的輸入輸出端子I/O被連接到nMOS晶體管N2的漏極區(qū)域22上。其它的構成與圖3B所示的構成是同樣的。
在這樣地構成的n溝MOS晶體管N1、N2中，在使接地端子TG連接到接地電位GND上，使電源端子TV變成為浮置的條件下，采用在加在輸入輸出端子I/O上的具有正電位的靜電進入到柵極電極25中去時，該柵極電極25被激勵為正電位的辦法，在源極區(qū)域21和漏極區(qū)域22之間的柵極區(qū)域的一部分上形成溝道，使晶體管的視在溝道長度比現有的保護電路(nMOS晶體管N11)還短。借助于此，歸因于具有正電位的靜電的施加，就可以使進入到電源端子TV一側中來的電荷易于通過接地端子TG向接地電位GND逃逸，就可以防止由靜電引起的內部器件的破壞于未然。
另外在這里，雖然是以輸入輸出端子I/O為例進行的說明，但是，在變成為僅僅進行信號的輸入的輸入端子或僅僅進行信號的輸出的輸出端子的情況下也是一樣的。
此外，圖10A的電路圖示出了實施例3的保護電路(第3例)的構成。圖10B是上述保護電路的概略性的剖面圖。圖10C是上述保護電路在半導體襯底上邊的布局。
該保護電路，如圖10A所示，由p溝MOS晶體管P1、P2和n溝MOS晶體管N1、N2構成。
把供給電源電位Vcc的電源端子TV連接到上述pMOS晶體管P1的源極、柵極、背面柵極上。pMOS晶體管P1的漏極被連接到pMOS晶體管P2的源極上。把電源端子TV連接到pMOS晶體管P2的背面柵極上，把供給接地電位GND的接地端子TG連接到柵極上。
接地端子TG被連接到nMOS晶體管N1的源極、柵極、背面柵極上。nMOS晶體管N1的漏極被連接到nMOS晶體管N2的源極上。把電源端子TV連接到nMOS晶體管N2的柵極上，把接地端子TG連接到背面柵極上。
另外，輸入輸出輸入信號或輸出信號的輸入輸出端子I/O被連接到pMOS晶體管P2的漏極和nMOS晶體管N2的漏極上。
上述保護電路的概略性的剖面構造，如圖10B所示，是把在圖2A中所示的pMOS晶體管P1、P2和在圖3A中所示的nMOS晶體管N1、N2相鄰地配置起來的構造，向電源端子TV、接地端子TG和輸入輸出端子I/O的連接如下所述。
供給電源電位Vcc的電源端子TV被連接到pMOS晶體管P1的源極區(qū)域14、柵極電極17、n型阱12和nMOS晶體管N2的柵極電極25上。供給接地電位GND的接地端子TG被連接到nMOS晶體管N1的源極區(qū)域21、柵極電極24、p型襯底11和pMOS晶體管P2的柵極電極18上。輸入輸出輸入信號或輸出信號的輸入輸出端子I/O被連接到pMOS晶體管P2的漏極區(qū)域15和nMOS晶體管N2的漏極區(qū)域22上。
此外，上述保護電路在半導體襯底上邊的布局，如圖10C所示，是把在圖2B中所示的pMOS晶體管P1、P2和在圖3B中所示的nMOS晶體管N1、N2相鄰地配置起來的構造，向電源端子TV、接地端子TG、輸入輸出端子I/O的連接，與用圖7B的剖面構造說明的是一樣的。
在這樣地構成的p溝MOS晶體管P1、P2中，在把電源端子TV連接到電源電位Vcc上，把接地端子TG連接到接地電位GND上的條件下，采用在加在輸入輸出端子I/O上的具有負電位的靜電進入到柵極電極18中去時，該柵極電極18被激勵為負電位的辦法，在源極區(qū)域14和漏極區(qū)域15之間的柵極區(qū)域的一部分上形成溝道，使晶體管的視在溝道長度比現有的保護電路(pMOS晶體管P11)還短。借助于此，歸因于具有負電位的靜電的施加，就可以使進入到接地端子TG中來的電荷易于通過電源端子TV向電源電位Vcc逃逸，就可以防止由靜電引起的內部器件的破壞于未然。
在如上所述那樣地構成的n溝MOS晶體管N1、N2中，在使接地端子TG連接到接地電位GND上，使電源端子TV浮置起來的條件下，采用在加在輸入輸出端子I/O上的具有正電位的靜電進入到浮置狀態(tài)的柵極電極25中去時，該柵極電極25被激勵為正電位的辦法，在源極區(qū)域21和漏極區(qū)域22之間的柵極區(qū)域的一部分上形成溝道，使晶體管的視在溝道長度比現有的保護電路(nMOS晶體管N11)還短。借助于此，歸因于具有正電位的靜電的施加，就可以使進入到電源端子TV一側中來的電荷易于通過接地端子TG向接地電位GND逃逸，就可以防止由靜電引起的內部器件的破壞于未然。
另外在這里，雖然是以輸入輸出端子I/O為例進行的說明，但是，在變成為僅僅進行信號的輸入的輸入端子或僅僅進行信號的輸出的輸出端子的情況下也是一樣的。
如上所述，倘采用本發(fā)明的實施例，則可以提供能夠提高半導體電路的抗靜電能力的保護電路。
對那些熟練的本專業(yè)的技術人員來說，還可以實現其它的優(yōu)點和變形。因此，本發(fā)明在其更為寬闊的范圍內不會受限于在本說明書中所提供和講解的那些特定細節(jié)和典型的實施例。因此，在不偏離由所附權利要求及其等效要求所限定的總的發(fā)明概念的精神和范圍內還可以有種種的變形。
權利要求
1.一種保護電路，具備供給電源電位的電源端子；供給基準電位的基準端子；具有柵極、源極、漏極和背面柵極的第1p溝MOS晶體管，上述柵極、源極和背面柵極被連接到上述電源端子上；具有柵極、源極、漏極和背面柵極的第2p溝MOS晶體管，上述源極被連接到上述第1p溝MOS晶體管的漏極上，上述背面柵極被連接到上述電源端子上，上述柵極、漏極被連接到上述基準端子上；具有柵極、源極、漏極和背面柵極的第1n溝MOS晶體管，上述柵極、源極、背面柵極被連接到上述基準端子上；和具有柵極、源極、漏極和背面柵極的第2n溝MOS晶體管，上述源極被連接到上述第1n溝MOS晶體管的漏極上，上述背面柵極被連接到上述基準端子上，上述柵極、漏極被連接到上述電源端子上。
2.權利要求1所述的保護電路，上述保護電路設置在半導體襯底上邊形成的半導體電路內，上述電源端子連接在上述半導體電路內的供給電源電位的電源線上，上述基準端子連接在上述半導體電路內的供給接地電位的接地線上。
3.一種保護電路，具備供給電源電位的電源端子；輸入輸出信號的輸入輸出端子；具有柵極、源極、漏極和背面柵極的第1p溝MOS晶體管，上述柵極、源極和背面柵極被連接到上述電源端子上；和具有柵極、源極、漏極和背面柵極的第2p溝MOS晶體管，上述源極被連接到上述第1p溝MOS晶體管的漏極上，上述背面柵極被連接到上述電源端子上，上述柵極、漏極被連接到上述輸入輸出端子上。
4.權利要求3所述的保護電路，還具備供給基準電位的基準端子；具有柵極、源極、漏極和背面柵極的第1n溝MOS晶體管，上述柵極、源極和背面柵極被連接到上述基準端子上；具有柵極、源極、漏極和背面柵極的第2n溝MOS晶體管，上述源極被連接到上述第1n溝MOS晶體管的漏極上，上述背面柵極被連接到上述基準端子上，上述柵極、漏極被連接到上述輸入輸出端子上。
5.權利要求3所述的保護電路，在具有負電位的靜電加到上述輸入輸出端子上時，向上述第2p溝MOS晶體管的上述柵極供給上述負電位，在上述第2p溝MOS晶體管的上述源極與漏極間形成溝道。
6.一種保護電路，具備供給基準電位的基準端子；輸入輸出信號的輸入輸出端子；具有柵極、源極、漏極和背面柵極的第1n溝MOS晶體管，上述柵極、源極和背面柵極被連接到上述基準端子上；和具有柵極、源極、漏極和背面柵極的第2n溝MOS晶體管，上述源極被連接到上述第1n溝MOS晶體管的漏極上，上述背面柵極被連接到上述基準端子上，上述柵極、漏極被連接到上述輸入輸出端子上。
7.權利要求6所述的保護電路，在具有正電位的靜電加到上述輸入輸出端子上時，向上述第2n溝MOS晶體管的上述柵極供給上述正電位，在上述第2n溝MOS晶體管的上述源極與漏極間形成溝道。
8.一種保護電路，具備供給電源電位的電源端子；供給基準電位的基準端子；輸入輸出信號的輸入輸出端子；具有柵極、源極、漏極和背面柵極的第1p溝MOS晶體管，上述柵極、源極和背面柵極被連接到上述電源端子上；和具有柵極、源極、漏極和背面柵極的第2p溝MOS晶體管，上述源極被連接到上述第1p溝MOS晶體管的漏極上，上述背面柵極被連接到上述電源端子上，上述柵極被連接到上述基準端子上，上述漏極被連接到上述輸入輸出端子上。
9.權利要求8所述的保護電路，還具備具有柵極、源極、漏極和背面柵極的第1n溝MOS晶體管，上述柵極、源極和背面柵極被連接到上述基準端子上；具有柵極、源極、漏極和背面柵極的第2n溝MOS晶體管，上述源極被連接到上述第1n溝MOS晶體管的漏極上，上述背面柵極被連接到上述基準端子上，上述柵極被連接到上述電源端子上，上述漏極被連接到上述輸入輸出端子上。
10.權利要求8所述的保護電路，在向上述基準端子供給接地電位時，向上述第2p溝MOS晶體管的上述柵極供給上述接地電位，在上述第2p溝MOS晶體管的上述源極和漏極之間形成溝道。
11.一種保護電路，具備供給基準電位的基準端子；供給電源電位的電源端子；輸入輸出信號的輸入輸出端子；具有柵極、源極、漏極和背面柵極的第1n溝MOS晶體管，上述柵極、源極和背面柵極被連接到上述基準端子上；和具有柵極、源極、漏極和背面柵極的第2n溝MOS晶體管，上述源極被連接到上述第1n溝MOS晶體管的漏極上，上述背面柵極被連接到上述基準端子上，上述柵極被連接到上述電源端子上，上述漏極被連接到上述輸入輸出端子上。
12.權利要求11所述的保護電路，向上述第2n溝MOS晶體管的上述柵極供給上述電源電位，在上述第2n溝MOS晶體管的上述源極和漏極之間形成溝道。
全文摘要
半導體裝置具備供給電源電位的電源端子和供給基準電位的基準端子、第1、第2p溝和第1、第2n溝MOS晶體管。第1p溝MOS晶體管的柵極、源極和背面柵極連接電源端子。第2p溝MOS晶體管的源極連接第1p溝MOS晶體管的漏極,背面柵極連接電源端子,柵極和漏極連接基準端子。第1n溝MOS晶體管的柵極、源極和背面柵極連接基準端子。第2n溝MOS晶體管的源極連接第1n溝MOS晶體管的漏極,背面柵極連接基準端子,柵極和漏極連接電源端子。
文檔編號H01L21/8238GK1350331SQ0113718
公開日2002年5月22日 申請日期2001年10月24日 優(yōu)先權日2000年10月24日
發(fā)明者瀧場明, 衣笠昌典, 伊藤佳充, 水田勝 申請人:株式會社東芝