專利名稱：利用電阻值的變化來存儲(chǔ)數(shù)據(jù)的數(shù)據(jù)讀出容限大的存儲(chǔ)器的制作方法
背景技術(shù)：
(一)發(fā)明領(lǐng)域本發(fā)明涉及存儲(chǔ)器，更特定地說，涉及以薄膜磁性體存儲(chǔ)器為代表的、具備有隨存儲(chǔ)數(shù)據(jù)的數(shù)據(jù)電平而異的電阻值的存儲(chǔ)單元的存儲(chǔ)器。
背景技術(shù)：
的說明作為能以低功耗來存儲(chǔ)非易失性的數(shù)據(jù)的存儲(chǔ)器，MRAM(磁隨機(jī)存取存儲(chǔ)器)器件正在引起人們的注意。MRAM器件是使用在半導(dǎo)體集成電路上形成的多個(gè)薄膜磁性體進(jìn)行非易失性的數(shù)據(jù)存儲(chǔ)、能對(duì)于薄膜磁性體的每一個(gè)進(jìn)行隨機(jī)存取的存儲(chǔ)器。
特別是，已發(fā)表了近年來通過將利用了磁隧道結(jié)(MTJ)的薄膜磁性體作為存儲(chǔ)單元來使用、MRAM裝置的性能得到了飛躍的進(jìn)步的情況。關(guān)于具備有磁隧道結(jié)的存儲(chǔ)單元的MRAM器件，在“A 10ns Readand Write Non-Volatile Memory Array Using a Magnetic TunnelJunction and FET Switch in each Cell(在每個(gè)單元中使用磁隧道結(jié)和FET開關(guān)的10ns讀寫非易失性存儲(chǔ)器陣列)”，ISSCC Digestof Technical Papers，TA7.2，F(xiàn)eb.2000.和“Nonvolatile RAM basedon Magnetic Tunnel Junction Element(基于磁隧道結(jié)元件的非易失性RAM)”，ISSCC Digest of Technical Papers，TA7.3，F(xiàn)eb.2000.等技術(shù)文獻(xiàn)中已公開了。
圖20是示出具有磁隧道結(jié)部的存儲(chǔ)單元(以下，也只稱為MTJ存儲(chǔ)單元)的結(jié)構(gòu)的概略圖。
參照?qǐng)D20，MTJ存儲(chǔ)單元具備其電阻值隨存儲(chǔ)數(shù)據(jù)的數(shù)據(jù)電平而變化的磁隧道結(jié)部MTJ和存取晶體管ATR。存取晶體管ATR由場(chǎng)效應(yīng)晶體管形成，被結(jié)合在磁隧道結(jié)部MTJ與接地電壓Vss之間。
對(duì)于MTJ存儲(chǔ)單元來說，配置指示數(shù)據(jù)寫入用的寫入字線WWL、指示數(shù)據(jù)讀出用的讀出字線RWL和在數(shù)據(jù)讀出時(shí)和數(shù)據(jù)寫入時(shí)傳遞與存儲(chǔ)數(shù)據(jù)的電平對(duì)應(yīng)的電信號(hào)用的數(shù)據(jù)線、即位線BL。
圖21是說明來自MTJ存儲(chǔ)單元的數(shù)據(jù)讀出工作的概念圖。
參照?qǐng)D21，磁隧道結(jié)部MTJ具有有恒定方向的固定磁場(chǎng)的磁性體層(以下，也只稱為固定磁層)FL和有自由磁場(chǎng)的磁性體層(以下，也只稱為自由磁層)VL。在固定磁層FL與自由磁層VL之間配置用絕緣體膜形成的隧道勢(shì)壘TB。在自由磁層VL中，根據(jù)存儲(chǔ)數(shù)據(jù)的電平，以非易失性的方式寫入與固定磁層FL相同方向的磁場(chǎng)和與固定磁層FL不同方向的磁場(chǎng)的某一方。
在數(shù)據(jù)讀出時(shí)，存取晶體管ATR隨著讀出字線RWL的激活而被導(dǎo)通。由此，在位線BL～磁隧道結(jié)部MTJ～存取晶體管ATR～接地電壓Vss的電流路徑中，從未圖示的數(shù)據(jù)讀出電路流過作為恒定電平的數(shù)據(jù)讀出電流供給的讀出電流Is。
磁隧道結(jié)部MTJ的電阻值隨著固定磁層FL與自由磁層VL之間的磁場(chǎng)方向的相對(duì)關(guān)系而變化。具體地說，在固定磁層FL的磁場(chǎng)方向與寫入到自由磁層VL中的磁場(chǎng)方向?yàn)橄嗤那闆r下，與兩者的磁場(chǎng)方向不同的情況相比，磁隧道結(jié)部MTJ的電阻值變小。
因而，在數(shù)據(jù)讀出時(shí)，由讀出電流Is在磁隧道結(jié)部MTJ中產(chǎn)生的電壓降隨在自由磁層VL中存儲(chǔ)的磁場(chǎng)方向而異。由此，如果在一旦將位線BL預(yù)充電到高電壓的狀態(tài)后開始讀出電流Is的供給，則通過檢測(cè)位線BL的電壓電平變化，可讀出MTJ存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)。
圖22是說明對(duì)于MTJ存儲(chǔ)單元的數(shù)據(jù)寫入工作的概念圖。
參照?qǐng)D22，在數(shù)據(jù)寫入時(shí)，讀出字線RWL被非激活，存取晶體管ATR被關(guān)斷。在該狀態(tài)下，對(duì)自由磁層VL寫入磁場(chǎng)用的數(shù)據(jù)寫入電流分別流過寫入字線WWL和位線BL。自由磁層VL的磁場(chǎng)方向由分別流過寫入字線WWL和位線BL的數(shù)據(jù)寫入電流的方向的組合來決定。
圖23是說明數(shù)據(jù)寫入時(shí)的數(shù)據(jù)寫入電流的方向與磁場(chǎng)方向的關(guān)系的概念圖。
參照?qǐng)D23，用橫軸示出的磁場(chǎng)Hx表示由流過寫入字線WWL的數(shù)據(jù)寫入電流產(chǎn)生的磁場(chǎng)H(WWL)的方向。另一方面，在縱軸上示出的磁場(chǎng)Hy表示由流過位線BL的數(shù)據(jù)寫入電流產(chǎn)生的磁場(chǎng)H(BL)的方向。
只在磁場(chǎng)H(WWL)與H(BL)之和到達(dá)圖中示出的星形特性線的外側(cè)的情況下，新寫入在自由磁層VL中存儲(chǔ)的磁場(chǎng)方向。即，在施加了與星形特性線的內(nèi)側(cè)區(qū)域相當(dāng)?shù)拇艌?chǎng)的情況下，不更新在自由磁層VL中存儲(chǔ)的磁場(chǎng)方向。
因而，為了利用寫入工作來更新磁隧道結(jié)部MTJ的存儲(chǔ)數(shù)據(jù)，必須使電流流過寫入字線WWL和位線BL這兩者。在磁隧道結(jié)部MTJ中一旦存儲(chǔ)的磁場(chǎng)方向、即存儲(chǔ)數(shù)據(jù)，在進(jìn)行新的數(shù)據(jù)寫入之前的期間內(nèi)，以非易失性的方式被保持。
在數(shù)據(jù)讀出時(shí)，也在位線BL中也流過讀出電流Is。但是，一般來說，由于將讀出電流Is設(shè)定為比上述的數(shù)據(jù)寫入電流小約1～2個(gè)數(shù)量級(jí)，故因讀出電流Is的影響而在數(shù)據(jù)讀出時(shí)錯(cuò)誤地改寫MTJ存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)的可能性很小。
在上述的技術(shù)文獻(xiàn)中，公開了在半導(dǎo)體襯底上集成這樣的MTJ存儲(chǔ)單元、構(gòu)成作為隨機(jī)存取存儲(chǔ)器的MRAM器件的技術(shù)。
圖24是在半導(dǎo)體襯底上配置的MTJ存儲(chǔ)單元的結(jié)構(gòu)圖。
參照?qǐng)D24，在半導(dǎo)體主襯底SUB上的p型區(qū)PAR中形成存取晶體管ATR。存取晶體管ATR具有作為n型區(qū)的源/漏區(qū)110、120和柵130。源/漏區(qū)110經(jīng)在第1金屬布線層M1中形成的金屬布線與接地電壓Vss結(jié)合。使用在第2金屬布線層M2中形成的金屬布線作為寫入字線WWL。此外，在第3金屬布線層M3中設(shè)置位線BL。
磁隧道結(jié)部MTJ配置在設(shè)置寫入字線WWL的第2金屬布線層M2與設(shè)置位線BL的第3金屬布線層M3之間。存取晶體管ATR的源/漏區(qū)120經(jīng)在接觸孔中形成的金屬膜150、第1和第2金屬布線層M1和M2以及阻擋金屬140與磁隧道結(jié)部MTJ導(dǎo)電性地連接。阻擋金屬140是為了導(dǎo)電性地連接磁隧道結(jié)部MTJ與金屬布線之間而設(shè)置的緩沖材料。
如已說明的那樣，在各MTJ存儲(chǔ)單元中，作為與寫入字線WWL獨(dú)立的布線，設(shè)置讀出字線RWL。此外，必須在數(shù)據(jù)寫入時(shí)在寫入字線WWL和位線BL中流過發(fā)生規(guī)定值以上的大小的磁場(chǎng)用的數(shù)據(jù)寫入電流。因而，使用金屬布線來形成位線BL和寫入字線WWL。
另一方面，讀出字線RWL是為了控制存取晶體管ATR的柵電壓而設(shè)置的，沒有必要以積極的方式流過電流。因而，從提高集成度的觀點(diǎn)來看，不是新設(shè)置獨(dú)立的金屬布線層、而是在與柵130為同一的布線層中使用多晶硅層或多晶硅硅化物(policide)結(jié)構(gòu)來形成讀出字線RWL。
此外，一般來說，不僅將上述的MTJ存儲(chǔ)單元，而且將電阻值隨存儲(chǔ)數(shù)據(jù)的電平變化的存儲(chǔ)單元應(yīng)用于ROM(只讀存儲(chǔ)器)或RAM。
圖25是說明對(duì)以集成方式配置成行列狀的MTJ存儲(chǔ)單元的數(shù)據(jù)讀出電流的供給的框圖。
參照?qǐng)D25，為了實(shí)現(xiàn)高集成化的存儲(chǔ)器，一般來說將MTJ存儲(chǔ)單元配置成行列狀。在圖25中，示出將MTJ存儲(chǔ)單元配置成n行×m列(n、m自然數(shù))的情況。
如已說明的那樣，對(duì)于各MTJ存儲(chǔ)單元，必須配置位線BL、寫入字線WWL和讀出字線RWL。因而，對(duì)于配置成行列狀的n×m個(gè)MTJ存儲(chǔ)單元，必須配置n條寫入字線WWL1～WWLn和讀出字線RWL1～RWLn以及m條位線BL1～BLm。
利用與存儲(chǔ)器陣列相鄰配置的讀出電流供給電路500來進(jìn)行數(shù)據(jù)讀出時(shí)的數(shù)據(jù)讀出電流、即讀出電流Is的供給。在數(shù)據(jù)讀出時(shí)，與已被選擇的存儲(chǔ)單元行對(duì)應(yīng)的讀出字線RWL有選擇地被激活為高電平，而且，從讀出電流供給電路500對(duì)與選擇存儲(chǔ)單元列對(duì)應(yīng)的位線BL供給讀出電流Is。由此，如圖21中已說明的那樣，在已被選擇的存儲(chǔ)單元MC中，在對(duì)應(yīng)的位線中產(chǎn)生與已被存儲(chǔ)的數(shù)據(jù)電平對(duì)應(yīng)的電壓變化。
但是，在圖25的結(jié)構(gòu)中，位線上的讀出電流Is的通過路徑長(zhǎng)度依賴于已被選擇的存儲(chǔ)單元行的位置而變化。根據(jù)這樣的路徑長(zhǎng)度的變化，位線上的讀出電流路徑的電阻值發(fā)生變化，存在讀出電流Is的值發(fā)生變動(dòng)的可能性。
例如，在圖25的結(jié)構(gòu)中，在選擇了接近于讀出電流供給電路500的第n個(gè)存儲(chǔ)單元行的情況下，由于位線BL上的讀出電流(圖中，用Isn來標(biāo)記)路徑中包含的部分短，故讀出電流路徑的電阻值變小。
相反，在選擇了離讀出電流供給電路500遠(yuǎn)的一側(cè)的第1個(gè)存儲(chǔ)單元行的情況下，由于位線BL上的讀出電流(圖中，用Is1來標(biāo)記)路徑中包含的部分長(zhǎng)，故讀出電流路徑的電阻值變大。這樣的讀出電流路徑的電阻值的變動(dòng)導(dǎo)致了讀出電流依賴于已被選擇的存儲(chǔ)單元行的位置而變動(dòng)。
圖26是示出讀出電流供給電路500的一般的結(jié)構(gòu)的框圖。
參照?qǐng)D26，一般來說，利用被位線BL1～BLm共有的電流供給單元510來供給讀出電流。電流供給單元510對(duì)數(shù)據(jù)總線DB供給讀出電流Is。數(shù)據(jù)總線DB經(jīng)分別與存儲(chǔ)單元列對(duì)應(yīng)地設(shè)置的列選擇門CSG1～CSGm與位線BL1～BLm連接。
列選擇線CSL1～CSLm分別與存儲(chǔ)單元列對(duì)應(yīng)地被設(shè)置，根據(jù)列選擇結(jié)果有選擇地被激活。列選擇門CSG1～CSGm的每一個(gè)根據(jù)列選擇線CSL1～CSLm中的對(duì)應(yīng)的1條的激活而導(dǎo)通。例如，與第1個(gè)存儲(chǔ)單元列對(duì)應(yīng)的列選擇門CSG1響應(yīng)于對(duì)應(yīng)的列選擇線CSL1的激活(高電平)而導(dǎo)通，導(dǎo)電性地連接數(shù)據(jù)總線DB與位線BL1。對(duì)于以后的存儲(chǔ)單元列，也同時(shí)配置列選擇門。
通過作成這樣的結(jié)構(gòu)，在存儲(chǔ)器陣列內(nèi)的多條位線中共有電流供給單元510，可對(duì)于與已被選擇的存儲(chǔ)單元列對(duì)應(yīng)的位線有選擇地供給讀出電流Is。
但是，通過作成圖26中示出的那樣的結(jié)構(gòu)，使讀出電流Is通過的數(shù)據(jù)總線DB的路徑長(zhǎng)度發(fā)生了變化。根據(jù)這樣的路徑長(zhǎng)度的變化，數(shù)據(jù)總線DB上的讀出電流路徑的電阻值發(fā)生變化，存在讀出電流Is的值發(fā)生變動(dòng)的可能性。
例如，在圖26的結(jié)構(gòu)中，在選擇了接近于電流供給單元510的第m個(gè)存儲(chǔ)單元列的情況下，由于數(shù)據(jù)總線DB上的讀出電流路徑中包含的部分短，故其電阻值變小。
相反，在選擇了離電流供給單元510遠(yuǎn)的一側(cè)的第1個(gè)存儲(chǔ)單元列的情況下，由于數(shù)據(jù)總線DB上的讀出電流路徑中包含的部分長(zhǎng)，故其電阻值變大。這樣的讀出電流路徑的電阻值的變動(dòng)導(dǎo)致了讀出電流依賴于已被選擇的存儲(chǔ)單元列的位置而變動(dòng)。
這樣，在一般的結(jié)構(gòu)的MRAM器件中，依賴于已被選擇的存儲(chǔ)單元的位置而存在讀出電流的變動(dòng)的可能性。
如已說明的那樣，在具有MTJ存儲(chǔ)單元的MRAM器件中，檢測(cè)隨讀出電流Is和MTJ存儲(chǔ)單元的電阻值而產(chǎn)生的電壓變化，進(jìn)行了數(shù)據(jù)讀出。因而，在具備以MTJ存儲(chǔ)單元為代表的、電阻值隨存儲(chǔ)數(shù)據(jù)的電平而變化的存儲(chǔ)單元的存儲(chǔ)器中，讀出電流Is的變動(dòng)妨礙穩(wěn)定的數(shù)據(jù)讀出工作。
即，如果讀出電流依賴于所選擇的存儲(chǔ)單元的位置而變動(dòng)，則在存儲(chǔ)器陣列內(nèi)不能同樣地保持?jǐn)?shù)據(jù)讀出時(shí)的工作容限，難以充分地確保存儲(chǔ)器整體的工作容限。其結(jié)果，也存在在極端的情況下導(dǎo)致誤工作、造成成品率下降這樣的問題的可能性。
為了對(duì)付這樣的問題，也可作成根據(jù)已被選擇的存儲(chǔ)單元的位置對(duì)數(shù)據(jù)讀出電流的電平進(jìn)行微調(diào)整的結(jié)構(gòu)，但此時(shí)導(dǎo)致數(shù)據(jù)讀出電路的結(jié)構(gòu)的復(fù)雜和微調(diào)整用的設(shè)計(jì)負(fù)擔(dān)的增加。
(三)發(fā)明概述本發(fā)明的目的在于，在備有以MRAM器件為代表的、電阻值隨存儲(chǔ)數(shù)據(jù)的電平而變化的存儲(chǔ)單元的存儲(chǔ)器中，使與已被選擇的存儲(chǔ)單元的位置無關(guān)的數(shù)據(jù)讀出容限維持為相同，謀求數(shù)據(jù)讀出的穩(wěn)定。
如果歸納本發(fā)明，則它是一種存儲(chǔ)器，具備存儲(chǔ)器陣列、多條讀出字線、多條位線、多條基準(zhǔn)電壓布線和數(shù)據(jù)讀出電路。存儲(chǔ)器陣列具有配置成行列狀的多個(gè)存儲(chǔ)單元。多條讀出字線分別與存儲(chǔ)單元的行對(duì)應(yīng)地設(shè)置，在數(shù)據(jù)讀出時(shí)，根據(jù)行選擇結(jié)果有選擇地被激活。多條位線分別與存儲(chǔ)單元的列對(duì)應(yīng)地設(shè)置。多條基準(zhǔn)電壓布線沿與多條位線相同的方向與列對(duì)應(yīng)地設(shè)置，供給讀出基準(zhǔn)電壓。數(shù)據(jù)讀出電路在數(shù)據(jù)讀出時(shí)將在與讀出基準(zhǔn)電壓之間形成的電流路徑中流過的數(shù)據(jù)讀出電流供給多條位線中的根據(jù)列選擇結(jié)果被選擇的至少1條。多個(gè)存儲(chǔ)單元的每一個(gè)包含存儲(chǔ)部，其電阻值隨存儲(chǔ)數(shù)據(jù)的電平而變化；以及存儲(chǔ)單元選擇門，在多條位線中的對(duì)應(yīng)的1條與多條基準(zhǔn)電壓布線中的對(duì)應(yīng)的1條之間與存儲(chǔ)部串聯(lián)地導(dǎo)電性地連接，響應(yīng)于多條讀出字線中的對(duì)應(yīng)的1條的激活而導(dǎo)通。在數(shù)據(jù)讀出時(shí)，與選擇列對(duì)應(yīng)的基準(zhǔn)電壓布線和與選擇列對(duì)應(yīng)的位線中的電流路徑中包含的部分的電阻值的總和與行選擇結(jié)果無關(guān)，大體為恒定。
因而，本發(fā)明的主要的優(yōu)點(diǎn)在于，由于能與所選擇的存儲(chǔ)單元所屬的行無關(guān)地將數(shù)據(jù)讀出電流維持為恒定的電平，故可將存儲(chǔ)器陣列內(nèi)的數(shù)據(jù)讀出時(shí)的工作容限維持為相同，使存儲(chǔ)器整體的數(shù)據(jù)讀出工作變得穩(wěn)定。
如果按照本發(fā)明的另一方面，則它是一種存儲(chǔ)器，具備存儲(chǔ)器陣列、多條讀出字線、多條位線、多條基準(zhǔn)電壓布線、數(shù)據(jù)總線、數(shù)據(jù)讀出電路、列選擇部和模擬數(shù)據(jù)總線。存儲(chǔ)器陣列具有配置成行列狀的多個(gè)存儲(chǔ)單元。多條讀出字線分別與存儲(chǔ)單元的行對(duì)應(yīng)地設(shè)置，在數(shù)據(jù)讀出時(shí)，根據(jù)行選擇結(jié)果有選擇地被激活。多條位線分別與存儲(chǔ)單元的列對(duì)應(yīng)地設(shè)置。多條基準(zhǔn)電壓布線沿與多條位線相同的方向與列對(duì)應(yīng)地設(shè)置，供給讀出基準(zhǔn)電壓。數(shù)據(jù)總線在與存儲(chǔ)器陣列相鄰的區(qū)域中沿與多條讀出字線相同的方向配置。數(shù)據(jù)讀出電路在數(shù)據(jù)讀出時(shí)將在與讀出基準(zhǔn)電壓之間形成的電流路徑中流過的數(shù)據(jù)讀出電流供給數(shù)據(jù)總線。列選擇部導(dǎo)電性地將多條位線中的根據(jù)列選擇結(jié)果選擇的1條與數(shù)據(jù)總線連接起來。模擬數(shù)據(jù)總線在夾住存儲(chǔ)器陣列與數(shù)據(jù)總線相反的一側(cè)的區(qū)域中，沿與數(shù)據(jù)總線相同的方向配置，模擬數(shù)據(jù)總線與讀出基準(zhǔn)電壓和各基準(zhǔn)電壓布線導(dǎo)電性地連接。多個(gè)存儲(chǔ)單元的每一個(gè)包含存儲(chǔ)部，其電阻值隨存儲(chǔ)數(shù)據(jù)的電平而變化；以及存儲(chǔ)單元選擇門，在多條位線中的對(duì)應(yīng)的1條與多條基準(zhǔn)電壓布線中的對(duì)應(yīng)的1條之間與存儲(chǔ)部串聯(lián)地導(dǎo)電性地連接，響應(yīng)于多條讀出字線中的對(duì)應(yīng)的1條的激活而導(dǎo)通。在數(shù)據(jù)讀出時(shí)，數(shù)據(jù)總線和模擬數(shù)據(jù)總線中的電流路徑中包含的部分的電阻值的總和與列選擇結(jié)果無關(guān)，大體為恒定。
因而，由于能與所選擇的存儲(chǔ)單元所屬的列無關(guān)地將數(shù)據(jù)讀出電流維持為恒定的電平，故可將存儲(chǔ)器陣列內(nèi)的數(shù)據(jù)讀出時(shí)的工作容限維持為相同，使存儲(chǔ)器整體的數(shù)據(jù)讀出工作變得穩(wěn)定。
如果按照本發(fā)明的又一方面，則它是一種存儲(chǔ)器，具備存儲(chǔ)器陣列、多條字線、多條位線、多個(gè)字驅(qū)動(dòng)器、數(shù)據(jù)總線、數(shù)據(jù)讀出電路和列選擇部。存儲(chǔ)器陣列具有配置成行列狀的多個(gè)存儲(chǔ)單元。多條字線分別與存儲(chǔ)單元的行對(duì)應(yīng)地設(shè)置。多條位線分別與存儲(chǔ)單元的列對(duì)應(yīng)地設(shè)置。多個(gè)字驅(qū)動(dòng)器分別與多條字線對(duì)應(yīng)地配置，在數(shù)據(jù)讀出時(shí)根據(jù)行選擇結(jié)果分別使多條字線中的對(duì)應(yīng)的1條與讀出基準(zhǔn)電壓結(jié)合。數(shù)據(jù)總線在與存儲(chǔ)器陣列相鄰的區(qū)域中沿與多條字線相同的方向配置。數(shù)據(jù)讀出電路在數(shù)據(jù)讀出時(shí)將在與讀出基準(zhǔn)電壓之間形成的電流路徑中流過的數(shù)據(jù)讀出電流供給數(shù)據(jù)總線。列選擇部導(dǎo)電性地將多條位線中的根據(jù)列選擇結(jié)果選擇的至少1條與數(shù)據(jù)總線連接起來。多個(gè)存儲(chǔ)單元的每一個(gè)包含存儲(chǔ)部，其電阻值隨存儲(chǔ)數(shù)據(jù)的電平而變化；以及整流元件，在多條位線中對(duì)應(yīng)的1條位線與多條讀出字線中對(duì)應(yīng)的1條讀出字線之間與存儲(chǔ)部串聯(lián)地導(dǎo)電性地連接，在對(duì)應(yīng)的字線與讀出基準(zhǔn)電壓結(jié)合的情況下導(dǎo)通。在數(shù)據(jù)讀出時(shí)，與已被選擇的行對(duì)應(yīng)的讀出字線和數(shù)據(jù)總線中的數(shù)據(jù)讀出電流路徑中包含的部分的電阻值的總和與列選擇結(jié)果無關(guān)，大體為恒定。
因而，在以行列狀配置了適合于高集成化的、使用了整流元件的存儲(chǔ)單元的存儲(chǔ)器陣列中，能與所選擇的存儲(chǔ)單元所屬的列無關(guān)地將數(shù)據(jù)讀出電流維持為恒定的電平。其結(jié)果，可將存儲(chǔ)器陣列內(nèi)的數(shù)據(jù)讀出時(shí)的工作容限保持為相同，謀求存儲(chǔ)器的高集成化和數(shù)據(jù)讀出工作的穩(wěn)定。
如果按照本發(fā)明的再一方面，則它是一種存儲(chǔ)器，具備存儲(chǔ)器陣列、多條字線、多條位線、基準(zhǔn)電壓布線、多個(gè)字驅(qū)動(dòng)器和數(shù)據(jù)讀出電路。存儲(chǔ)器陣列具有配置成行列狀的多個(gè)存儲(chǔ)單元。多條字線分別與存儲(chǔ)單元的行對(duì)應(yīng)地設(shè)置。多條位線分別與存儲(chǔ)單元的列對(duì)應(yīng)地設(shè)置?；鶞?zhǔn)電壓布線在與存儲(chǔ)器陣列相鄰的區(qū)域中沿與多條位線相同的方向配置，供給讀出基準(zhǔn)電壓。多個(gè)字驅(qū)動(dòng)器分別與多條字線對(duì)應(yīng)地配置，在數(shù)據(jù)讀出時(shí)根據(jù)行選擇結(jié)果分別使多條讀出字線中的對(duì)應(yīng)的1條與基準(zhǔn)電壓布線導(dǎo)電性地連接。數(shù)據(jù)讀出電路在數(shù)據(jù)讀出時(shí)將在與讀出基準(zhǔn)電壓之間形成的電流路徑中流過的數(shù)據(jù)讀出電流供給多條位線中的根據(jù)列選擇結(jié)果被選擇的至少1條。多個(gè)存儲(chǔ)單元的每一個(gè)包含存儲(chǔ)部，其電阻值隨存儲(chǔ)數(shù)據(jù)的電平而變化；以及整流元件，在多條位線中對(duì)應(yīng)的1條位線與多條讀出字線中對(duì)應(yīng)的1條讀出字線之間與存儲(chǔ)部串聯(lián)地導(dǎo)電性地連接，在對(duì)應(yīng)的字線與讀出基準(zhǔn)電壓結(jié)合的情況下導(dǎo)通。在數(shù)據(jù)讀出時(shí)，與選擇列對(duì)應(yīng)的位線與基準(zhǔn)電壓布線中的數(shù)據(jù)讀出電流路徑中包含的部分的電阻值的總和與行選擇結(jié)果無關(guān)，大體為恒定。
因而，在以行列狀配置了適合于高集成化的、使用了整流元件的存儲(chǔ)單元的存儲(chǔ)器陣列中，能與所選擇的存儲(chǔ)單元所屬的行無關(guān)地將數(shù)據(jù)讀出電流維持為恒定的電平。其結(jié)果，可將存儲(chǔ)器陣列內(nèi)的數(shù)據(jù)讀出時(shí)的工作容限保持為相同，謀求存儲(chǔ)器的高集成化和數(shù)據(jù)讀出工作的穩(wěn)定。
通過參照附圖的后述的本發(fā)明的詳細(xì)的說明，本發(fā)明的上述和其它的目的、特征、方面和優(yōu)點(diǎn)會(huì)變得更加明白。
(四)


圖1是示出本發(fā)明的實(shí)施例1的MRAM器件的整體結(jié)構(gòu)的概略框圖。
圖2是用來詳細(xì)地說明實(shí)施例1的存儲(chǔ)器陣列及其外圍電路的與數(shù)據(jù)讀出相關(guān)的結(jié)構(gòu)圖。
圖3是示出實(shí)施例1的位線和基準(zhǔn)電壓布線的配置例的結(jié)構(gòu)圖。
圖4是說明對(duì)于存儲(chǔ)單元的數(shù)據(jù)讀出和數(shù)據(jù)寫入工作的時(shí)序圖。
圖5是說明將預(yù)充電電壓定為接地電壓的情況下的數(shù)據(jù)讀出和數(shù)據(jù)寫入工作的時(shí)序圖。
圖6是用來詳細(xì)地說明實(shí)施例1的變例1的存儲(chǔ)器陣列及其外圍電路的與數(shù)據(jù)讀出相關(guān)的結(jié)構(gòu)圖。
圖7是用來詳細(xì)地說明實(shí)施例1的變例2的存儲(chǔ)器陣列及其外圍電路的與數(shù)據(jù)讀出相關(guān)的結(jié)構(gòu)圖。
圖8是用來詳細(xì)地說明實(shí)施例2的存儲(chǔ)器陣列及其外圍電路的與數(shù)據(jù)讀出相關(guān)的結(jié)構(gòu)圖。
圖9是用來詳細(xì)地說明實(shí)施例2的變例1的存儲(chǔ)器陣列及其外圍電路的與數(shù)據(jù)讀出相關(guān)的結(jié)構(gòu)圖。
圖10是用來詳細(xì)地說明實(shí)施例2的變例2的存儲(chǔ)器陣列及其外圍電路的與數(shù)據(jù)讀出相關(guān)的結(jié)構(gòu)圖。
圖11是用來詳細(xì)地說明實(shí)施例3的存儲(chǔ)器陣列及其外圍電路的與數(shù)據(jù)讀出相關(guān)的結(jié)構(gòu)圖。
圖12是用來示出本發(fā)明的實(shí)施例4的MRAM器件的與數(shù)據(jù)讀出相關(guān)的結(jié)構(gòu)圖。
圖13是示出使用了二極管的MTJ存儲(chǔ)單元的第1結(jié)構(gòu)例的概略圖。
圖14是在半導(dǎo)體襯底上配置了圖13中示出的MTJ存儲(chǔ)單元的情況的結(jié)構(gòu)圖。
圖15是示出使用了二極管的MTJ存儲(chǔ)單元的第2結(jié)構(gòu)例的概略圖。
圖16是在半導(dǎo)體襯底上配置了圖15中示出的MTJ存儲(chǔ)單元的情況的結(jié)構(gòu)圖。
圖17是用來詳細(xì)地說明實(shí)施例5的存儲(chǔ)器陣列及其外圍電路的與數(shù)據(jù)讀出相關(guān)的結(jié)構(gòu)圖。
圖18是用來詳細(xì)地說明實(shí)施例5的變例1的存儲(chǔ)器陣列及其外圍電路的與數(shù)據(jù)讀出相關(guān)的結(jié)構(gòu)圖。
圖19是用來詳細(xì)地說明實(shí)施例5的變例2的存儲(chǔ)器陣列及其外圍電路的與數(shù)據(jù)讀出相關(guān)的結(jié)構(gòu)圖。
圖20是示出具有磁隧道結(jié)部的存儲(chǔ)單元的結(jié)構(gòu)的概略圖。
圖21是說明來自MTJ存儲(chǔ)單元的數(shù)據(jù)讀出工作的概念圖。
圖22是說明對(duì)于MTJ存儲(chǔ)單元的數(shù)據(jù)寫入工作的概念圖。
圖23是說明對(duì)于MTJ存儲(chǔ)單元的數(shù)據(jù)寫入時(shí)的數(shù)據(jù)寫入電流的方向與磁場(chǎng)方向的關(guān)系的概念圖。
圖24是在半導(dǎo)體襯底上配置的MTJ存儲(chǔ)單元的結(jié)構(gòu)圖。
圖25是說明對(duì)于以行列狀以集成方式配置的MTJ存儲(chǔ)單元的數(shù)據(jù)讀出電流的供給的框圖。
圖26是示出讀出電路供給電路的一般性結(jié)構(gòu)的框圖。
優(yōu)選實(shí)施例的說明以下，參照附圖詳細(xì)地說明本發(fā)明的實(shí)施例。再有，假定圖中的同一符號(hào)表示同一或相當(dāng)?shù)牟糠帧?br> 實(shí)施例1參照?qǐng)D1，MRAM器件1作為本申請(qǐng)的發(fā)明的存儲(chǔ)器的代表例來示出。再有，在以下的說明中可知，本申請(qǐng)的發(fā)明的應(yīng)用不限定于MRAM器件，可廣泛地應(yīng)用于具備電阻值隨存儲(chǔ)數(shù)據(jù)的電平而變化的存儲(chǔ)單元的存儲(chǔ)器。
實(shí)施例1的MRAM器件1響應(yīng)于來自外部的控制信號(hào)CMD和地址信號(hào)ADD進(jìn)行隨機(jī)存取，進(jìn)行寫入數(shù)據(jù)DIN的輸入和讀出數(shù)據(jù)DOUT的輸出。
MRAM器件1具備響應(yīng)于控制信號(hào)CMD來控制MRAM器件1的整體工作的控制電路5和具有配置成行列狀的多個(gè)MTJ存儲(chǔ)單元的存儲(chǔ)器陣列10。存儲(chǔ)器陣列10的結(jié)構(gòu)在后面將詳細(xì)地說明，但分別與MTJ存儲(chǔ)單元的行對(duì)應(yīng)地配置多條寫入字線WWL和讀出字線RWL，分別與MTJ存儲(chǔ)單元的列對(duì)應(yīng)地配置多條位線BL。
MRAM器件1還具備行譯碼器20，根據(jù)由地址信號(hào)ADD示出的行地址RA進(jìn)行存儲(chǔ)器陣列10中的行選擇；列譯碼器25，根據(jù)由地址信號(hào)ADD示出的列地址CA進(jìn)行存儲(chǔ)器陣列10中的列選擇；字線驅(qū)動(dòng)器30，用來根據(jù)行譯碼器20的行選擇結(jié)果有選擇地激活讀出字線RWL和寫入字線WWL；字線電流控制電路40，用來在數(shù)據(jù)寫入時(shí)在寫入字線WWL中流過數(shù)據(jù)寫入電流；以及讀出/寫入控制電路50、60，用來在數(shù)據(jù)讀出和數(shù)據(jù)寫入時(shí)分別流過數(shù)據(jù)寫入電流和讀出電流。
讀出/寫入控制電路50和60控制存儲(chǔ)器陣列10的兩端部的位線BL的電壓電平，在位線BL中流過用來分別進(jìn)行數(shù)據(jù)寫入和數(shù)據(jù)讀出的數(shù)據(jù)寫入電流和讀出電流。
參照?qǐng)D2，存儲(chǔ)器陣列10具有排列成n行×m列的(n、m自然數(shù))的存儲(chǔ)單元MC。
再有，在本實(shí)施例中，各存儲(chǔ)單元MC的結(jié)構(gòu)與圖20中示出的MTJ存儲(chǔ)單元相同，但關(guān)于各存儲(chǔ)單元中的與磁隧道結(jié)部MTJ相當(dāng)?shù)牟糠郑部捎秒娮柚惦S存儲(chǔ)數(shù)據(jù)的電平而變化的元件來置換。
分別與存儲(chǔ)單元的行(以下，也只稱為存儲(chǔ)單元行)對(duì)應(yīng)地配置讀出字線RWL1～RWLn。雖然未圖示，但在數(shù)據(jù)寫入中，也分別與存儲(chǔ)單元的行對(duì)應(yīng)地配置用來與已被選擇的存儲(chǔ)單元行對(duì)應(yīng)地流過數(shù)據(jù)寫入電流的寫入字線WWL1～WWLn。
分別與存儲(chǔ)單元的列(以下，也只稱為存儲(chǔ)單元列)對(duì)應(yīng)地配置位線BL1～BLm和基準(zhǔn)電壓布線SL1～SLm?；鶞?zhǔn)電壓布線SL1～SLm中的每一條與相當(dāng)于數(shù)據(jù)讀出時(shí)的基準(zhǔn)電壓(以下，也只稱為讀出基準(zhǔn)電壓)的接地電壓Vss在讀出/寫入控制電路60一側(cè)結(jié)合，還與屬于對(duì)應(yīng)的存儲(chǔ)單元列的存儲(chǔ)單元中的存取晶體管ATR的源側(cè)區(qū)域中的每一區(qū)域連接。
再有，以下在總括地表示讀出字線和位線的情況下，分別使用符號(hào)RWL和BL來標(biāo)記，在表示特定的讀出字線和位線的情況下，對(duì)這些符號(hào)附加數(shù)字，如RWL1、BL1那樣來標(biāo)記。
在存儲(chǔ)器陣列10的周邊，與存儲(chǔ)單元列中的每一列對(duì)應(yīng)地設(shè)置列選擇線CSL1～CSLm、列選擇門CSG1～CSGm和預(yù)充電晶體管64-1～64-m。再者，沿與讀出字線RWL相同的方向配置數(shù)據(jù)總線DB。
列譯碼器25根據(jù)列地址CA的譯碼結(jié)果、即列選擇結(jié)果，將列選擇線CSL1～CSLm中的與列選擇結(jié)果對(duì)應(yīng)的1條激活為選擇狀態(tài)(高電平)。
列選擇門CSG1～CSGm被設(shè)置在讀出/寫入控制電路50內(nèi)，分別配置在位線BL1～BLm與數(shù)據(jù)總線DB之間。列選擇門CSG1～CSGm中的每一個(gè)響應(yīng)于列選擇線CSL1～CSLm中的對(duì)應(yīng)的1條的激活而導(dǎo)通，連接數(shù)據(jù)總線DB與對(duì)應(yīng)的位線BL。即，在讀出/寫入控制電路50一側(cè)導(dǎo)電性地連接位線BL與數(shù)據(jù)總線DB。
再有，以下在總括地表示列選擇線、列選擇門和預(yù)充電晶體管的情況下，分別使用符號(hào)CSL、CSG和64來標(biāo)記，在表示特定的列選擇線、列選擇門和預(yù)充電晶體管的情況下，對(duì)這些符號(hào)附加數(shù)字，如CSL1、CSG1或64-1那樣來標(biāo)記。
預(yù)充電晶體管64-1～64-m被設(shè)置在讀出/寫入控制電路60內(nèi)，導(dǎo)電性地連接作為預(yù)充電電壓使用的電源電壓Vcc與位線BL1～BLm的每一條之間。預(yù)充電晶體管64-1～64-m的每一條響應(yīng)于位線預(yù)充電信號(hào)BLPR而導(dǎo)通。
響應(yīng)于位線預(yù)充電信號(hào)BLPR的激活，各位線BL被預(yù)充電到電源電壓Vcc。
在MRAM器件1的備用期間和MRAM器件1的激活期間內(nèi)的數(shù)據(jù)寫入工作和數(shù)據(jù)讀出工作的前后，為了對(duì)各位線BL進(jìn)行預(yù)充電而激活位線預(yù)充電信號(hào)BLPR。
另一方面，在MRAM器件1的激活期間內(nèi)的數(shù)據(jù)寫入和數(shù)據(jù)讀出工作時(shí)，位線預(yù)充電信號(hào)BLPR被非激活為低電平。響應(yīng)于此，各位線BL與預(yù)充電電壓隔開。
其次，說明讀出/寫入控制電路50內(nèi)包含的數(shù)據(jù)讀出電路52a的結(jié)構(gòu)。
數(shù)據(jù)讀出電路52a響應(yīng)于在數(shù)據(jù)讀出時(shí)被激活的控制信號(hào)RE而工作，在供給作為數(shù)據(jù)讀出電流的讀出電流Is的同時(shí)，檢測(cè)在由讀出電流Is選擇的存儲(chǔ)單元中產(chǎn)生的電壓變化、輸出讀出數(shù)據(jù)DOUT。
數(shù)據(jù)讀出電路52a具有電流源161和162，用來接受電源電壓Vcc，分別對(duì)節(jié)點(diǎn)Ns1和節(jié)點(diǎn)Ns2供給恒定電流；N型MOS晶體管163，導(dǎo)電性地連接在節(jié)點(diǎn)Ns1與節(jié)點(diǎn)Nr1之間；N型MOS晶體管164和電阻168，串聯(lián)地結(jié)合在節(jié)點(diǎn)Ns2與接地電壓Vss之間；以及放大器165，放大節(jié)點(diǎn)Ns1與節(jié)點(diǎn)Ns2之間的電壓電平，輸出讀出數(shù)據(jù)DOUT。節(jié)點(diǎn)Nr1與數(shù)據(jù)總線DB導(dǎo)電性地連接。
對(duì)晶體管163和164的柵供給規(guī)定電壓Vref。根據(jù)讀出電流Is的設(shè)計(jì)值來設(shè)定電流源161和162的供給電流量和規(guī)定電壓Vref。電阻166和167是為了將節(jié)點(diǎn)Ns1和節(jié)點(diǎn)Ns2下拉到接地電壓Vss而設(shè)置的。
通過作成這樣的結(jié)構(gòu)，數(shù)據(jù)讀出電路52a在數(shù)據(jù)讀出時(shí)對(duì)數(shù)據(jù)總線DB供給恒定的讀出電流Is。在數(shù)據(jù)讀出中，與所選擇的存儲(chǔ)單元對(duì)應(yīng)地、在數(shù)據(jù)讀出電路52a與作為讀出基準(zhǔn)電壓的接地電壓Vss之間形成的數(shù)據(jù)讀出電路52a～數(shù)據(jù)總線DB～列選擇門CSG～位線BL～磁隧道結(jié)部MTJ～存取晶體管ATR～基準(zhǔn)電壓布線SL～接地電壓Vss(讀出基準(zhǔn)電壓)的電流路徑中流過讀出電流Is。
據(jù)此，可將存儲(chǔ)單元MC中的磁隧道結(jié)部MTJ中產(chǎn)生的電壓變化經(jīng)位線BL和數(shù)據(jù)總線DB傳遞到節(jié)點(diǎn)Nr1上。
如果將在所選擇的存儲(chǔ)單元存儲(chǔ)了高電平(“1”)數(shù)據(jù)和低電平(“0”)數(shù)據(jù)的情況下分別對(duì)應(yīng)的節(jié)點(diǎn)Nr1的電壓定為Vh和Vl，則將節(jié)點(diǎn)Ns2的電壓設(shè)定為電壓Vh和Vl的中間值的電壓Vm。即，利用電阻168的電阻值來調(diào)整電壓Vm。
數(shù)據(jù)讀出電路52a通過放大節(jié)點(diǎn)Ns1與節(jié)點(diǎn)Ns2的電壓差來檢測(cè)并放大與存儲(chǔ)數(shù)據(jù)的電平對(duì)應(yīng)的選擇存儲(chǔ)單元中的電壓變化，輸出讀出數(shù)據(jù)DOUT。
此外，基準(zhǔn)電壓布線SL與接地電壓Vss結(jié)合的區(qū)域與對(duì)位線BL供給讀出電流Is的區(qū)域位于夾住存儲(chǔ)器陣列10在列方向上互為相反的一側(cè)。
參照?qǐng)D3，基準(zhǔn)電壓布線SL在與位線BL為同一布線層(例如，M2)中以同一形狀和用同一材料被形成。由此，將基準(zhǔn)電壓布線SL和位線BL的每單位長(zhǎng)度的電阻值設(shè)定為同樣的值。
通過這樣來形成基準(zhǔn)電壓布線SL和位線BL，同時(shí)如圖2中所示，通過在存儲(chǔ)器陣列的一端和與其相反一側(cè)(另一端)分別設(shè)置各基準(zhǔn)電壓布線SL與接地電壓Vss的結(jié)合部位和供給讀出電流Is的數(shù)據(jù)總線DB與各位線BL的結(jié)合部位(即，列選擇門CSG)，不論已被選擇的存儲(chǔ)單元行的位置，均可使讀出電流Is的電流路徑中包含的位線BL和基準(zhǔn)電壓布線SL的電阻值之和大體維持為恒定。
由此，可防止讀出電流Is依賴于已被選擇的存儲(chǔ)單元行而變動(dòng)。其結(jié)果，可在存儲(chǔ)器陣列內(nèi)同樣地保持?jǐn)?shù)據(jù)讀出時(shí)的工作容限，充分地確保MRAM器件整體的工作容限。
再有，必須將基準(zhǔn)電壓布線SL設(shè)計(jì)成與位線BL每單位長(zhǎng)度的電阻值相同，只要滿足該條件，也可在不同的金屬布線層中設(shè)置各自的布線。
其次，使用圖4，說明對(duì)于存儲(chǔ)單元的數(shù)據(jù)讀出和數(shù)據(jù)寫入工作。
首先，說明數(shù)據(jù)寫入時(shí)的工作。
在圖2中，省略了與數(shù)據(jù)寫入相關(guān)的外圍電路的配置和結(jié)構(gòu)的圖示，但通過如以下那樣來控制分別與存儲(chǔ)單元行對(duì)應(yīng)地配置的寫入字線WWL、位線BL的電壓和電流，可進(jìn)行數(shù)據(jù)寫入。
字線驅(qū)動(dòng)器30根據(jù)行譯碼器20的行選擇結(jié)果，將與選擇行對(duì)應(yīng)的寫入字線WWL的電壓驅(qū)動(dòng)為選擇狀態(tài)(高電平)。在非選擇行中，寫入字線WWL的電壓電平為原有的非選擇狀態(tài)(低電平接地電壓Vss)。
在數(shù)據(jù)寫入時(shí)，在與選擇行對(duì)應(yīng)的寫入字線WWL中，流過數(shù)據(jù)寫入電流Ip。另一方面，在非選擇行中，不流過數(shù)據(jù)寫入電流。
讀出/寫入控制電路50和60通過控制存儲(chǔ)器陣列10兩端的位線BL的電壓，產(chǎn)生與寫入數(shù)據(jù)的數(shù)據(jù)電平對(duì)應(yīng)的方向的數(shù)據(jù)寫入電流。例如，在寫入“1”的存儲(chǔ)數(shù)據(jù)的情況下，將讀出/寫入控制電路60側(cè)的位線電壓設(shè)定為高電壓狀態(tài)(電源電壓Vcc)，將相反一側(cè)的讀出/寫入控制電路50側(cè)的位線電壓設(shè)定為低電壓狀態(tài)(接地電壓Vss)。由此，在從讀出/寫入控制電路60朝向50的方向上，數(shù)據(jù)寫入電流+Iw流過位線BL。另一方面，在寫入“0”的存儲(chǔ)數(shù)據(jù)的情況下，將讀出/寫入控制電路50側(cè)和60側(cè)的位線電壓分別設(shè)定為高電壓狀態(tài)(電源電壓Vcc)和低電壓狀態(tài)(接地電壓Vss)，在從讀出/寫入控制電路50朝向60的方向上，數(shù)據(jù)寫入電流-Iw流過位線BL。
此時(shí)，沒有必要使數(shù)據(jù)寫入電流±Iw流過各位線BL，讀出/寫入控制電路50和60可這樣來控制上述的位線BL的電壓，即，經(jīng)數(shù)據(jù)總線DB和列選擇門CSG1～CSGm，使數(shù)據(jù)寫入電流±Iw有選擇地流過與選擇列對(duì)應(yīng)的一部分位線。
其次，說明數(shù)據(jù)讀出時(shí)的工作。
如在圖2中已說明的那樣，在數(shù)據(jù)讀出工作之前，例如將各位線BL預(yù)充電到電源電壓Vcc。對(duì)于數(shù)據(jù)總線DB，也同樣地預(yù)充電到電源電壓Vcc。
在數(shù)據(jù)讀出時(shí)，字線驅(qū)動(dòng)器30根據(jù)行譯碼器20的行選擇結(jié)果，將與選擇行對(duì)應(yīng)的讀出字線RWL的電壓驅(qū)動(dòng)為選擇狀態(tài)(高電平)。在非選擇行中，將讀出字線RWL的電壓電平維持為原有的非選擇狀態(tài)(低電平)。此外，關(guān)于與以后說明的虛設(shè)存儲(chǔ)單元對(duì)應(yīng)的虛設(shè)讀出字線，也根據(jù)行選擇結(jié)果而被驅(qū)動(dòng)。
在已被選擇的存儲(chǔ)單元行中，如果讀出字線RWL被激活為高電平，則對(duì)應(yīng)的存取晶體管ATR接通，磁隧道結(jié)部MTJ被下拉到接地電壓Vss。另一方面，在已被選擇的存儲(chǔ)單元列中，利用數(shù)據(jù)讀出電路52a，在對(duì)應(yīng)的位線BL中經(jīng)列選擇門CSG和數(shù)據(jù)總線DB流過恒定的讀出電流Is。
因而，與所選擇的存儲(chǔ)單元對(duì)應(yīng)的位線BL和數(shù)據(jù)總線DB被收斂到對(duì)應(yīng)于與存儲(chǔ)數(shù)據(jù)電平所對(duì)應(yīng)的磁隧道結(jié)部MTJ的電阻值的電壓(Vh或Vl)。另一方面，關(guān)于屬于已被選擇的存儲(chǔ)單元行的存儲(chǔ)單元中的非選擇的存儲(chǔ)單元列，由于不與數(shù)據(jù)總線DB連接，故位線BL的電壓下降到接地電壓Vss。
利用這樣的數(shù)據(jù)讀出工作，可將與存儲(chǔ)數(shù)據(jù)電平對(duì)應(yīng)的存儲(chǔ)單元MC的電阻值的差別變換為電位差并進(jìn)行檢測(cè)放大，來進(jìn)行數(shù)據(jù)讀出。
此外，即使將位線BL的預(yù)充電電壓定為接地電壓Vss，也可進(jìn)行數(shù)據(jù)讀出。
圖5是說明將預(yù)充電電壓定為接地電壓Vss時(shí)的對(duì)于存儲(chǔ)單元的數(shù)據(jù)讀出和數(shù)據(jù)寫入的時(shí)序圖。
參照?qǐng)D5，在數(shù)據(jù)寫入時(shí)，將數(shù)據(jù)總線DB的數(shù)據(jù)寫入結(jié)束后的設(shè)定電壓設(shè)定為接地電壓Vss，以準(zhǔn)備數(shù)據(jù)讀出中的預(yù)充電，這一點(diǎn)與圖4相比是不同的。由于其它的信號(hào)布線的電壓和電流波形與圖4中示出的相同，故不重復(fù)進(jìn)行詳細(xì)的說明。
在數(shù)據(jù)讀出之前，將位線BL和數(shù)據(jù)總線DB預(yù)充電到接地電壓Vss。
在數(shù)據(jù)讀出時(shí)，與已被選擇的存儲(chǔ)單元列對(duì)應(yīng)的位線BL經(jīng)列選擇門CSG和數(shù)據(jù)總線DB被數(shù)據(jù)讀出電路52a上拉，接受讀出電流Is的供給。另一方面，與非選擇存儲(chǔ)單元列對(duì)應(yīng)的位線維持為接地電壓Vss。
在與選擇存儲(chǔ)單元對(duì)應(yīng)的位線BL和數(shù)據(jù)總線DB中，產(chǎn)生與存儲(chǔ)數(shù)據(jù)電平對(duì)應(yīng)的電壓變化(上升)。其結(jié)果，與圖4的情況同樣，位線BL和數(shù)據(jù)總線DB被收斂到對(duì)應(yīng)于與存儲(chǔ)數(shù)據(jù)電平所對(duì)應(yīng)的磁隧道結(jié)部MTJ的電阻值的電壓。由此，可將反映了存儲(chǔ)數(shù)據(jù)電平的存儲(chǔ)單元的電阻值的差別變換為電位差，來進(jìn)行數(shù)據(jù)讀出。
如在圖4和圖5中已說明的那樣，將數(shù)據(jù)讀出前的位線BL和數(shù)據(jù)總線DB的預(yù)充電電壓定為電源電壓Vcc和接地電壓Vss的哪一個(gè)都能進(jìn)行數(shù)據(jù)讀出。
但是，在將預(yù)充電電壓定為接地電壓Vss的情況下，由于只在已被選擇的位線BL中流過讀出電流Is，對(duì)于非選擇的位線BL沒有必要流過預(yù)充電用的充電電流及其放電電流，故可減少功耗。
另一方面，在將電源電壓Vcc定為預(yù)充電電壓的情況下，雖然功耗相對(duì)地增加，但由于可使位線BL和數(shù)據(jù)總線DB的電壓變化快速地產(chǎn)生，故可使數(shù)據(jù)讀出實(shí)現(xiàn)高速化。因而，考慮這樣的特性來設(shè)定預(yù)充電電壓即可。
〔實(shí)施例1的變例1〕參照?qǐng)D6，在實(shí)施例1的變例1的結(jié)構(gòu)中，與圖2中示出的實(shí)施例1的結(jié)構(gòu)相比，在行方向上相鄰的存儲(chǔ)單元間共有基準(zhǔn)電壓布線SL這一點(diǎn)上不同。例如，屬于分別與位線BL1和BL2對(duì)應(yīng)的第1和第2存儲(chǔ)單元列的存儲(chǔ)單元共有同一基準(zhǔn)電壓布線SL1。對(duì)于以后的存儲(chǔ)單元列，也同樣地配置基準(zhǔn)電壓布線SL。因而，在存儲(chǔ)器陣列10整體中，配置k條(k用m/2示出的自然數(shù))基準(zhǔn)電壓布線SL1～SLk。
再有，在圖6中，代表性地圖示了與在存儲(chǔ)器陣列10中以行列狀配置的存儲(chǔ)單元MC中的第j(j1～n的自然數(shù))存儲(chǔ)單元行對(duì)應(yīng)的讀出字線RWLj和對(duì)應(yīng)的存儲(chǔ)單元的一部分，但在其它的存儲(chǔ)單元行和存儲(chǔ)單元列中也同樣地配置了讀出字線和存儲(chǔ)單元MC。在以后的圖面中，存儲(chǔ)器陣列10的圖示也是同樣的。
此外，預(yù)充電晶體管64-1～64-m響應(yīng)于位線預(yù)充電信號(hào)BLPR，將對(duì)應(yīng)的位線BL1～BLm中的每一條預(yù)充電到接地電壓Vss。
這樣，通過將位線BL的預(yù)充電電壓設(shè)定為與作為讀出基準(zhǔn)電壓供給的接地電壓Vss相同，即使在對(duì)應(yīng)的讀出字線RWL已被激活的情況下，在與非選擇的存儲(chǔ)單元列對(duì)應(yīng)的位線BL中也不會(huì)流過電流，可共有基準(zhǔn)電壓布線SL。其結(jié)果，可削減信號(hào)布線數(shù)目，進(jìn)一步使存儲(chǔ)器陣列10實(shí)現(xiàn)高集成化。
由于其它的部分的結(jié)構(gòu)和工作與實(shí)施例1相同，故不重復(fù)進(jìn)行詳細(xì)的說明。
即，由于將由相鄰的存儲(chǔ)單元列共有的基準(zhǔn)電壓布線SL中的每一條和位線BL中每一條與實(shí)施例1同樣地形成為每單位長(zhǎng)度的電阻值相同，故可在存儲(chǔ)器陣列內(nèi)同樣地保持?jǐn)?shù)據(jù)讀出時(shí)的工作容限，充分地確保MRAM器件整體的工作容限。
〔實(shí)施例1的變例2〕參照?qǐng)D7，在實(shí)施例1的變例2的結(jié)構(gòu)中，按照折疊型結(jié)構(gòu)來配置各位線BL。
在存儲(chǔ)器陣列10中，分別與存儲(chǔ)單元列對(duì)應(yīng)地還配置與位線BL1～BLm互補(bǔ)的位線/BL1～/BLm。位線BL1和位線/BL1構(gòu)成位線對(duì)。在以后的存儲(chǔ)單元列中，也同樣地構(gòu)成位線對(duì)。
與實(shí)施例1中的位線BL和基準(zhǔn)電壓布線SL同樣地配置位線/BL1～/BLm中的每一條，使其與位線BL1～BLm中的每一條的每單位長(zhǎng)度的電阻值相同。
再有，在分別總稱分別構(gòu)成位線對(duì)的各一方和各另一方的位線BL1～BLm和位線/BL1～/BLm的情況下，假定也標(biāo)記為位線BL和/BL。
基準(zhǔn)電壓布線SL1～SLm與相鄰的存儲(chǔ)單元列中的每一列對(duì)應(yīng)地被配置，在屬于相鄰地配置的同一存儲(chǔ)單元列的存儲(chǔ)單元間被共有。
與實(shí)施例1同樣地配置基準(zhǔn)電壓布線SL1～SLm中的每一條，使其與位線BL1、/BL1～BLm、/BLm中的每一條的每單位長(zhǎng)度的電阻值相同。
存儲(chǔ)單元MC在每一行中與位線BL1～BLm和位線/BL1～/BLm的各某一方連接。例如，屬于第j存儲(chǔ)單元行的存儲(chǔ)單元MC與位線BL1～BLm連接，屬于第(j+1)存儲(chǔ)單元行的存儲(chǔ)單元MC與位線/BL1～/BLm連接。
其結(jié)果，如果讀出字線RWL根據(jù)行選擇結(jié)果有選擇地被激活，則位線對(duì)的各一方BL1～BLm和位線對(duì)的各另一方/BL1～/BLm的某一方與MTJ存儲(chǔ)單元MC連接。
存儲(chǔ)器陣列10還具有與位線BL1、/BL1～BLm、/BLm中的每一條對(duì)應(yīng)地、以形成虛設(shè)行的方式設(shè)置的多個(gè)虛設(shè)存儲(chǔ)單元DMC。
虛設(shè)存儲(chǔ)單元DMC中的每一個(gè)具有虛設(shè)存儲(chǔ)部DMTJ和虛設(shè)存取晶體管DATR。
利用虛設(shè)讀出字線DRWL0和虛設(shè)讀出字線DRWL1的某一方選擇虛設(shè)存儲(chǔ)單元DMC。由虛設(shè)讀出字線DRWL0選擇的虛設(shè)存儲(chǔ)單元組具有響應(yīng)于虛設(shè)讀出字線DRWL0的激活而導(dǎo)通的存取晶體管DATR。因而，響應(yīng)于虛設(shè)讀出字線DRWL0的激活，在位線BL1～BLm與基準(zhǔn)電壓布線SL1～SLm中的每一條之間導(dǎo)電性地連接虛設(shè)存儲(chǔ)部DMTJ。
另一方面，由虛設(shè)讀出字線DRWL1選擇的剩下的虛設(shè)存儲(chǔ)單元組具有響應(yīng)于虛設(shè)讀出字線DRWL1的激活而導(dǎo)通的存取晶體管DATR。因而，響應(yīng)于虛設(shè)讀出字線DRWL1的激活，在位線/BL1～/BLm與基準(zhǔn)電壓布線SL1～SLm中的每一條之間導(dǎo)電性地連接虛設(shè)存儲(chǔ)部DMTJ。
利用字線驅(qū)動(dòng)器30有選擇地激活虛設(shè)讀出字線DRWL0和DRWL1，以使位線對(duì)的各一方BL1～BLm和位線對(duì)的各另一方/BL1～/BLm中的與屬于已被選擇的存儲(chǔ)單元行的存儲(chǔ)單元MC成為非連接的一方分別與虛設(shè)存儲(chǔ)單元DMC連接。其結(jié)果，位線對(duì)的各一方BL1～BLm和位線對(duì)的各另一方/BL1～/BLm分別與已被選擇的存儲(chǔ)單元行對(duì)應(yīng)的m個(gè)MTJ存儲(chǔ)單元和m個(gè)虛設(shè)存儲(chǔ)單元的各一方連接。
如已說明的那樣，存儲(chǔ)單元MC的電阻值根據(jù)存儲(chǔ)數(shù)據(jù)的電平而變化。在此，如果將存儲(chǔ)了高電平(“1”)數(shù)據(jù)的情況下的MTJ存儲(chǔ)單元的電阻值定為Rh，將存儲(chǔ)了低電平(“0”)數(shù)據(jù)的情況下的存儲(chǔ)單元MC的電阻值定為Rl，則將虛設(shè)存儲(chǔ)部DMTJ的電阻值Rd設(shè)定為Rh和Rl的中間值。由此，通過比較與虛設(shè)存儲(chǔ)單元DMC連接的位線中產(chǎn)生的電壓變化與與存儲(chǔ)單元MC連接的位線中產(chǎn)生的電壓變化，可讀出成為數(shù)據(jù)讀出的對(duì)象的所選擇的存儲(chǔ)單元中的存儲(chǔ)數(shù)據(jù)電平。
再者，配置與數(shù)據(jù)總線DB互補(bǔ)的數(shù)據(jù)總線/DB。數(shù)據(jù)總線DB和數(shù)據(jù)總線/DB構(gòu)成數(shù)據(jù)總線對(duì)DBP。
與實(shí)施例1中的對(duì)于位線BL的基準(zhǔn)電壓布線SL同樣地配置數(shù)據(jù)總線/DB，使其與數(shù)據(jù)總線DB的每單位長(zhǎng)度的電阻值相同。
列選擇門CSG1～CSGm中的每一個(gè)具有分別導(dǎo)電性地連接在對(duì)應(yīng)于數(shù)據(jù)總線DB和數(shù)據(jù)總線/DB的位線BL與/BL之間的2個(gè)晶體管開關(guān)。這些晶體管開關(guān)響應(yīng)于對(duì)應(yīng)的列選擇線CSL的激活而導(dǎo)通。由此，對(duì)于構(gòu)成與已被選擇的存儲(chǔ)單元列對(duì)應(yīng)的位線對(duì)的位線BL與/BL中的每一條，經(jīng)數(shù)據(jù)總線DB、/DB和列選擇門CSG，由數(shù)據(jù)讀出電路52b供給讀出電流Is。
數(shù)據(jù)讀出電路52b與圖2中示出的數(shù)據(jù)讀出電路52a相比，在不具備電阻168和晶體管64導(dǎo)電性地連接在與數(shù)據(jù)總線/DB連接的節(jié)點(diǎn)Nr2與節(jié)點(diǎn)Ns2之間這一點(diǎn)上不同。由于數(shù)據(jù)讀出電路52b的其它的部分的結(jié)構(gòu)與數(shù)據(jù)讀出電路52a相同，故不重復(fù)進(jìn)行詳細(xì)的說明。
數(shù)據(jù)讀出電路52b對(duì)于數(shù)據(jù)總線DB和/DB分別供給同一讀出電流Is，同時(shí)檢測(cè)并放大數(shù)據(jù)總線DB與/DB之間的電壓差，進(jìn)行數(shù)據(jù)讀出。
通過作成這樣的結(jié)構(gòu)，除了由實(shí)施例1的結(jié)構(gòu)所獲得的效果外，由于可根據(jù)折疊型位線結(jié)構(gòu)進(jìn)行數(shù)據(jù)讀出，故可充分地確保數(shù)據(jù)讀出容限，還可使數(shù)據(jù)讀出工作變得穩(wěn)定。
此外，由于對(duì)存儲(chǔ)單元MC供給的讀出電流(圖中的Isc)和對(duì)虛設(shè)存儲(chǔ)單元DMC供給的讀出電流(圖中的Isd)中的每一電流包含的位線BL和基準(zhǔn)電壓布線SL的電阻值之和相同，故可將這些讀出電流設(shè)定為同一電平，可使互補(bǔ)地工作的數(shù)據(jù)讀出的容限提高。
再有，在圖7中，由于示出了在存儲(chǔ)器陣列10的端部配置虛設(shè)存儲(chǔ)單元DMC的結(jié)構(gòu)，故即使在存儲(chǔ)單元MC和虛設(shè)存儲(chǔ)單元DMC中共有基準(zhǔn)電壓布線SL，也沒有大的障礙。但是，在由于虛設(shè)存儲(chǔ)單元的配置而在基準(zhǔn)電壓布線的共有方面出現(xiàn)障礙的情況下，也可在虛設(shè)存儲(chǔ)單元DMC用和正常的存儲(chǔ)單元MC用方面獨(dú)立地配置基準(zhǔn)電壓布線SL。
〔實(shí)施例2〕在實(shí)施例2中，說明防止數(shù)據(jù)總線DB上的讀出電流路徑中的電阻值因已被選擇的存儲(chǔ)單元列的位置不同而引起的變動(dòng)。
參照?qǐng)D8，在實(shí)施例2的結(jié)構(gòu)中，除了圖2中示出的實(shí)施例1的結(jié)構(gòu)外，在配置模擬數(shù)據(jù)總線SDB這一點(diǎn)上不同。這樣來配置模擬數(shù)據(jù)總線SDB，即，使其與實(shí)施例1中的基準(zhǔn)電壓布線SL與位線BL之間的關(guān)系相同，在與數(shù)據(jù)總線DB之間每單位長(zhǎng)度的電阻值相同。在夾住存儲(chǔ)器陣列10與數(shù)據(jù)總線DB相反一側(cè)的區(qū)域中沿行方向配置模擬數(shù)據(jù)總線SDB。
模擬數(shù)據(jù)總線SDB與作為讀出基準(zhǔn)電壓的接地電壓Vss結(jié)合。
數(shù)據(jù)讀出電路52a與數(shù)據(jù)總線DB連接的區(qū)域與模擬數(shù)據(jù)總線SDB與接地電壓Vss結(jié)合的區(qū)域位于沿行方向夾住存儲(chǔ)器陣列10互為相反的一側(cè)。
再者，模擬數(shù)據(jù)總線SDB與基準(zhǔn)電壓布線SL1～SLm中的每一條導(dǎo)電性地連接。因而，各基準(zhǔn)電壓布線SL經(jīng)模擬數(shù)據(jù)總線SDB與接地電壓Vss結(jié)合。
在各存儲(chǔ)單元列中共同地配置模擬數(shù)據(jù)總線SDB。因而，為了謀求數(shù)據(jù)讀出的高精度化，必須將各位線BL的預(yù)充電電壓設(shè)定為與讀出基準(zhǔn)電壓相同的電壓、即接地電壓Vss，以免數(shù)據(jù)讀出電流Is以外的電流流過模擬數(shù)據(jù)總線SDB。
通過作成這樣的結(jié)構(gòu)，即使所選擇的存儲(chǔ)單元列的位置發(fā)生變化，也可使讀出電流Is的電流路徑中包含的數(shù)據(jù)總線DB和模擬數(shù)據(jù)總線SDB的電阻值的和大體維持為恒定。由此，可進(jìn)一步防止讀出電流Is的電流值因已被選擇的存儲(chǔ)單元列不同而引起的變動(dòng)。其結(jié)果，可在存儲(chǔ)器陣列內(nèi)進(jìn)一步同樣地維持?jǐn)?shù)據(jù)讀出時(shí)的工作容限，充分地確保MRAM器件整體的工作容限。
〔實(shí)施例2的變例1〕參照?qǐng)D9，在實(shí)施例2的變例1的結(jié)構(gòu)中，除了圖6中示出的實(shí)施例1的變例1的結(jié)構(gòu)外，還配置與圖8同樣的模擬數(shù)據(jù)總線SDB。由相鄰的存儲(chǔ)單元共有的基準(zhǔn)電壓布線SL1～SLk中的每一條經(jīng)模擬數(shù)據(jù)總線SDB與接地電壓Vss結(jié)合。由于其它的部分的結(jié)構(gòu)與圖6相同，故不重復(fù)進(jìn)行詳細(xì)的說明。
通過作成這樣的結(jié)構(gòu)，可防止讀出電流Is的電流值因已被選擇的存儲(chǔ)單元列不同而引起的變動(dòng)。其結(jié)果，除了實(shí)施例1的變例1的效果外，還可在存儲(chǔ)器陣列內(nèi)同樣地維持?jǐn)?shù)據(jù)讀出時(shí)的工作容限。
〔實(shí)施例2的變例2〕參照?qǐng)D10，在實(shí)施例2的變例2的結(jié)構(gòu)中，除了圖7中示出的實(shí)施例1的變例2的結(jié)構(gòu)外，還配置模擬數(shù)據(jù)總線SDB和模擬虛設(shè)數(shù)據(jù)總線SDBd。在夾住存儲(chǔ)器陣列10與數(shù)據(jù)總線DB相反一側(cè)的區(qū)域中沿行方向配置模擬數(shù)據(jù)總線SDB和模擬虛設(shè)數(shù)據(jù)總線SDBd。
與實(shí)施例1中的基準(zhǔn)電壓布線SL與位線BL之間的關(guān)系同樣地配置模擬數(shù)據(jù)總線SDB和模擬虛設(shè)數(shù)據(jù)總線SDBd中的每一條和數(shù)據(jù)總線DB和/DB中的每一條，使其每單位長(zhǎng)度的電阻值相同。
模擬數(shù)據(jù)總線SDB和模擬虛設(shè)數(shù)據(jù)總線SDBd中的每一條與作為讀出基準(zhǔn)電壓的接地電壓Vss結(jié)合。數(shù)據(jù)讀出電路52b與數(shù)據(jù)總線DB和/DB連接的區(qū)域與模擬數(shù)據(jù)總線SDB和模擬虛設(shè)數(shù)據(jù)總線SDBd與接地電壓Vss結(jié)合的區(qū)域位于沿行方向夾住存儲(chǔ)器陣列10互為相反的一側(cè)。
獨(dú)立地配置對(duì)存儲(chǔ)單元MC供給接地電壓Vss用的基準(zhǔn)電壓布線SL1～SLm和對(duì)虛設(shè)存儲(chǔ)單元DMC供給接地電壓Vss用的虛設(shè)基準(zhǔn)電壓布線SLd1～SLdm。再有，在總稱虛設(shè)基準(zhǔn)電壓布線SLd1～SLdm的情況下，假定只使用符號(hào)SLd。
模擬數(shù)據(jù)總線SDB與基準(zhǔn)電壓布線SL1～SLm中的每一條連接，模擬虛設(shè)數(shù)據(jù)總線SDBd與虛設(shè)基準(zhǔn)電壓布線SLd1～SLdm中的每一條連接。
與實(shí)施例1中的基準(zhǔn)電壓布線SL與位線BL之間的關(guān)系同樣地形成各基準(zhǔn)電壓布線SL和各虛設(shè)基準(zhǔn)電壓布線SLd，使其與各位線BL每單位長(zhǎng)度的電阻值相同。由于其它的部分的結(jié)構(gòu)與圖7相同，故不重復(fù)進(jìn)行詳細(xì)的說明。
通過作成這樣的結(jié)構(gòu)，在存儲(chǔ)器陣列10內(nèi)，可與所選擇的存儲(chǔ)單元MC所屬的行和列這兩者無關(guān)地將讀出電流Is的電流路徑中包含的信號(hào)布線的電阻值之和大體維持為恒定值，可防止讀出電流Is的變動(dòng)。
此外，由于即使對(duì)于存儲(chǔ)單元MC供給的讀出電流(圖中的Isc)和對(duì)虛設(shè)存儲(chǔ)單元DMC供給的讀出電流(圖中的Isd)，也與所選擇的存儲(chǔ)單元MC所屬的行和列這兩者無關(guān)，可設(shè)定為同一電平，故可使互補(bǔ)地工作的數(shù)據(jù)讀出的容限提高。
其結(jié)果，除了實(shí)施例1的變例2的效果外，還可在存儲(chǔ)器陣列內(nèi)同樣地維持?jǐn)?shù)據(jù)讀出時(shí)的工作容限。
〔實(shí)施例3〕
參照?qǐng)D11，在實(shí)施例3的結(jié)構(gòu)中，將虛設(shè)存儲(chǔ)單元DMC配置成構(gòu)成虛設(shè)列。與其相對(duì)應(yīng)，在存儲(chǔ)器陣列10中與虛設(shè)列對(duì)應(yīng)地設(shè)置虛設(shè)位線DBL和虛設(shè)基準(zhǔn)電壓布線SLd。
與實(shí)施例1中的基準(zhǔn)電壓布線SL與位線BL之間的關(guān)系同樣地形成各基準(zhǔn)電壓布線SL、虛設(shè)基準(zhǔn)電壓布線SLd、各位線BL和虛設(shè)位線DBL，使其每單位長(zhǎng)度的電阻值相同。由于其它的部分的結(jié)構(gòu)與圖7相同，故不重復(fù)進(jìn)行詳細(xì)的說明。
在構(gòu)成數(shù)據(jù)總線對(duì)DBP的數(shù)據(jù)線的一方/DB與虛設(shè)位線DBL之間配置列選擇門CSGd。列選擇門CSGd響應(yīng)于列選擇線CSLd的激活而導(dǎo)通。在數(shù)據(jù)讀出時(shí)，列選擇線CSLd與所選擇的存儲(chǔ)單元列無關(guān)地被激活。
通過作成這樣的結(jié)構(gòu)，即使在以構(gòu)成虛設(shè)列的方式配置虛設(shè)存儲(chǔ)單元DMC的情況下，也可與實(shí)施例2的變例2同樣地謀求數(shù)據(jù)讀出工作的穩(wěn)定。
再有，存儲(chǔ)器陣列10中的與存儲(chǔ)單元MC對(duì)應(yīng)的基準(zhǔn)電壓布線SL的配置與實(shí)施例2的變例1同樣地在相鄰的存儲(chǔ)單元行間共有，也可謀求存儲(chǔ)器陣列10的高集成化。
〔實(shí)施例4〕在實(shí)施例4中，說明應(yīng)用了分層數(shù)據(jù)線結(jié)構(gòu)的數(shù)據(jù)讀出。
圖12是用來示出本發(fā)明的實(shí)施例4的MRAM器件的與數(shù)據(jù)讀出相關(guān)的結(jié)構(gòu)的圖。
參照?qǐng)D12，在實(shí)施例4的MRAM器件中，以行列狀配置多個(gè)存儲(chǔ)器陣列。這些存儲(chǔ)器陣列沿列方向被分割為多個(gè)塊BLKa、BLKb、…。
在圖12中，代表性地例示存儲(chǔ)器陣列10-a1、10-a2、10-b1、10-b2。列方向上相鄰的10-a1和10-a2屬于同一個(gè)塊BLKa。同樣，10-b1和10-b2屬于同一個(gè)塊BLKb。
與各個(gè)塊對(duì)應(yīng)地配置數(shù)據(jù)讀出電路、總體數(shù)據(jù)總線對(duì)和模擬總體數(shù)據(jù)總線。在圖12中代表性地示出與塊BLKa對(duì)應(yīng)的數(shù)據(jù)讀出電路53-a、總體數(shù)據(jù)總線對(duì)GDBPa和模擬總體數(shù)據(jù)總線SGDBa以及與塊BLKb對(duì)應(yīng)的數(shù)據(jù)讀出電路53-b、總體數(shù)據(jù)總線對(duì)GDBPb和模擬總體數(shù)據(jù)總線SGDBb。
總體數(shù)據(jù)總線對(duì)GDBPa由總體數(shù)據(jù)總線GDBa和/GDBa構(gòu)成。同樣，總體數(shù)據(jù)總線對(duì)GDBPb由總體數(shù)據(jù)總線GDBb和/GDBb構(gòu)成。
在數(shù)據(jù)讀出時(shí)，在各個(gè)塊中獨(dú)立地選擇存儲(chǔ)單元。數(shù)據(jù)讀出電路53-a和53-b中的每一個(gè)對(duì)于構(gòu)成對(duì)應(yīng)的總體數(shù)據(jù)總線對(duì)的總體數(shù)據(jù)總線中的每一個(gè)供給讀出電流Is，進(jìn)行數(shù)據(jù)讀出。數(shù)據(jù)讀出電路53-a和53-b的結(jié)構(gòu)和工作與圖7中示出的數(shù)據(jù)讀出電路52b相同，故不重復(fù)進(jìn)行詳細(xì)的說明。
以下在總括地表示總體數(shù)據(jù)總線對(duì)、總體數(shù)據(jù)總線和模擬總體數(shù)據(jù)總線的情況下，分別使用符號(hào)GDBP、GDB(/GDB)和SGDB來標(biāo)記，在表示特定的總體數(shù)據(jù)總線對(duì)、總體數(shù)據(jù)總線和模擬總體數(shù)據(jù)總線的情況下，對(duì)這些符號(hào)附加數(shù)字，如GDBPa、GDBa(/GDBa)和SGDBa那樣來標(biāo)記。
沿列方向配置總體數(shù)據(jù)總線GDB、/GDB和模擬總體數(shù)據(jù)總線SGDB。將總體數(shù)據(jù)總線GDB、/GDB和模擬總體數(shù)據(jù)總線SGDB中的每一條配置成每單位長(zhǎng)度的電阻值相同。
各數(shù)據(jù)讀出電路53與總體數(shù)據(jù)總線對(duì)GDBP連接的區(qū)域與各模擬總體數(shù)據(jù)總線SGDB與作為讀出基準(zhǔn)電壓的接地電壓Vss結(jié)合的區(qū)域位于夾住以行列狀配置的存儲(chǔ)器陣列組互為相反的一側(cè)。
通過作成這樣的結(jié)構(gòu)，在各個(gè)塊中，可與所選擇的存儲(chǔ)單元MC所屬的存儲(chǔ)器陣列的位置無關(guān)地將數(shù)據(jù)讀出電流的路徑中包含的總體數(shù)據(jù)總線GDB(/GDB)和模擬總體數(shù)據(jù)總線SGDB的電阻值之和大體為恒定，可將讀出電流Is維持為恒定。
存儲(chǔ)器陣列10-a1、10-a2、…中的每一個(gè)具有與圖10中示出的存儲(chǔ)器陣列10同樣的結(jié)構(gòu)。因而，關(guān)于各自的存儲(chǔ)器陣列內(nèi)及其周邊配置的多個(gè)存儲(chǔ)單元MC、位線BL、基準(zhǔn)電壓布線SL和列選擇門CSG，不加特別區(qū)分地使用總括的符號(hào)來標(biāo)記其每一個(gè)。
分別與這些存儲(chǔ)器陣列中的每一個(gè)對(duì)應(yīng)地設(shè)置與對(duì)應(yīng)的總體數(shù)據(jù)總線對(duì)GDBP連接的局部數(shù)據(jù)總線對(duì)LDBP。各局部數(shù)據(jù)總線對(duì)LDBP相當(dāng)于圖10中示出的數(shù)據(jù)總線對(duì)DBP，具有局部數(shù)據(jù)總線LDB和/LDB。
在圖12中，代表性地示出與存儲(chǔ)器陣列10-a1、10-a2、10-b1和10-b2中的每一個(gè)對(duì)應(yīng)地配置的局部數(shù)據(jù)總線對(duì)LDBPa1、LDBPa2、LDBPb1和LDBPb2。
局部數(shù)據(jù)總線對(duì)LDBPa1由局部數(shù)據(jù)總線LDBa1和/LDBa1構(gòu)成。局部數(shù)據(jù)總線對(duì)LDBPa2由局部數(shù)據(jù)總線LDBa2和/LDBa2構(gòu)成。局部數(shù)據(jù)總線對(duì)LDBPb1由局部數(shù)據(jù)總線LDBb1和/LDBb1構(gòu)成。局部數(shù)據(jù)總線對(duì)LDBPb2由局部數(shù)據(jù)總線LDBb2和/LDBb2構(gòu)成。
以下在總稱這些局部數(shù)據(jù)總線對(duì)和局部數(shù)據(jù)總線的情況下，假定只使用符號(hào)LDBP和LDB(/LDB)。
與各存儲(chǔ)器陣列相對(duì)應(yīng)，與存儲(chǔ)單元列對(duì)應(yīng)地分別配置與圖7同樣的列選擇門CSG。列選擇門CSG根據(jù)對(duì)應(yīng)的列選擇線CSL的激活有選擇地導(dǎo)通。列選擇線CSL可在行方向上相鄰的存儲(chǔ)器陣列間共有。
存儲(chǔ)器陣列中的住線BL和/BL經(jīng)對(duì)應(yīng)的列選擇門，與構(gòu)成局部數(shù)據(jù)總線對(duì)LDBP的局部數(shù)據(jù)總線LDB和/LDB中的每一條導(dǎo)電性地連接。
通過以這種方式使數(shù)據(jù)總線分層化，可降低總體數(shù)據(jù)總線對(duì)GDBP和局部數(shù)據(jù)總線對(duì)LDBP的負(fù)載電容，可使數(shù)據(jù)讀出實(shí)現(xiàn)高速化。
再者，與各存儲(chǔ)器陣列相對(duì)應(yīng)，配置與圖7中示出的模擬數(shù)據(jù)總線SDB相當(dāng)?shù)哪M局部數(shù)據(jù)總線SLDB。在圖12中代表性地示出與存儲(chǔ)器陣列10-a1、10-a2、10-b1和10-b2中的每一個(gè)對(duì)應(yīng)地配置的模擬局部數(shù)據(jù)總線SLDBa1、SLDBa2、SLDBb1和SLDBb2。
將各模擬局部數(shù)據(jù)總線SLDB設(shè)計(jì)成與構(gòu)成局部數(shù)據(jù)總線對(duì)LDBP的局部數(shù)據(jù)總線LDB和/LDB中的每一條每單位長(zhǎng)度的電阻值相同。
為了標(biāo)記上的方便起見，雖然省略了標(biāo)記，但在各存儲(chǔ)器陣列中配置與圖10中示出的虛設(shè)存儲(chǔ)單元DMC、虛設(shè)基準(zhǔn)電壓布線SLd和模擬虛設(shè)數(shù)據(jù)總線SDBd相當(dāng)?shù)牟季€。
因而，與實(shí)施例2的變例2相同，在各存儲(chǔ)器陣列內(nèi)，可與所選擇的存儲(chǔ)單元的位置無關(guān)地將讀出電流Is維持為恒定。其結(jié)果，在實(shí)施例4的MRAM器件中，通過使數(shù)據(jù)總線分層化，在謀求數(shù)據(jù)讀出的高速化的同時(shí)，可與所選擇的存儲(chǔ)器陣列和存儲(chǔ)單元的位置無關(guān)地將數(shù)據(jù)讀出容限確保為相同，可進(jìn)行穩(wěn)定的數(shù)據(jù)讀出。
再有，關(guān)于以行列狀配置的存儲(chǔ)器陣列的每一個(gè)，也可應(yīng)用在實(shí)施例1至3及其變例中示出的任一存儲(chǔ)器陣列10的結(jié)構(gòu)。此時(shí)，根據(jù)需要，不將總體數(shù)據(jù)總線對(duì)和局部數(shù)據(jù)總線對(duì)作為數(shù)據(jù)總線對(duì)來配置，而是作為單線的數(shù)據(jù)線來配置，同時(shí)使數(shù)據(jù)讀出電路53的結(jié)構(gòu)與圖2中示出的數(shù)據(jù)讀出電路52a相同即可。
再有，在實(shí)施例1至4及其變例中，只示出了由基準(zhǔn)電壓布線SL供給的讀出基準(zhǔn)電壓是接地電壓Vss的情況，但該讀出基準(zhǔn)電壓也可以是其它的電壓，例如電源電壓Vcc。此時(shí)，在數(shù)據(jù)讀出電路52a、52b和53中，將數(shù)據(jù)總線DB下拉到接地電壓Vss等的在各自的圖中示出的電壓的極性反轉(zhuǎn)即可。
〔實(shí)施例5〕在實(shí)施例5中，說明應(yīng)用了適合于高集成化的、使用二極管作為存取元件的結(jié)構(gòu)的存儲(chǔ)單元的情況下的數(shù)據(jù)讀出的穩(wěn)定化。
參照?qǐng)D13，使用二極管的MTJ存儲(chǔ)單元MCDD具備磁隧道結(jié)部MTJ和存取二極管DM。存取二極管DM以從磁隧道結(jié)部MTJ朝向字線WL的方向?yàn)檎较?，連接在兩者之間。位線BL被設(shè)置在與字線WL交叉的方向上，與磁隧道結(jié)部MTJ連接。
對(duì)于MTJ存儲(chǔ)單元MCDD的數(shù)據(jù)寫入是通過在字線WL和位線BL中流過數(shù)據(jù)寫入電流來進(jìn)行的。數(shù)據(jù)寫入電流的方向與使用了存取晶體管的存儲(chǔ)單元的情況相同，根據(jù)寫入數(shù)據(jù)的數(shù)據(jù)電平來設(shè)定。
另一方面，在數(shù)據(jù)讀出時(shí)，與已被選擇的存儲(chǔ)單元對(duì)應(yīng)的字線WL被設(shè)定為低電壓(例如，接地電壓Vss)狀態(tài)。此時(shí)，通過將位線BL預(yù)充電到高電壓(例如，電源電壓Vcc)狀態(tài)，存取二極管DM被正偏置而導(dǎo)通，在磁隧道結(jié)部MTJ中流過讀出電流Is。
另一方面，由于與非選擇的存儲(chǔ)單元對(duì)應(yīng)的字線WL被設(shè)定為高電壓狀態(tài)，故對(duì)應(yīng)的存取二極管DM被反偏置，維持非導(dǎo)通狀態(tài)，不流過讀出電流Is。
這樣，即使在使用了存取二極管的MTJ存儲(chǔ)單元中，也可進(jìn)行數(shù)據(jù)讀出和數(shù)據(jù)寫入。
參照?qǐng)D14，由半導(dǎo)體主襯底SUB上的n型區(qū)NAR和在n型區(qū)NAR上被設(shè)置的p型區(qū)PAR來形成存取二極管DM。
與存取二極管DM的陰極相當(dāng)?shù)膎型區(qū)NAR與在金屬布線層M1中形成的字線WL連接。與存取二極管DM的陽極相當(dāng)?shù)膒型區(qū)PAR經(jīng)阻擋金屬140和金屬模150與磁隧道結(jié)部MTJ導(dǎo)電性地連接。位線BL被配置在金屬布線層M2中，與磁隧道結(jié)部MTJ連接。這樣，通過使用存取二極管來代替存取晶體管，可構(gòu)成對(duì)高集成化有利的MTJ存儲(chǔ)單元。
但是，在數(shù)據(jù)寫入時(shí)，由于在字線WL和位線BL中流過數(shù)據(jù)寫入電流，故在這些布線中分別發(fā)生由數(shù)據(jù)寫入電流引起的電壓降。產(chǎn)生了這樣的電壓降的結(jié)果，由于字線WL和位線BL上的電壓分布，在未成為數(shù)據(jù)寫入的對(duì)象的MTJ存儲(chǔ)單元的一部分中，存在存取二極管DM的PN結(jié)導(dǎo)通的可能性。其結(jié)果，由于未預(yù)期的電流流過MTJ存儲(chǔ)單元，存在進(jìn)行錯(cuò)誤的數(shù)據(jù)寫入的可能性。
其次，示出使用了二極管的MTJ存儲(chǔ)單元的另外的結(jié)構(gòu)例。
參照?qǐng)D15，使用二極管的MTJ存儲(chǔ)單元MCD與圖13中示出的結(jié)構(gòu)相同，具備磁隧道結(jié)部MTJ和存取二極管DM。在MTJ存儲(chǔ)單元MCD中，在分割地配置讀出字線RWL和寫入字線WWL這一點(diǎn)上與圖13中示出的MTJ存儲(chǔ)單元MCDD的結(jié)構(gòu)不同。位線BL被配置在與寫入字線WWL和讀出字線RWL交叉的方向上，與磁隧道結(jié)部MTJ導(dǎo)電性地連接。
存取二極管DM以從磁隧道結(jié)部MTJ朝向讀出字線RWL的方向?yàn)檎较?，連接在兩者之間。寫入字線WWL不與其它的布線連接，被設(shè)置接近于磁隧道結(jié)部MTJ。
在MTJ存儲(chǔ)單元MCD中，在數(shù)據(jù)寫入時(shí)，由于沒有必要使電流流過讀出字線RWL，故將讀出字線RWL的電壓穩(wěn)定地維持在高電壓狀態(tài)(電源電壓Vcc)，使存取二極管DM可靠地反偏置，可維持非導(dǎo)通狀態(tài)。因而，與圖13中示出的MTJ存儲(chǔ)單元MCDD相比，可謀求數(shù)據(jù)寫入工作的穩(wěn)定。
參照?qǐng)D16，MTJ存儲(chǔ)單元MCD還具備作為獨(dú)立的布線配置的寫入字線WWL這一點(diǎn)上與圖14中示出的MTJ存儲(chǔ)單元MCDD的結(jié)構(gòu)不同。由于其它的部分的結(jié)構(gòu)與圖14相同，故不重復(fù)進(jìn)行詳細(xì)的說明。寫入字線WWL例如在與讀出字線RWL為同一的金屬布線層M1中形成。
再有，通過在屬于同一行的MTJ存儲(chǔ)單元MCD間導(dǎo)電性地連接與存取二極管DM的陰極相當(dāng)?shù)膎型區(qū)NAR相互間，不特別地設(shè)置讀出字線RWL也能實(shí)現(xiàn)圖15中示出的存取二極管DM與讀出字線RWL的連接關(guān)系。通過這樣來構(gòu)成，則可兼顧高集成度和工作的穩(wěn)定。
再有，由于在圖13和圖15中分別示出的存儲(chǔ)單元MCD和MCDD與數(shù)據(jù)讀出有關(guān)的結(jié)構(gòu)是相同的，故以下代表性地說明配置了存儲(chǔ)單元MCD的存儲(chǔ)器陣列10中的數(shù)據(jù)讀出的穩(wěn)定化。即，在以下的說明中，可將存儲(chǔ)單元MCD置換為存儲(chǔ)單元MCDD。
此外，在以下的說明中，即使在使用了二極管的存儲(chǔ)單元MCD、MCDD中，也與使用了存取晶體管的存儲(chǔ)單元MC相同，關(guān)于與各存儲(chǔ)單元中的磁隧道結(jié)部MTJ相當(dāng)?shù)牟糠郑衫秒娮柚惦S存儲(chǔ)數(shù)據(jù)電平而變化的元件來置換。
參照?qǐng)D17，在存儲(chǔ)器陣列10中，具有圖15中示出的結(jié)構(gòu)的MTJ存儲(chǔ)單元MCD以n行×m列配置成行列狀。在圖17中，省略與數(shù)據(jù)讀出工作沒有關(guān)系的寫入字線WWL的標(biāo)記。
字線驅(qū)動(dòng)器30具有分別與讀出字線RWL1～RWLn對(duì)應(yīng)地被設(shè)置的字驅(qū)動(dòng)器RWD1～RWDn。以下，在總稱字驅(qū)動(dòng)器RWD1～RWDn的情況下，也只標(biāo)記為字驅(qū)動(dòng)器RWD。
字驅(qū)動(dòng)器RWD1～RWDn分別響應(yīng)于來自行譯碼器20的行譯碼信號(hào)RD1～RDn，設(shè)定讀出字線RWL1～RWLn的電壓電平。
行譯碼器20將行譯碼信號(hào)RD1～RDn中的與已被選擇的存儲(chǔ)單元行對(duì)應(yīng)的1個(gè)激活為高電平。
各字驅(qū)動(dòng)器RWD例如由倒相器構(gòu)成，響應(yīng)于對(duì)應(yīng)的行譯碼信號(hào)的激活，將對(duì)應(yīng)的讀出字線RWL與作為讀出基準(zhǔn)電壓的接地電壓Vss導(dǎo)電性地結(jié)合。響應(yīng)于此，在存儲(chǔ)單元MCD內(nèi)存取二極管DM被正偏置而導(dǎo)通，在位線BL與被設(shè)定為接地電壓Vss的讀出字線RWL之間導(dǎo)電性地連接的磁隧道結(jié)部MTJ中流過讀出電流Is，可進(jìn)行數(shù)據(jù)讀出。
利用與圖2同樣地配置的數(shù)據(jù)讀出電路52a、數(shù)據(jù)總線DB、列選擇門CSG和列選擇線CSL，根據(jù)列選擇結(jié)果進(jìn)行對(duì)于位線BL的讀出電流Is的供給。
在實(shí)施例5的結(jié)構(gòu)中，與實(shí)施例1中的基準(zhǔn)電壓布線SL與位線BL之間的關(guān)系同樣地配置讀出字線RWL與數(shù)據(jù)總線DB，使其每單位長(zhǎng)度的電阻值為同樣的值。再者，配置字驅(qū)動(dòng)器RWD1～RWDn的區(qū)域在夾住存儲(chǔ)器陣列10相反一側(cè)(行方向)連接數(shù)據(jù)總線DB與數(shù)據(jù)讀出電路52a。
通過作成這樣的結(jié)構(gòu)，與已被選擇的存儲(chǔ)單元列的位置無關(guān)，可使讀出電流Is的電流路徑中包含的數(shù)據(jù)總線DB與讀出字線RWL的電阻值之和大體維持為恒定，可防止讀出電流Is的變動(dòng)。
由此，在以行列狀配置適合于高集成化的、使用了二極管的存儲(chǔ)單元的存儲(chǔ)器陣列內(nèi)，也與已被選擇的存儲(chǔ)單元列無關(guān)，可將數(shù)據(jù)讀出容限維持為相同，可實(shí)現(xiàn)數(shù)據(jù)讀出的穩(wěn)定化。
〔實(shí)施例5的變例1〕參照?qǐng)D18，在實(shí)施例5的變例1的結(jié)構(gòu)中，除了圖17中示出的實(shí)施例5的結(jié)構(gòu)外，還設(shè)置用來供給作為讀出基準(zhǔn)電壓的接地電壓Vss的基準(zhǔn)電壓布線SL。與實(shí)施例1中的基準(zhǔn)電壓布線SL與位線BL間的關(guān)系同樣地配置基準(zhǔn)電壓布線SL，使其與位線BL每單位長(zhǎng)度的電阻值為同樣的值。
基準(zhǔn)電壓布線SL沿列方向被配置，在夾住存儲(chǔ)器陣列10與位線BL與數(shù)據(jù)總線DB連接的區(qū)域、即配置列選擇門CSG的區(qū)域相反的一側(cè)(列方向)，與接地電壓Vss結(jié)合。
在各字驅(qū)動(dòng)器RWD激活對(duì)應(yīng)的讀出字線RWL的情況下，導(dǎo)電性地連接該讀出字線RWL與基準(zhǔn)電壓布線SL。由于其它的部分的結(jié)構(gòu)與圖17相同，故不重復(fù)進(jìn)行詳細(xì)的說明。
通過作成這樣的結(jié)構(gòu)，即使在以行列狀配置了使用二極管的存儲(chǔ)單元的存儲(chǔ)器陣列10中，也與已被選擇的存儲(chǔ)單元行的位置無關(guān)，可將讀出電流Is的電流路徑中包含的位線BL和基準(zhǔn)電壓布線SL的電阻值之和大體維持為恒定，可防止讀出電流Is的變動(dòng)。
再者，與實(shí)施例5相同，通過設(shè)計(jì)數(shù)據(jù)總線DB和讀出字線RWL的電阻值，與所選擇的存儲(chǔ)單元的位置無關(guān)，可在存儲(chǔ)器陣列內(nèi)將數(shù)據(jù)讀出時(shí)的工作容限保持為相同，充分地確保MRAM器件整體的工作容限。
〔實(shí)施例5的變例2〕在實(shí)施例5的變例2中，除了實(shí)施例5的變例1的結(jié)構(gòu)外，應(yīng)用折疊型的位線結(jié)構(gòu)。
參照?qǐng)D19，在存儲(chǔ)器陣列10中，存儲(chǔ)單元MCD和虛設(shè)存儲(chǔ)單元DMCD與圖7中示出的存儲(chǔ)單元MC和虛設(shè)存儲(chǔ)單元DMC相同，伴隨讀出字線組和虛設(shè)讀出字線DRWL0及DRWL1而配置。
虛設(shè)存儲(chǔ)單元DMCD中的每一個(gè)具有與虛設(shè)存儲(chǔ)單元DMC同樣的虛設(shè)存儲(chǔ)部DMTJ以及在位線BL和/BL的一方與虛設(shè)讀出字線DRWL0或DRWL1之間與虛設(shè)存儲(chǔ)部DMTJ串聯(lián)地連接的存取二極管DDM。
在圖19中，代表性地示出與第j和(j+1)存儲(chǔ)單元行對(duì)應(yīng)的讀出字線RWLj和RWLj+1、與其對(duì)應(yīng)的字驅(qū)動(dòng)器RWDj和RWDj+1。另外，分別與虛設(shè)讀出字線DRWL0和DRWL1相對(duì)應(yīng)，配置虛設(shè)字驅(qū)動(dòng)器RWDd0和RWDd1。
與圖18中示出的結(jié)構(gòu)相同，這些字驅(qū)動(dòng)器通過與共同的基準(zhǔn)電壓布線SL導(dǎo)電性地連接而被激活，供給接地電壓Vss。
將位線BL和構(gòu)成位線對(duì)的互補(bǔ)的位線/BL配置成與位線BL和基準(zhǔn)電壓布線SL中的每一條每單位長(zhǎng)度的電阻值為同樣的值。通過作成這樣的結(jié)構(gòu)，即使在配置適合于高集成化的存儲(chǔ)單元MCDD的情況下，也可基于折疊型的位線結(jié)構(gòu)，確保數(shù)據(jù)讀出工作容限，進(jìn)一步謀求數(shù)據(jù)讀出工作的穩(wěn)定。
此外，由于對(duì)于存儲(chǔ)單元MC供給的讀出電流(圖中的Isc)和對(duì)虛設(shè)存儲(chǔ)單元DMC供給的讀出電流(圖中的Isd)，也與所選擇的存儲(chǔ)單元MC所屬的行和列這兩者無關(guān)，可設(shè)定為同一電平，故可使互補(bǔ)地工作的數(shù)據(jù)讀出的容限提高。
再有，雖然省略關(guān)于全部的組合的圖示，但在實(shí)施例1至4及其變例中，可配置使用了存取二極管的存儲(chǔ)單元MCDD或MCD來代替存儲(chǔ)單元MC。
以上，參照附圖詳細(xì)地說明了本發(fā)明，但這些說明始終是例示性的，而不是在任何意義上來限定本發(fā)明，本發(fā)明的要旨和范圍只由后附的權(quán)利要求書來限定，包含與權(quán)利要求的范圍均等的意義和范圍內(nèi)的全部的變更。
權(quán)利要求
1.一種存儲(chǔ)器，其特征在于具備具有配置成行列狀的多個(gè)存儲(chǔ)單元(MC)的存儲(chǔ)器陣列(10)，多條讀出字線(RWL)，分別與上述存儲(chǔ)單元的行對(duì)應(yīng)地設(shè)置，在上述數(shù)據(jù)讀出時(shí)，根據(jù)行選擇結(jié)果有選擇地被激活；多條位線(BL)，分別與上述存儲(chǔ)單元的列對(duì)應(yīng)地設(shè)置；多條基準(zhǔn)電壓布線(SL)，沿與上述多條位線相同的方向與上述列對(duì)應(yīng)地配置，用來供給讀出基準(zhǔn)電壓(Vss)；以及數(shù)據(jù)讀出電路(52a、52b、53-a、53-b)，用來在上述數(shù)據(jù)讀出時(shí)將在與上述讀出基準(zhǔn)電壓之間形成的電流路徑中流過的數(shù)據(jù)讀出電流(Is)供給上述多條位線中的根據(jù)列選擇結(jié)果被選擇的至少1條，上述多個(gè)存儲(chǔ)單元中的每一個(gè)包含存儲(chǔ)部(MTJ)，其電阻值隨存儲(chǔ)數(shù)據(jù)的電平而變化；以及存儲(chǔ)單元選擇門(ATR)，在上述多條位線中的對(duì)應(yīng)的1條與上述多條基準(zhǔn)電壓布線中的對(duì)應(yīng)的1條之間與上述存儲(chǔ)部串聯(lián)地導(dǎo)電性地連接，響應(yīng)于上述多條讀出字線中的對(duì)應(yīng)的1條的激活而導(dǎo)通，在上述數(shù)據(jù)讀出時(shí)，與選擇列對(duì)應(yīng)的基準(zhǔn)電壓布線和與上述選擇列對(duì)應(yīng)的位線中的上述電流路徑中包含的部分的電阻值的總和與上述行選擇結(jié)果無關(guān)，大體為恒定。
2.如權(quán)利要求1中所述的存儲(chǔ)器，其特征在于各上述基準(zhǔn)電壓布線(SL)的一端與上述讀出基準(zhǔn)電壓(Vss)結(jié)合，各上述位線(BL)在夾住上述存儲(chǔ)器陣列與上述一端相反的一側(cè)，從上述數(shù)據(jù)讀出電路(52a、52b、53-a、53-b)接受上述數(shù)據(jù)讀出電流(Is)的供給，上述多條位線中的每一條與上述多條基準(zhǔn)電壓布線中的每一條的每單位長(zhǎng)度的電阻值為相同的值。
3.如權(quán)利要求1中所述的存儲(chǔ)器，其特征在于還具備分別與上述多條位線(BL)對(duì)應(yīng)地設(shè)置、各自的每單位長(zhǎng)度的電阻值與各上述位線相同的多條互補(bǔ)位線(/BL)，上述存儲(chǔ)器陣列(10)還包含與上述列中的每一列對(duì)應(yīng)地配置的多個(gè)虛設(shè)存儲(chǔ)單元(DMC)，各上述虛設(shè)存儲(chǔ)單元包含虛設(shè)存儲(chǔ)部(DMTJ)，具有上述存儲(chǔ)部根據(jù)上述存儲(chǔ)數(shù)據(jù)的電平而具有的第1和第2電阻值的中間的電阻值；以及虛設(shè)存儲(chǔ)單元選擇門(DATR)，與上述虛設(shè)存儲(chǔ)部串聯(lián)地連接并連接在對(duì)應(yīng)的位線和對(duì)應(yīng)的互補(bǔ)位線的一方與上述多條基準(zhǔn)電壓布線中的對(duì)應(yīng)的1條之間，根據(jù)上述行選擇結(jié)果而導(dǎo)通，上述存儲(chǔ)器還具備用來在上述數(shù)據(jù)讀出時(shí)根據(jù)上述行選擇結(jié)果有選擇地使上述存儲(chǔ)單元選擇門和上述虛設(shè)存儲(chǔ)單元選擇門導(dǎo)通的字線驅(qū)動(dòng)電路(30)，與選擇行對(duì)應(yīng)的存儲(chǔ)單元導(dǎo)電性地連接在上述多條位線和上述多條互補(bǔ)位線的各一方與上述多條基準(zhǔn)電壓布線中的每一條之間，上述多個(gè)虛設(shè)單元導(dǎo)電性地連接在上述多條位線和上述多條互補(bǔ)位線的各另一方與上述多條基準(zhǔn)電壓布線中的每一條之間，上述數(shù)據(jù)讀出電路(52b)在上述數(shù)據(jù)讀出時(shí)對(duì)與上述列選擇結(jié)果對(duì)應(yīng)的1條位線和與上述列選擇結(jié)果對(duì)應(yīng)的1條互補(bǔ)位線中的每一條供給上述數(shù)據(jù)讀出電流(Is)。
4.如權(quán)利要求1中所述的存儲(chǔ)器，其特征在于還具備數(shù)據(jù)總線(DB)，在與上述存儲(chǔ)器陣列(10)相鄰的區(qū)域中沿與上述多條讀出字線(RWL)相同的方向配置；列選擇部(CSG1-CSGm)，用來導(dǎo)電性地連接上述多條位線(BL)中的根據(jù)列選擇結(jié)果選擇的至少1條與上述數(shù)據(jù)總線(DB)；以及模擬數(shù)據(jù)總線(SDB)，在夾住上述存儲(chǔ)器陣列與上述數(shù)據(jù)總線相反的一側(cè)的區(qū)域中，沿與上述數(shù)據(jù)總線相同的方向配置，上述模擬數(shù)據(jù)總線與上述讀出基準(zhǔn)電壓(Vss)和各上述基準(zhǔn)電壓布線(SL)導(dǎo)電性地連接，上述數(shù)據(jù)讀出電路(52a、52b、53-a、53-b)在上述數(shù)據(jù)讀出時(shí)對(duì)上述數(shù)據(jù)總線供給上述數(shù)據(jù)讀出電流(Is)。
5.如權(quán)利要求1中所述的存儲(chǔ)器，其特征在于上述多條位線(BL)在上述數(shù)據(jù)讀出之前被預(yù)充電到上述讀出基準(zhǔn)電壓(Vss)，相鄰的上述存儲(chǔ)單元(MC)共有上述多條基準(zhǔn)電壓布線(SL)中的1條。
6.一種存儲(chǔ)器，其特征在于具備具有配置成行列狀的多個(gè)存儲(chǔ)單元(MC)的存儲(chǔ)器陣列(10)，多條讀出字線(RWL)，分別與上述存儲(chǔ)單元的行對(duì)應(yīng)地設(shè)置，在上述數(shù)據(jù)讀出時(shí)，根據(jù)行選擇結(jié)果有選擇地被激活；多條位線(BL)，分別與上述存儲(chǔ)單元的列對(duì)應(yīng)地設(shè)置；多條基準(zhǔn)電壓布線(SL)，沿與上述多條位線相同的方向與上述列對(duì)應(yīng)地配置，用來供給讀出基準(zhǔn)電壓(Vss)；數(shù)據(jù)總線(DB)，在與上述存儲(chǔ)器陣列相鄰的區(qū)域中沿與上述多條讀出字線相同的方向配置；數(shù)據(jù)讀出電路(52a、52b、53-a、53-b)，用來在上述數(shù)據(jù)讀出時(shí)將在與上述讀出基準(zhǔn)電壓之間形成的電流路徑中流過的數(shù)據(jù)讀出電流(Is)供給上述數(shù)據(jù)總線；列選擇部(CSG1-CSGm)，用來導(dǎo)電性地連接上述多條位線中的根據(jù)列選擇結(jié)果選擇的至少1條與上述數(shù)據(jù)總線；以及模擬數(shù)據(jù)總線(SDB)，在夾住上述存儲(chǔ)器陣列與上述數(shù)據(jù)總線相反的一側(cè)的區(qū)域中，沿與上述數(shù)據(jù)總線相同的方向配置，上述模擬數(shù)據(jù)總線與上述讀出基準(zhǔn)電壓和各上述基準(zhǔn)電壓布線導(dǎo)電性地連接，上述多個(gè)存儲(chǔ)單元中的每一個(gè)包含存儲(chǔ)部(MTJ)，其電阻值隨存儲(chǔ)數(shù)據(jù)的電平而變化；以及存儲(chǔ)單元選擇門(ATR)，在上述多條位線中的對(duì)應(yīng)的1條與上述多條基準(zhǔn)電壓布線中的對(duì)應(yīng)的1條之間與上述存儲(chǔ)部串聯(lián)地導(dǎo)電性地連接，響應(yīng)于上述多條讀出字線中的對(duì)應(yīng)的1條的激活而導(dǎo)通，在上述數(shù)據(jù)讀出時(shí)，上述數(shù)據(jù)總線和上述模擬數(shù)據(jù)總線中的上述電流路徑中包含的部分的電阻值的總和與上述列選擇結(jié)果無關(guān)，大體為恒定。
7.如權(quán)利要求6中所述的存儲(chǔ)器，其特征在于上述數(shù)據(jù)總線(DB)的一端與上述數(shù)據(jù)讀出電路(52a、52b、53-a、52-b)連接并接受上述數(shù)據(jù)讀出電流(Is)的供給，上述模擬數(shù)據(jù)總線(SDB)在夾住上述存儲(chǔ)器陣列(10)與上述一端相反的一側(cè)，與上述讀出基準(zhǔn)電壓(Vss)結(jié)合，上述數(shù)據(jù)總線和上述模擬數(shù)據(jù)總線的每單位長(zhǎng)度的電阻值為相同的值。
8.如權(quán)利要求6中所述的存儲(chǔ)器，其特征在于在上述數(shù)據(jù)讀出時(shí)，與選擇列對(duì)應(yīng)的基準(zhǔn)電壓布線(SL)和與上述選擇列對(duì)應(yīng)的位線(BL)中的上述電流路徑中包含的部分的電阻值的總和與上述行選擇結(jié)果無關(guān)，大體為恒定。
9.如權(quán)利要求6中所述的存儲(chǔ)器，其特征在于上述多條位線(BL)在上述數(shù)據(jù)讀出之前被預(yù)充電到上述讀出基準(zhǔn)電壓(Vss)，相鄰的上述存儲(chǔ)單元(MC)共有上述多條基準(zhǔn)電壓布線(SL)中的1條。
10.如權(quán)利要求6中所述的存儲(chǔ)器，其特征在于還具備分別與上述多條位線(BL)對(duì)應(yīng)地設(shè)置、各自的每單位長(zhǎng)度的電阻值與各上述位線相同的多條互補(bǔ)位線(/BL)；以及分別與上述數(shù)據(jù)總線(DB)對(duì)應(yīng)地設(shè)置、每單位長(zhǎng)度的電阻值與上述數(shù)據(jù)總線相同的互補(bǔ)數(shù)據(jù)總線(/DB)，上述數(shù)據(jù)讀出電路(52b、53-a、53-b)在上述數(shù)據(jù)讀出時(shí)對(duì)上述數(shù)據(jù)總線和上述模擬數(shù)據(jù)總線中的每一條供給上述數(shù)據(jù)讀出電流(Is)，上述存儲(chǔ)器陣列還包含與上述列中的每一列對(duì)應(yīng)地配置的多個(gè)虛設(shè)存儲(chǔ)單元(DMC)，上述存儲(chǔ)器還包含多條虛設(shè)基準(zhǔn)電壓布線(SLd)，該多條虛設(shè)基準(zhǔn)電壓布線(SLd)沿與上述多條基準(zhǔn)電壓布線(SL)相同的方向分別與上述列對(duì)應(yīng)地配置，用來對(duì)上述多個(gè)虛設(shè)存儲(chǔ)單元供給上述讀出基準(zhǔn)電壓(Vss)，上述列選擇部(CSG1-CSGm)在上述數(shù)據(jù)讀出時(shí)分別導(dǎo)電性地連接在上述數(shù)據(jù)總線和模擬數(shù)據(jù)總線與對(duì)應(yīng)于已被選擇的上述列的上述位線和上述互補(bǔ)位線之間，各上述虛設(shè)存儲(chǔ)單元包含虛設(shè)存儲(chǔ)部(DMTJ)，具有上述存儲(chǔ)部(MTJ)根據(jù)上述存儲(chǔ)數(shù)據(jù)的電平而具有的第1和第2電阻值的中間的電阻值；以及虛設(shè)存儲(chǔ)單元選擇門(DATR)，連接在對(duì)應(yīng)的1條位線和對(duì)應(yīng)的1條互補(bǔ)位線的一方與對(duì)應(yīng)的1條基準(zhǔn)電壓布線之間，與上述虛設(shè)存儲(chǔ)部串聯(lián)地連接，根據(jù)上述行選擇結(jié)果而導(dǎo)通，上述存儲(chǔ)器還具備用來在上述數(shù)據(jù)讀出時(shí)根據(jù)上述行選擇結(jié)果有選擇地使上述存儲(chǔ)單元選擇門和上述虛設(shè)存儲(chǔ)單元選擇門導(dǎo)通的字線驅(qū)動(dòng)電路(30)，與選擇行對(duì)應(yīng)的存儲(chǔ)單元導(dǎo)電性地連接在上述多條位線和上述多條互補(bǔ)位線的各一方與上述多條基準(zhǔn)電壓布線中的每一條之間，上述多個(gè)虛設(shè)單元導(dǎo)電性地連接在上述多條位線和上述多條互補(bǔ)位線的各另一方與上述多條基準(zhǔn)電壓布線中的每一條之間，在上述數(shù)據(jù)讀出時(shí)，與選擇列對(duì)應(yīng)的位線和互補(bǔ)位線的一方與上述基準(zhǔn)電壓布線中的作為上述電流路徑中包含的部分的電阻值的總和的第1布線電阻以及上述位線和互補(bǔ)位線的另一方與上述虛設(shè)基準(zhǔn)電壓布線中的作為上述電流路徑中包含的部分的電阻值的總和的第2布線電阻中的每一個(gè)與上述行選擇結(jié)果無關(guān)，大體為恒定。
11.如權(quán)利要求6中所述的存儲(chǔ)器，其特征在于以行列狀配置多個(gè)上述存儲(chǔ)器陣列(10-a1、10-a2、10-b1、10-b2，…)，上述多個(gè)存儲(chǔ)器陣列沿與上述多條位線(BL)相同的方向分割為多個(gè)塊(BLKa、BLKb、…)，與上述多個(gè)存儲(chǔ)器陣列中的每一個(gè)對(duì)應(yīng)地配置上述多條讀出字線(RWL)、上述多條位線(BL)、上述多條基準(zhǔn)電壓布線(SL)、上述數(shù)據(jù)總線(DB、LDB)、模擬數(shù)據(jù)總線(SDB、SLDB)和上述列選擇部(CSG)，上述存儲(chǔ)器還具備沿與上述多條位線相同的方向分別與上述多個(gè)塊對(duì)應(yīng)地配置的多條總體數(shù)據(jù)總線(GDB)和總體模擬數(shù)據(jù)總線(SGDB)，上述數(shù)據(jù)讀出電路(53-a、53-b)與上述多個(gè)塊中的每一個(gè)對(duì)應(yīng)地配置，對(duì)多條總體數(shù)據(jù)總線中的對(duì)應(yīng)的1條供給上述數(shù)據(jù)讀出電流(Is)，上述多條總體數(shù)據(jù)總線中的每一條與對(duì)應(yīng)于屬于同一個(gè)上述塊的上述存儲(chǔ)器陣列的上述數(shù)據(jù)總線中的每一條導(dǎo)電性地連接，上述多條總體模擬數(shù)據(jù)總線中的每一條在與上述讀出基準(zhǔn)電壓結(jié)合的同時(shí)、與分別對(duì)應(yīng)于屬于同一個(gè)上述塊的至少1個(gè)上述存儲(chǔ)器陣列的上述模擬數(shù)據(jù)總線中的每一條導(dǎo)電性地連接，在上述數(shù)據(jù)讀出時(shí)，上述總體數(shù)據(jù)總線和上述總體模擬數(shù)據(jù)總線中的上述電流路徑中包含的部分的電阻值的總和與在上述塊內(nèi)被選擇的上述存儲(chǔ)器陣列無關(guān)，大體為恒定。
12.一種存儲(chǔ)器，其特征在于具備具有配置成行列狀的多個(gè)存儲(chǔ)單元(MCD、MCDD)的存儲(chǔ)器陣列(10)，多條字線(RWL、WL)，分別與上述存儲(chǔ)單元的行對(duì)應(yīng)地設(shè)置；多條位線(BL)，分別與上述存儲(chǔ)單元的列對(duì)應(yīng)地設(shè)置；多個(gè)字驅(qū)動(dòng)器(RWD1-RWDn)，分別與上述多條字線對(duì)應(yīng)地配置，用來在上述數(shù)據(jù)讀出時(shí)根據(jù)行選擇結(jié)果分別使上述多條讀出字線中的對(duì)應(yīng)的1條與讀出基準(zhǔn)電壓(Vss)結(jié)合；數(shù)據(jù)總線(DB)，在與上述存儲(chǔ)器陣列相鄰的區(qū)域中沿與上述多條字線相同的方向配置；數(shù)據(jù)讀出電路(52a、52b、53-a、53-b)，用來在上述數(shù)據(jù)讀出時(shí)將在與上述讀出基準(zhǔn)電壓之間形成的電流路徑中流過的數(shù)據(jù)讀出電流(Is)供給上述數(shù)據(jù)總線；以及列選擇部(CSG1-CSGm)，用來導(dǎo)電性地連接上述多條位線中的根據(jù)列選擇結(jié)果選擇的至少1條與上述數(shù)據(jù)總線，上述多個(gè)存儲(chǔ)單元中的每一個(gè)包含存儲(chǔ)部(MTJ)，其電阻值隨存儲(chǔ)數(shù)據(jù)的電平而變化；以及整流元件(DM)，在對(duì)應(yīng)的1條位線與對(duì)應(yīng)的1條讀出字線之間與上述存儲(chǔ)部串聯(lián)地導(dǎo)電性地連接，在上述對(duì)應(yīng)的字線與上述讀出基準(zhǔn)電壓結(jié)合的情況下導(dǎo)通，在上述數(shù)據(jù)讀出時(shí)，與已被選擇的上述行對(duì)應(yīng)的上述讀出字線和上述數(shù)據(jù)總線中的上述電流路徑中包含的部分的電阻值的總和與上述列選擇結(jié)果無關(guān)，大體為恒定。
13.如權(quán)利要求12中所述的存儲(chǔ)器，其特征在于上述多個(gè)字驅(qū)動(dòng)器(RWD1-RWDn)被配置在與上述存儲(chǔ)器陣列(10)相鄰的區(qū)域中，上述數(shù)據(jù)總線(DB)在夾住上述存儲(chǔ)器陣列與配置上述多個(gè)字驅(qū)動(dòng)器的區(qū)域相反的一側(cè)的區(qū)域中，從上述數(shù)據(jù)讀出電路(52a、52b、53-a、53-b)接受上述數(shù)據(jù)讀出電流(Is)的供給，上述多條位線(RWL、WL)中的每一條與上述數(shù)據(jù)總線的每單位長(zhǎng)度的電阻值為相同的值。
14.一種存儲(chǔ)器，其特征在于具備具有配置成行列狀的多個(gè)存儲(chǔ)單元(MC)的存儲(chǔ)器陣列(10)，多條字線(RWL、WL)，分別與上述存儲(chǔ)單元的行對(duì)應(yīng)地設(shè)置；多條位線(BL)，分別與上述存儲(chǔ)單元的列對(duì)應(yīng)地設(shè)置；基準(zhǔn)電壓布線(SL)，在與上述存儲(chǔ)器陣列相鄰的區(qū)域中沿與上述多條位線相同的方向配置，用來供給讀出基準(zhǔn)電壓(Vss)；多個(gè)字驅(qū)動(dòng)器(RWD1-RWDn)，分別與上述多條字線對(duì)應(yīng)地配置，用來在上述數(shù)據(jù)讀出時(shí)根據(jù)行選擇結(jié)果分別使上述多條字線中的對(duì)應(yīng)的1條與上述基準(zhǔn)電壓布線導(dǎo)電性地連接；以及數(shù)據(jù)讀出電路(52a、52b、53-a、53-b)，用來在上述數(shù)據(jù)讀出時(shí)將在與上述讀出基準(zhǔn)電壓之間形成的電流路徑中流過的數(shù)據(jù)讀出電流(Is)供給上述多條位線中的根據(jù)列選擇結(jié)果被選擇的至少1條，上述多個(gè)存儲(chǔ)單元中的每一個(gè)包含存儲(chǔ)部(MTJ)，其電阻值隨存儲(chǔ)數(shù)據(jù)的電平而變化；以及整流元件(DM)，在對(duì)應(yīng)的1條位線與對(duì)應(yīng)的1條字線之間與上述存儲(chǔ)部串聯(lián)地導(dǎo)電性地連接，在上述對(duì)應(yīng)的字線與上述讀出基準(zhǔn)電壓結(jié)合的情況下導(dǎo)通，在上述數(shù)據(jù)讀出時(shí)，與選擇列對(duì)應(yīng)的位線與上述基準(zhǔn)電壓布線中的上述電流路徑中包含的部分的電阻值的總和與上述行選擇結(jié)果無關(guān)，大體為恒定。
15.如權(quán)利要求14中所述的存儲(chǔ)器，其特征在于各上述基準(zhǔn)電壓布線(SL)在上述存儲(chǔ)器陣列(10)的一端與上述讀出基準(zhǔn)電壓(Vss)結(jié)合，與上述選擇列對(duì)應(yīng)的位線(BL)在夾住上述存儲(chǔ)器陣列的與上述一端相反的一側(cè)的區(qū)域中，從上述數(shù)據(jù)讀出電路(52a、52b、53-a、53-b)接受上述數(shù)據(jù)讀出電流(Is)的供給，上述多條位線中的每一條與各上述基準(zhǔn)電壓布線的每單位長(zhǎng)度的電阻值為相同的值。
全文摘要
分別與配置成行列狀的存儲(chǔ)單元(MC)的行對(duì)應(yīng)地配置讀出字線(RWL),分別與列對(duì)應(yīng)地配置位線(BL)和基準(zhǔn)電壓布線(SL)。在從數(shù)據(jù)讀出電路(52a)至讀出基準(zhǔn)電壓(Vss)之間,在經(jīng)數(shù)據(jù)總線(DB)、列選擇門(CSG)、位線(BL)、基準(zhǔn)電壓布線(SL)形成的、通過所選擇的存儲(chǔ)單元的電流路徑中流過數(shù)據(jù)讀出電流(Is)。數(shù)據(jù)讀出電路檢測(cè)由數(shù)據(jù)讀出電流在所選擇的存儲(chǔ)單元中產(chǎn)生的電壓變化,輸出讀出數(shù)據(jù)(DOUT)。將位線(BL)和基準(zhǔn)電壓布線(SL)中的電流路徑中包含的部分的電阻值之和設(shè)定成與所選擇的存儲(chǔ)單元所屬的行無關(guān),大體為恒定的值。
文檔編號(hào)H01L27/105GK1373479SQ01137288
公開日2002年10月9日 申請(qǐng)日期2001年11月2日 優(yōu)先權(quán)日2001年3月5日
發(fā)明者日高秀人 申請(qǐng)人:三菱電機(jī)株式會(huì)社