專利名稱：同一芯片上具有獨立雜質(zhì)分布的雙極晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明主要涉及集成電路上雙極晶體管的制造，具體地涉及高性能晶體管的制造，該晶體管具有通過同一集成電路芯片上的單獨定義的摻雜分布，可能與CMOS電路一起獲得的獨立可控的性能。
背景技術(shù)：
雖然近年來對于除了集成電路的最苛刻的性能要求外的所有要求，CMOS(互補金屬-氧化物-半導體)晶體管已經(jīng)成為技術(shù)選擇，但是雙極晶體管提供了一些其它方式不能獲得的性能優(yōu)點，尤其對于諸如噪聲和低電流增益的高頻信號。因為這個原因，已經(jīng)開發(fā)了在單一芯片上形成與CMOS晶體管一起的雙極NPN和PNP晶體管的組合物的技術(shù)。此技術(shù)通常被稱為BICMOS(雙極CMOS)。
然而，在當前的技術(shù)發(fā)展水平，集成電路中的趨勢是傾向于將整個系統(tǒng)設(shè)置在單一芯片上，因為集成度的增加已經(jīng)允許性能以及功能性和生產(chǎn)節(jié)約性的增加(通過減小互連長度和傳播時間、改善隔離并消除芯片上和芯片外的驅(qū)動器)。雖然為了一些應用BICMOS技術(shù)已經(jīng)允許整個系統(tǒng)集成在一個芯片上，但是其它應用已要求高性能晶體管被設(shè)置在分立芯片上，該芯片可以與另一個芯片重疊或被連接到其上，如上所述。雖然這種結(jié)構(gòu)能避免一些所需的互連長度，但是對于高頻性能，它不是優(yōu)選方案。
另外，在當前的技術(shù)發(fā)展水平，各種RF(射頻)微波和高速有線邏輯網(wǎng)絡(luò)對可能在系統(tǒng)的不同功能塊內(nèi)需要的雙極晶體管有不同的要求。例如，發(fā)射極耦合邏輯(ECL)電路要求高的Ft(晶體管的電流增益變?yōu)?時的頻率，對于高性能設(shè)計典型地為40-120GHz)值和大致為相同值的Fmax(晶體管能振蕩的最大頻率，對于高性能設(shè)計典型地為50-150GHz)。微波功能要求中等的Ft和Fmax＝1.5-2.0Ft。另外，根據(jù)系統(tǒng)的不同塊所要求的功能，諸如電流增益、基極電阻和集電極電容的參數(shù)必須非常不同地被最優(yōu)化。例如，微波異質(zhì)結(jié)雙極晶體管(HBT)可以具有Rdb＝2,000-3,000ohms/sq.的夾層基極電阻(pinched base resistance)，同時數(shù)字晶體管(digital transistor)可以具有Rdb＝10,000ohms/sq.或更大。
如果不能在單一芯片上獲得，那么這種分散的晶體管參數(shù)值是非常困難和復雜的。例如，在諸如GaAs和AlGaAs的III-V族半導體化合物中，已經(jīng)提出了諸如完成一個晶體管、如果需要則在選定的區(qū)域刻蝕掉包括發(fā)射極、基極和任何鈍化層的所有膜、以及制造不同晶體管的方案。然而，所提出的工藝不是BICMOS或硅兼容的。如在現(xiàn)有技術(shù)中所作的那樣，在反應離子刻蝕表面后在III-V族晶體管或硅中再生長新的層是困難的，因為刻蝕后很差的表面質(zhì)量。另外，所生長的各層的總厚度非常不同，導致了在為了進一步的高分辨率光刻的膜去除和平坦化中的困難。
另外，不可能為了被極為不同地優(yōu)化的高性能HBT而共享熱預算量(thermal budget)，因為優(yōu)化通常要求對各自晶體管內(nèi)摻雜劑分布的苛刻調(diào)整或布局實現(xiàn)，以及對基極尺寸的優(yōu)化。因為晶體管布局的獨立性是不可能的，所以尋求在同一塊晶片上的晶體管內(nèi)獲得不同摻雜劑分布已經(jīng)導致了折衷，即性能下降和一個或多個晶體管類型的成品率下降。例如，已知的工藝可能要求相同的發(fā)射極深度，導致非優(yōu)化的電容、線性度和/或電流增益，而它們對模擬和微波應用又是很重要的。

發(fā)明內(nèi)容
因而，本發(fā)明的目的是提供一種提供對形成在同一芯片上的雙極晶體管的完全獨立優(yōu)化的技術(shù)。
本發(fā)明的另一個目的是提供一種用于在具有BICMOS電路的同一芯片上形成可能完全不同電性能的雙極晶體管并與硅技術(shù)兼容的技術(shù)和結(jié)構(gòu)。
為了完成本發(fā)明的這些和其它目的，提供一種集成電路及其制造方法，該方法包括步驟用對硅可選擇性刻蝕的保護層來保護硅基板；不刻蝕硅基板而在選定位置打開保護層以形成開口；在保護層中的開口上外延生長基極層；以及在不同位置重復打開保護層并使用具有不同材料濃度分布的材料外延生長基極層的步驟。
根據(jù)本發(fā)明的另一個方面，制備一種集成電路器件，它包括硅集電極區(qū)和與各硅集電極區(qū)形成在一起的至少第一和第二晶體管，該晶體管在基極寬度、尺寸或材料濃度分布方面彼此不同。
根據(jù)本發(fā)明的再一個方面，提供在單一芯片上形成不同布局的晶體管的方法，包括步驟在包括各晶體管的集電極區(qū)的基板上形成第一保護層；在第一保護層上形成第二保護層，其中第一保護層和第二保護層相互之間是可選擇性刻蝕的；構(gòu)圖第二保護層和第一保護層至集電極區(qū)；形成第一基極層；用硬掩膜構(gòu)圖第一基極層和第二保護層至第一保護層；形成再一個第二保護層；構(gòu)圖該再一個第二保護層和第一保護層至另一集電極區(qū)；形成第二基極區(qū)；構(gòu)圖第二基極層和該再一個第二保護基極層至第一保護層；以及完成分別包括第一基極層和第二基極層的晶體管。


從結(jié)合附圖的對本發(fā)明優(yōu)選實施例的以下詳細描述中，前述的和其它的目的、方面和優(yōu)點將被更好地理解，其中圖1、2、3、4、5、6、7、8、9和10是同一硅基板上具有獨立的基極厚度/寬度和不同摻雜劑分布的雙極晶體管的制造中各階段的橫截面視圖。
具體實施例方式
現(xiàn)在參照附圖，更具體地參照圖1，以橫截面視圖顯示了以一種方式制造晶體管的早期階段，通過該方式每個晶體管可以根據(jù)本發(fā)明獨立地優(yōu)化。應當認識到，如同以下將要敘述一樣，本發(fā)明的技術(shù)與大多數(shù)當前的CMOS工藝是完全兼容的，并且，如果需要在同一芯片上提供CMOS器件和/或電路，本發(fā)明的技術(shù)可以在大多數(shù)CMOS工藝完成后進行。如同以下將要討論的那樣，為了提高CMOS的性能(或進一步減小CMOS的能耗)，除了優(yōu)化雙極晶體管的兩種類型外，可能還需要在CMOS形成前執(zhí)行一些本發(fā)明的步驟。
因而，沒有必要詳細描述CMOS的工藝，因為這種細節(jié)對本發(fā)明的實現(xiàn)不重要且為本領(lǐng)域技術(shù)人員所熟悉。在圖1和2中，CMOS晶體管電路的引入通過雜質(zhì)阱10描繪出來，通過例如深槽隔離結(jié)構(gòu)20與根據(jù)本發(fā)明形成的雙極晶體管器件分隔開。
圖1顯示具有用本領(lǐng)域技術(shù)人員所熟悉的技術(shù)制造的輔集電極110、外延生長集電極區(qū)120和深槽隔離結(jié)構(gòu)130的硅基板100。然后，如圖2所示，貫通集電極接觸部(reach through collect contacts)以眾所周知的對本發(fā)明的實現(xiàn)不關(guān)鍵的方式形成到輔集電極區(qū)110上。此時，將要形成HBT1和HBT2的位置的結(jié)構(gòu)保持相同。優(yōu)選的是，此時在加工中通過以下步驟形成CMOS結(jié)構(gòu)，例如形成CMOS阱(例如10)；形成柵極氧化物；涂覆多晶硅柵極層；構(gòu)圖多晶硅柵極層以形成各個晶體管柵極；以及進行源極漏極注入和延伸注入及相應的退火，可能在柵極側(cè)壁的形成方面以采用自對準輔助光刻來進行這些加工。
然后可以掩蔽CMOS區(qū)，從而對HBT1和HBT2區(qū)執(zhí)行遮蔽掩蔽和集電極注入。應當認識到，可以以不同的雜質(zhì)(例如對于NPN和PNP型晶體管)和不同的能量獨立地進行集電極注入，以提供任何晶體管布局(design)的優(yōu)化。還應當意識到的是，本發(fā)明并不局限于兩個雙極晶體管布局，討論兩個的情況是為了便于簡單且簡潔地參照此布局對本發(fā)明的要素進行討論，它可以拓展至單一芯片上任何數(shù)量的不同優(yōu)化的雙極晶體管布局。
在與將要包括進該芯片的必要數(shù)量的不同優(yōu)化的晶體管布局一樣多的集電極注入(或者至少是要求不同集電極注入的布局的數(shù)量)之后，整個表面覆蓋一薄的保護性氧化物沉積層310(優(yōu)化為10-50nm的厚度)和保護性硅層320(優(yōu)化為10-100nm的厚度)。這些層保護芯片的CMOS區(qū)和保留以被加工的活性區(qū)。如下面將要討論的那樣，在以后的構(gòu)圖過程中，氧化層310用作刻蝕終止層。然后涂覆光致抗蝕劑并構(gòu)圖，通過濕法和干法刻蝕的結(jié)合刻蝕保護層，以顯露HBT1的活性區(qū)410，如圖4所示。需要的是，這些開口410比集電極略大以同時形成晶體管的非本征和本征基極區(qū)，但是應處在一定位置以使至輔集電極110的貫通接觸部210仍然被保護。
然后，如圖5所示，使用諸如超高真空氣相沉積(UHV-CVD)的技術(shù)沉積/外延生長外延基極層510至比保護層310、320更大的所需厚度。此層在基極厚度/寬度范圍內(nèi)可以包含處于所需濃度分布的鍺、硼、碳或這些元素的任意組合，為最佳性能的第一類型異質(zhì)結(jié)雙極晶體管(HBT)提供所需的能帶結(jié)構(gòu)和摻雜。因為保護層可以制造得非常薄，所以提供了柵極尺度內(nèi)的寬的布局范圍。使用構(gòu)圖后的光致抗蝕劑，利用本領(lǐng)域技術(shù)人員眾所周知的標準刻蝕化學反應根據(jù)所需非本征基極尺度610將基極層510和保護層320刻蝕至氧化物刻蝕終止層310，如圖6所示。層730是用于刻蝕HBT1的基極的硬掩膜層，它的形成和使用對本領(lǐng)域的技術(shù)人員將是熟悉的。根據(jù)硬掩膜層730而未被去除的多晶硅保護層320的任何部分成為晶體管HBT1的非本征基極的部分。
如圖7所示，第二多晶硅保護層生長在保護性刻蝕終止層310上，此層將存在于芯片上除了HBT1已經(jīng)形成的位置以外的任何位置上。本發(fā)明的此特征是將本發(fā)明拓展至三個或更多雙極晶體管布局的關(guān)鍵，因為在任何給定的晶體管布局的非本征基極的形成和構(gòu)圖后，將要形成其它布局的位置上的整個保留的表面仍保持覆蓋有氧化物310。因而，用另一多晶硅保護層710覆蓋氧化物層310允許形成盡量多類型的獨立優(yōu)化的布局，而無需分別刻蝕掉各層，該多晶硅保護層在將要形成的下一個晶體管類型的活性區(qū)多個區(qū)的位置上將可以被選擇性開口，而該刻蝕為進一步的硅外延生長留下劣質(zhì)表面。然后，開口的多晶硅保護區(qū)可以用作硬掩膜以通過對硅的選擇性刻蝕而顯露氧化物層，優(yōu)選地使用濕法稀HF刻蝕。此工藝可以任意重復，以提供與盡量多的不同的晶體管布局。
當于720處對保護層710開口之后，再次沉積/生長用于HBT2的外延層810至比保護層310、710的厚度更大的任何所需厚度，如圖8所示。使用掩膜刻蝕以根據(jù)所需非本征基極構(gòu)圖定義/構(gòu)圖基極層。如前所述，多晶硅保護層710未被刻蝕掉的部分成為晶體管HBT2的非本征基極部分。此時不需要拋光或平坦化。基極層的沉積可以是任何順序，如果需要獨立于后續(xù)沉積的基極層而調(diào)整先前沉積的基極層的雜質(zhì)分布，則可在各次沉積之間進行額外的熱退火。
適宜的工藝包括在450°-850°的溫度以0.2-200nm/min(納米/分)的速率至50-300nm的厚度的超高真空化學氣相沉積，或快速熱氣相沉積，這也可以適于上述HBT1的基極層沉積工藝。在此沉積過程中(用于HBT1和/或HBT2的任一個或兩者)可以隨意控制材料的成分和雜質(zhì)濃度，以獲得任何所需的雜質(zhì)分布。層810的厚度可以任意選擇，并且如果特殊晶體管布局優(yōu)化需要或要求，可以使其部分與集電極和/或發(fā)射極中的一個或兩者相當，以進一步減小基極的寬度或厚度。使用標準化學反應，可以將HBT2的基極構(gòu)圖成如前所述的非本征基極的所需輪廓，如圖8所示。再者，氧化物310和730被用作刻蝕終止層。對于將要在同一芯片上形成的其它晶體管布局，可以有變化地重復此工藝。
一旦已經(jīng)沉積和構(gòu)圖所有晶體管布局的基極以提供大致平坦的表面，則對于每個晶體管布局可以使用遮蔽掩膜進行基極和集電極注入，并且通過諸如730的基極層上的氧化物部分地控制該注入。然后去除該氧化物層。此時，對于每個晶體管布局，通過如下步驟可以形成所需要的發(fā)射極結(jié)構(gòu)，例如形成發(fā)射極堆垛和臨時心軸、發(fā)射極構(gòu)圖和刻蝕、側(cè)壁隔離物形成和非本征基極注入與退火、心軸去除、形成發(fā)射極開口和對發(fā)射極多晶硅的沉積，這些將被本領(lǐng)域技術(shù)人員很好地理解并導致自對準的發(fā)射極-基極結(jié)。然后可以涂覆諸如氧化物或氮化物的鈍化膜。
此時，對于相應的HBT布局(例如HBT1、HBT2)，可以在20-100KeV進行遮蔽掩蔽和不同的發(fā)射極注入，例如分別是砷和磷，例如1×1015/cm2至1×1016/cm2的劑量。然后，通過傳統(tǒng)步驟完成該晶體管，該步驟包括在例如850°至1100°進行1-20秒鐘的發(fā)射極注入活化退火。
應當注意，發(fā)射極雜質(zhì)活化退火是根據(jù)本發(fā)明的加工步驟中所述的最高溫度的工藝，并且上述所有的高溫工藝步驟只進行非常短的時間間隔。于是，對于影響任何CMOS晶體管結(jié)構(gòu)或參數(shù)有非常小的可能性。同時，因為不同基極絕緣層(例如710)厚度的使用可以用于獨立地設(shè)計注入，從而使得為不同目的而優(yōu)化的不同類型雙極晶體管的布局的雜質(zhì)分布可以完全獨立地實現(xiàn)而無需超出任何布局的熱預算量，所以同時地并在所有晶體管布局類型的熱預算量內(nèi)進行基極退火和發(fā)射極退火。
因為被掩蔽的集電極摻雜(此摻雜可以具有不同的劑量和能量)以及氧化物層730，所以兩個類型HBT的集電極摻雜和厚度可以制造得不同。另外，集電極的一部分可以沉積為如上所述的基極沉積的一部分，并且可以通過注入、或在生長過程中、或這兩種方式的結(jié)合而被摻雜為n型。
連同成分一起，基極厚度和摻雜通過單獨的低溫生長工藝可以被改變以獲得任何所需的能帶結(jié)構(gòu)分布。對于層的穩(wěn)定性，低溫是重要的，以防止因應變而導致的位錯，并保持陡峭的原始沉積的硼分布。
發(fā)射極尺寸可以通過光刻定義而獨立地改變。如上所述，通過生長作為基極沉積層的最后部分且可以因不同晶體管布局類型/雜質(zhì)分布而不同的薄硅層，控制發(fā)射極深度和在基極內(nèi)的滲透。在沉積過程中，也可以通過用磷摻雜此硅層而獨立地控制摻雜。通過多晶硅沉積和不同劑量和/或能量的砷或磷注入，實現(xiàn)發(fā)射極接觸部和界面的控制。于是，看出，根據(jù)本發(fā)明可以獨立地制造集電極、基極和發(fā)射極的厚度、尺寸和摻雜劑濃度，并且為同一芯片上不同布局的晶體管的完全而獨立的優(yōu)化提供九個自由度。
鑒于前面所述，明確的是，本發(fā)明提供了一種技術(shù)，用于提供基極尺寸以及集電極、基極和發(fā)射極中雜質(zhì)分布的完全獨立性，以適于可以結(jié)合CMOS的單一芯片上的任意數(shù)量的晶體管布局。于是，本發(fā)明提供晶體管單一芯片上的硅和BICMOS的兼容性制造，該晶體管可以為不同功能的極高性能而被分別優(yōu)化。于是，即使在性能要求特別苛刻的情況下，本發(fā)明也使得系統(tǒng)芯片(system-on-a-chip)的制造成為可能。
雖然本發(fā)明已經(jīng)以單一優(yōu)選實施例的方式得以描述，但是本領(lǐng)域的技術(shù)人員將認識到，本發(fā)明可以在所附權(quán)利要求的實質(zhì)和范圍內(nèi)以各種變體實現(xiàn)。
權(quán)利要求
1.一種在單一芯片上制造不同布局的晶體管的方法，所述方法包括步驟在包括各晶體管的集電極區(qū)的基板上形成第一保護層；在所述第一保護層上形成第二保護層，所述第二保護層和所述第一保護層相互間可選擇性刻蝕；構(gòu)圖所述第二保護層和所述第一保護層至集電極區(qū)；形成第一基極層；用硬掩膜構(gòu)圖所述第一基極層和所述第二保護層至所述第一保護層；形成再一個第二保護層；構(gòu)圖所述再一個第二保護層和所述第一保護層至另一個集電極區(qū)；形成第二基極層；構(gòu)圖所述第二基極層和所述再一個第二保護性基極層至所述第一保護層；以及完成分別包括所述第一基極層和所示第二基極層的晶體管。
2.如權(quán)利要求1所述的方法，其特征在于，形成所述第一基極層和所述第二基極層的所述步驟中的一個包括集電極材料在所述集電極區(qū)上的沉積。
3.如權(quán)利要求1所述的方法，其特征在于，形成所述第一基極層和所述第二基極層的所述步驟中的一個包括薄硅層在基極材料上的沉積。
4.如權(quán)利要求1所述的方法，其特征在于，所述薄硅層包括磷。
5.如權(quán)利要求1所述的方法，其特征在于，通過所述硬掩膜的厚度部分地控制集電極注入。
6.如權(quán)利要求1所述的方法，其特征在于，完成所述晶體管的所述步驟包括各晶體管的發(fā)射極的光刻構(gòu)圖。
7.如權(quán)利要求1所述的方法，其特征在于，所述第一保護層是氧化物。
8.如權(quán)利要求1所述的方法，其特征在于，所述第二保護層是多晶硅。
9.如權(quán)利要求1所述的方法，其特征在于，所述再一個第二保護層是多晶硅。
10.如權(quán)利要求7所述的方法，其特征在于，所述第二保護層是多晶硅。
11.如權(quán)利要求10所述的方法，其特征在于，所述再一個第二保護層是多晶硅。
12.如權(quán)利要求1所述的方法，其特征在于，形成所述第一和第二基極層的所述步驟通過低溫生長工藝進行。
13.如權(quán)利要求1所述的方法，其特征在于，在進行形成所述第二基極層的所述步驟前還包括退火工藝。
14.如權(quán)利要求1所述的方法，其特征在于，還包括除去所述硬掩膜的步驟。
15.如權(quán)利要求1所述的方法，其特征在于，所述第一和第二基極層中的一個包括鍺、硼和/或碳。
16.一種集成電路器件，包括硅集電極區(qū)以及形成為與所述硅集電極區(qū)的相應者結(jié)合的至少第一和第二晶體管，所述第一和第二晶體管通過基極寬度、尺寸和材料濃度分布中的至少一個而彼此不同。
17.如權(quán)利要求16所述的集成電路，其特征在于，所述集成電路包括互補金屬-氧化物-半導體晶體管。
18.一種集成電路器件，包括通過包含以下步驟的工藝形成在一硅基板上的至少兩個獨立形成的晶體管，該工藝包括步驟a)用對于硅可選擇性刻蝕的保護層保護所述硅基板；b)不刻蝕所述硅基板而在選定位置打開所述保護層以形成開口；c)在所述保護層中的所述開口上外延生長基極層；以及d)在不同位置并使用具有不同材料濃度分布的材料重復步驟b)和c)。
19.如權(quán)利要求18所述的集成電路，其特征在于，所述工藝還包括步驟在所述基極層的區(qū)域上制備硬掩膜；以及根據(jù)所述硬掩膜構(gòu)圖所述基極層。
20.如權(quán)利要求19所述的集成電路，其特征在于，包括再一個步驟通過所述硬掩膜的厚度部分地控制注入雜質(zhì)。
21.一種在一硅基板上獨立形成晶體管的方法，所述方法包括步驟a)用對于硅可選擇性刻蝕的保護層保護所述硅基板；b)不刻蝕所述硅基板而在選定位置打開所述保護層以形成開口；c)在所述保護層中的所述開口上外延生長基極層；d)在不同位置并使用具有不同材料濃度分布和/或不同厚度基極層的材料重復步驟b)和c)；以及e)完成分別包括所述基極層的晶體管。
全文摘要
通過用于包括鍺、硼和/或碳的不同材料濃度分布的外延生長的單獨基極層形成工藝,在同一基板上形成了不同布局的雙極晶體管,具體是為不同高頻應用而優(yōu)化的布局。通過使用可以相對于硅而選擇性刻蝕的刻蝕終止層來避免對包括各集電極區(qū)的硅基板的刻蝕,通過低溫工藝的單獨的生長層的外延生長得以促進。退火工藝可以在各基極層的生長中間進行,和/或在所有晶體管基本完成后集中進行。
文檔編號H01L27/082GK1357908SQ0114279
公開日2002年7月10日 申請日期2001年12月7日 優(yōu)先權(quán)日2000年12月8日
發(fā)明者格雷戈里·G·弗里曼, K·T·肖南伯格, 肯尼思·J·斯坦, 塞沙德里·薩班納 申請人:國際商業(yè)機器公司