專利名稱：靜電放電防護的方法與裝置及集成電路的制作方法
技術領域：
本發(fā)明涉及一種半導體集成電路，特別的是，利用雙向硅晶二極管進行靜電放電防護的方法和裝置以及具有靜電放電防護的集成電路。
背景技術：
在易產生靜電的環(huán)境中，半導體集成電路(Integrated Circuit，以下簡稱IC)經(jīng)常會遭受靜電放電的傷害，導致IC產生漏電或是損毀。靜電放電(Electrostatic Discharge，以下簡稱ESD)是一種靜電累積，在不同物體間靜電荷轉移的一種現(xiàn)象。靜電放電發(fā)生時的時間很短，為納秒(nano-second)等級，而且在如此短的時間內會產生很高的電漢，通常會高到數(shù)安培，這樣高的電流一旦流經(jīng)半導體集成電路，通常會使其受損。靜電放電可能發(fā)生在IC的任意兩個接腳(pin)之間，如下列幾種情形(a)IC的一個接腳與VSS接腳(提供接地信號)之間，(b)IC的一個接腳與VDD接腳(提供電能)之間，(c)在不同的IC接腳之間，以及(d)VDD接腳與VSS接腳之間，如圖1(a)到圖1(d)所示。常見的靜電荷的累積來源包括人體與制造工藝用機器。目前已知元件遭受靜電放電的情形可以用制定于工業(yè)標準的三種模式來表示，人體模式(Human Body Model，縮寫為HBM)，機器模式(Machine Model，縮寫為MM)，和充電元件模式(Charged Device Model，縮寫為CDM)。這些靜電放電模式雖然無法百分之百地真實模擬靜電放電的發(fā)生情形，但也已足夠用來建立靜電放電耐受度數(shù)據(jù)的比較基準。
美國靜電放電協(xié)會(ESD Association)標準中，在靜電放電控制程式的發(fā)展項目內有一標準ANSI/ESD-S20.20-1999(1999年8月4日)，其提到電機電子零件、組裝、與裝備的防護，并提供前述三種靜電放電模式的耐受度測試。人體靜電放電模式代表靜電從一個站立的人體的指尖傳遞到一個元件的導線。圖2繪示了人體模式靜電放電測試的等效電路，其中100pF電容代表人體等效放電電容，1500歐姆電阻代表人體等效放電電阻。電荷先儲存于人體等效放電電容，再經(jīng)由人體等效放電電阻放電到待測元件。此人體靜電放電放電波形為一個上升時間為2到10納秒的雙指數(shù)函數(shù)波形，其脈沖寬度約為150納秒。其中，當放電電壓為2000伏特時，其放電電流約為1.33安培。相類似的測試參數(shù)也可見于其它工業(yè)標準，如MIL-STD-883E method 3015.7(March 22，1989)與JEDEC Standard for ElectrostaticDischarge(ESD)Sensitivity Testing Human Body Model(HBM)，JESD22，A114-B(June 2000)。
機器模式的靜電放電代表從阻值很低的路徑快速放電，例如從一個金屬纜線，一個自動測試機器的導體手臂。此模式的等效放電電容為200pF，有一個等效放電電感500nH，而其等效放電電阻約等于0。其放電波形為一個衰減中的弦波波形，其上升時間約為5到8納秒，其周期約為80納秒，其放電電流峰值通?？蛇_8安培以上。此機器模式也在工業(yè)標準EIA/JEDECStandard，Test Method A115-A for Electrostatic Discharge(ESD)SensitivityTesting Machine Model(MM)，EIA/JESD22-A115-A(October 1997)所提到。
充電元件模式的靜電放電是與元件有很大的相依性，該模式描述的現(xiàn)象如下一個元件因為摩擦、電場感應或者是其他因素而事先累積了靜電荷于元件本身，當有一接地裝置或具有較低電位的裝置觸碰到該元件，而發(fā)生電位平衡的靜電放電現(xiàn)象。不同的元件材質、大小在相同的情況下會累積不同量的靜電，所以充電元件模式的靜電放電與元件有很大的相依性。其放電波形的上升時間通常小于200pS(picoseconds，兆分之一秒)，而整個放電波形約小于2納秒，且放電電流峰值通常會高到數(shù)十安培。此充電元件模式可參考工業(yè)標準JEDEC Standard，F(xiàn)ield-Induced Charged-DeviceModel Test Method for Electrostatic-Discharge-Withstand Thresholds ofMicroelectronic Components，JESD22-C101-A(June2000)。
在一般商用應用中，一個元件的靜電放電承受能力要能達到人體模式正負2000伏特，機器模式正負200伏特，與充電元件模式1000伏特。圖3繪制了人體模式、機器模式、與充電元件模式的靜電放電波形圖。參考圖3，充電元件模式靜電放電的放電電流峰值在不到一納秒的時間內可以高到約15安培，而整個放電過程在約10納秒內完成。
目前已有許多方法或設計被應用來保護集成電路使其免于靜電放電傷害或者提升其靜電放電防護能力。一個常見的防護設計是使用寄生于n型金屬氧化物半導體(metal-oxide semiconductor，MOS)元件的晶體管來進行靜電放電防護，該n型金屬氧化物半導體元件的漏極接到焊墊(Pad)，而源極耦合到地(Ground)或VSS電源線。二極管或二極管耦合晶體管的設計則應用在射頻(Radio Frequency，RF)集成電路的靜電放電防護電路中。在RF IC中，一個晶片上(on-chip)的靜電放電防護電路必須要有下列特性強健的靜電放電防護能力，應用在輸入保護(input protection)時要呈現(xiàn)最小的輸入寄生電容，而且該寄生電容與電壓的相關性要越低越好。在有淺溝槽隔絕(Shallow-Trench Isolation，以下簡稱STI)的深次微米互補式金屬氧化物半導體(Complementary Metal-Oxide Semiconductor，以下簡稱CMOS)制造工藝技術中，二極管被應用在靜電放電防護設計電路中，此二極管通常由鄰近的高濃度n型擴散區(qū)(n+diffusion region)及高濃度p型擴散區(qū)(p+diffusionregion)所形成，且上述兩個擴散區(qū)皆位于半導體“基底”(substrate)內，參考圖4A，一個p+擴散區(qū)被STI所包圍且藉以定義該p+擴散區(qū)范圍，因此該藉由STI所形成的二極管被稱為STI限定的二極管。此STI限定的二極管呈現(xiàn)了一個寄生的底部電容Cbottom。此種二極管被發(fā)現(xiàn)有嚴重的漏電流，該漏電流來自于p+擴散區(qū)上的金屬硅化層(未繪制于圖上)與包圍p+擴散區(qū)的STI的介面。
圖4B繪示了另一個現(xiàn)有的二極管靜電放電保護結構的剖面圖，此二極管被稱為多晶硅限定的二極管。多晶硅限定的二極管的p+擴散區(qū)范圍的定義與STI限定的二極管不同，多晶硅限定的二極管的p+擴散區(qū)范圍是藉由多晶硅所定義，所以p+擴散區(qū)沒有與STI接觸的介面，因此沒有漏電流的問題。然而，此多晶硅限定的二極管的總寄生電容比STI限定的二極管要大。這是由于多了側邊電容Csidewall所造成。
圖5繪示了一個現(xiàn)有的利用雙二極管結構的靜電放電防護電路圖。參考圖5，藉由雙二極管結構與電源線間靜電放電箝制電路(VDD-to-VSS ESDclamp circuit)的結合，提供了靜電放電電流一個放電路徑2，使靜電放電電流不會流經(jīng)內部電路，也就是該結合而成的靜電放電防護電路保護了內部電路不受靜電放電所傷害。該電路動作情形簡述如下當靜電放電發(fā)生于焊墊Pad1且焊墊Pad2為接地時，靜電放電電流會經(jīng)由順偏的二極管Dp1到達低電阻值的VDD電源線，再經(jīng)由電源線間靜電放電箝制電路將靜電放電電流導通至另一條低電阻值VSS電源線，最后，靜電放電電流將通過另一個順偏的二極管Dn2，到達焊墊Pad2，流出此電路外。在此電路中，整個電路的輸入電容主要是由二極管的接面電容所影響。從焊墊Pad1看進去的輸入電容Cin可以表示為Cin＝Cp1+Cn1其中，Cp1為二極管Dp1的等效寄生電容，而Cn1為二極管Dn1的等效寄生電容。
針對圖5中的電路，圖6中繪示了焊墊電壓與電容值的關系圖。參考圖6，當焊墊電壓上升時，二極管Dp1的等效寄生電容上升，而二極管Dn1的等效寄生電容下降。因此，總輸入電容Cin近乎為常數(shù)值而沒有改變。這個特性對射頻集成電路的應用是非常重要的。

發(fā)明內容
根據(jù)本發(fā)明，提供一種靜電放電防護方法，包括至少一組包括一第一硅晶二極管與一第一硅晶二極管的雙向硅晶二極管，其中第一硅晶二極管的一n型區(qū)域與第二硅晶二極管的一p型區(qū)域電耦合，第一硅晶二極管的一p型區(qū)域與第二硅晶二極管的一n型區(qū)域電耦合，其中該至少一組雙向硅晶二極管對正的靜電放電或負的靜電放電信號反應。
在本發(fā)明的一個方面，該至少一組雙向硅晶二極管包括一個或多個串接耦合的雙向硅晶二極管。
根據(jù)本發(fā)明，還提供一種靜電放電防護裝置，包括至少一組包括一第一絕緣層上硅的硅晶二極管與一第二絕緣層上硅的硅晶二極管的雙向硅晶二極管，其中第一絕緣層上硅的硅晶二極管的一n型區(qū)域與第二絕緣層上硅的硅晶二極管的一p型區(qū)域電耦合，第一絕緣層上硅的硅晶二極管的一p型區(qū)域與第二絕緣層上硅的硅晶二極管的一n型區(qū)域電耦合，其中該至少一組雙向硅晶二極管對正的靜電放電或負的靜電放電信號反應。
根據(jù)本發(fā)明，還提供一種集成電路，包括一信號焊墊、一第一電壓源、和一耦合到第一電壓源的第一靜電放電箝制電路，該第一靜電放電箝制電路具有至少一組雙向硅晶二極管，該雙向硅晶二極管包括一第一硅晶二極管與一個第二硅晶二極管，其中第一硅晶二極管的一n型區(qū)域與第二硅晶二極管的一p型區(qū)域電耦合，第一硅晶二極管的一p型區(qū)域與第二硅晶二極管的一n型區(qū)域電耦合，且其中該至少一組雙向硅晶二極管對正的靜電放電或負的靜電放電信號反應。
在本發(fā)明的一個方面，該第一電壓源為VDD，且第一靜電放電箝制電路耦合到信號焊墊，以提供人體模式、充電元件模式或機器模式的靜電放電的防護。
在本發(fā)明的另一個方面，進一步包括一個第二靜電放電箝制電路，具有至少一組雙向硅晶二極管，該雙向硅晶二極管包括一第三硅晶二極管與一第四硅晶二極管，其中第三硅晶二極管的一n型區(qū)域與第四硅晶二極管的一p型區(qū)域電耦合，第三硅晶二極管的一p型區(qū)域與第四硅晶二極管的一n型區(qū)域電耦合，并且，其中第二靜電放電箝制電路電耦合至一第一晶體管的基體與柵極，以提供第一晶體管至少充電元件模式的靜電放電的防護。
在本發(fā)明的又一個方面，該第一電壓源為VSS，且第一靜電放電箝制電路耦合到信號焊墊，以提供至少一種人體模式、充電元件模式或機器模式的靜電放電的防護。
在本發(fā)明的又再一個方面，該第一電壓源為VDD，且第一靜電放電箝制電路耦合至一第一晶體管的基體與柵極，以提供第一晶體管至少充電元件模式的靜電放電的防護。
又在本發(fā)明的再一個方面，進一步包括一耦合至第一靜電放電箝制電路的第二電壓源，其中第一電壓源為VDD，第二電壓源為VSS，以提供靜電放電防護。
必須了解的是，前述的概述以及之后的詳細說明是示范性的以及說明性的，以進一步解釋本發(fā)明主張的權利要求的范圍。
為使本發(fā)明的上述目的、特征、和優(yōu)點能更明顯易懂，下文特舉一優(yōu)選實施例，并配合附圖，作詳細說明如下


圖1A到1D繪示的是在集成電路中，靜電放電可能發(fā)生的幾種情形；圖2繪示的是人體模式靜電放電等效電路圖；
圖3繪示的是人體模式、機器模式、與充電元件模式的靜電放電波形圖；圖4A繪示的是一個現(xiàn)有的制作于集成電路中的二極管剖面圖；圖4B繪示的是另一個現(xiàn)有的制作于集成電路中的二極管剖面圖；圖5繪示的是一個現(xiàn)有的靜電放電防護電路圖；圖6繪示的是在圖5中，焊墊電壓對輸入寄生電容的關系圖；圖7繪示的是，根據(jù)本發(fā)明精神的硅晶二極管的剖面圖；圖8繪示的是，根據(jù)本發(fā)明精神的另一硅晶二極管的剖面圖；圖9繪示的是，根據(jù)本發(fā)明精神的制作于絕緣層上硅晶片的硅晶二極管的剖面圖；圖10繪示的是，根據(jù)本發(fā)明精神的制作于絕緣層上硅晶片的硅晶二極管的俯視圖；圖11A到11H繪示的是根據(jù)本發(fā)明精神的具有n型中間區(qū)域的硅晶二極管的制造方法；圖12A到12H繪示的是根據(jù)本發(fā)明精神的具有p型中間區(qū)域的硅晶二極管的一種制造方法；圖13繪示的是，相對應本發(fā)明的硅晶二極管的電路符號；圖14繪示的是，根據(jù)本發(fā)明精神，利用雙硅晶二極管元件所設計的靜電放電防護電路圖；圖15A繪示的是，圖14中的焊墊電壓與個別硅晶二極管的電容量關系圖；圖15B繪示的是，圖14中的焊墊電壓與總硅晶二極管的電容量關系圖；圖16A繪示的是，根據(jù)本發(fā)明精神，利用硅晶層二極管元件所設計的靜電放電防護電路圖；圖16B繪示的是，根據(jù)本發(fā)明精神，利用堆疊硅晶層二極管元件所設計的靜電放電防護電路圖；圖16C繪示的是，根據(jù)本發(fā)明精神，利用串聯(lián)硅晶層二極管元件所設計的靜電放電防護電路圖；圖17繪示的是，根據(jù)本發(fā)明精神，利用偏壓的雙硅晶二極管元件所設計的靜電放電防護電路圖；圖18繪示的是，個別硅晶二極管與串聯(lián)硅晶二極管的電壓電流特性圖；
圖19繪示的是，根據(jù)本發(fā)明精神，利用雙向硅晶二極管所設計的靜電放電防護電路圖；圖20繪示的是，根據(jù)本發(fā)明精神，利用雙向硅晶二極管所設計的另一靜電放電防護電路圖；圖21繪示的是，根據(jù)本發(fā)明精神，利用雙向硅晶二極管所設計的又一靜電放電防護電路圖；以及圖22繪示的是，根據(jù)本發(fā)明精神，利用雙向硅晶二極管所設計的耐高電壓的靜電放電防護電路圖。
附圖標號說明10、200、34、300集成電路12、202、36、112半導體基底14、114井區(qū)14A部分井區(qū)16、42、44、116隔絕結構18、20擴散區(qū)22、158介電層24、208、50p型部分26、210、48n型部分28、212中間部分32、206、132硅晶層204、38絕緣層40第一硅晶層52第二硅晶層46部分第一硅晶層54、30、130接觸孔56、64、66、156、168、170、172光致抗蝕劑58介電層62、162邊墻25、124第一部分
120、125、126部分4靜電放電電流6電源線間靜電放電箝制電路302信號焊墊304-1、304-2、306-1、306-2、312-1靜電放電防護電路308PMOS310NMOS308-1、310-1基體308-2、310-2柵極308-3、310-4源極308-4、310-3漏極具體實施方式
根據(jù)本發(fā)明的精神，提供一種雙向硅晶二極管以設計包括正負向的靜電放電的防護電路。此雙向硅晶二極管包括至少一對反極性相耦合的硅晶二極管，亦即一硅晶二極管的n型區(qū)域與另一硅晶二極管的p型區(qū)域電耦合，反之亦然。與現(xiàn)有二極管不同的是，硅晶二極管沒有底部接面電容，所以其寄生電容相對較小。除此之外，由于硅晶二極管是置于半導體基底的STI之上，沒有基體漏電流，也不會占用硅面積，可以節(jié)省成本。此外，本發(fā)明的硅晶二極管還可額外增加功能，可在RF IC的應用中更有設計彈性。
圖7繪示的是，根據(jù)本發(fā)明精神的一種硅晶層二極管的傾斜俯視圖。參考圖7，集成電路10包括半導體基底12與制作于半導體基底12內的井區(qū)14，一隔絕結構16環(huán)繞部分井區(qū)14A。隔絕結構可以是STI或者是場氧化層(Field Oxide)。集成電路10也包括一鄰近于隔絕結構16的擴散區(qū)20。擴散區(qū)20與井區(qū)14可以摻雜同型的雜質。集成電路10可能也包括一鄰近于隔絕結構16的擴散區(qū)18。在一優(yōu)選實施例中，半導體基底12為一個p型基底，井區(qū)14為n型井區(qū)，而擴散區(qū)20為一個n型擴散區(qū)?？赡苡械臄U散區(qū)18為一個p型擴散區(qū)。
一層介電層22置于井區(qū)14之上，此介電層22尚覆蓋于隔絕結構16以及一部分井區(qū)14A。在一優(yōu)選實施例中，介電層22為氧化層。一層硅晶層32置于介電層22之上，此硅晶層32接下來會成為硅晶二極管。在一優(yōu)選實施例中，硅晶層32為多晶硅層。在另一優(yōu)選實施例中，硅晶層32為單晶硅層。硅晶層32包括了一個p型部分24、一個n型部分26、以及一個位于p型部分24與n型部分26之間的中間部分28。p型部分24與n型部分26位于隔絕結構16上方，而中間部分28位于部分井區(qū)14A上方。在一優(yōu)選實施例中，硅晶層32的間部分28為摻雜n型雜質，且其濃度較n型部分26的n型雜質濃度淡。在另一優(yōu)選實施例中，硅晶層32的中間部分28為摻雜p型雜質，且其濃度較p型部分24的p型雜質濃度淡。在又另一優(yōu)選實施例中，硅晶層32的中間部分28為無摻雜。多個接觸孔(contact)30置于擴散區(qū)20、p型部分24、與n型部分26之上。
在操作方面，硅晶二極管可對靜電放電信號進行反應，提供靜電放電防護功能。更進一步，井區(qū)14可以被偏壓用來控制硅晶二極管。在一優(yōu)選實施例中，擴散區(qū)20可以傳遞信號給井區(qū)14，以控制硅晶二極管來提供靜電放電防護功能。
圖8繪示了根據(jù)本發(fā)明精神的另一個硅晶二極管的剖面圖。參考圖8，一集成電路200包括了一個半導體基底202、一絕緣層204、與一位于絕緣層204上方的硅晶層206。在一優(yōu)選實施例中，絕緣層204為STI結構。在另一優(yōu)選實施例中，絕緣層204為場氧化層結構。硅晶層206包括一個p型部分208與鄰近于p型部分208的n型部分210。在一優(yōu)選實施例中，集成電路200更進一步包括一介電層置于硅晶層206與絕緣層204之間(沒有繪出)。硅晶層206可能還包括一個位于p型部分208與n型部分210之間的中間部分212。在一優(yōu)選實施例中，硅晶層206的中間部分212為摻雜n型雜質，且其濃度較n型部分210的n型雜質濃度淡。在另一優(yōu)選實施例中，硅晶層206的中間部分212為摻雜p型雜質，且其濃度較p型部分208的p型雜質濃度淡。在又另一優(yōu)選實施例中，硅晶層206的中間部分212為無摻雜。此硅晶二極管置于半導體基底202的STI之上，故與半導體基底202沒有接面，故沒有基底漏電流(substrate leakage)，也可抑制基底噪聲(substrate noise)。
圖9繪示的是，根據(jù)本發(fā)明精神的制作于SOI(Silicon-On-Insulator)晶片的硅晶二極管的剖面圖。參考圖9，集成電路34包括SOI半導體基底36、一絕緣層38、一第一硅晶層40與一第二硅晶層52。其中絕緣層38置于半導體基底36上方，隔絕結構42與隔絕結構44制作于第一硅晶層40內并包圍部分第一硅晶層46，此部分第一硅晶層46是為基體(Base)部分。在一個優(yōu)選實施例中，半導體基底36為p型基底，隔絕結構42與隔絕結構44為STI結構，第二硅晶層52為一多晶硅層。
一介電層(沒有繪出)置于第一硅晶層40與一第二硅晶層52之間。第二硅晶層52包括一n型部分48與一p型部分50。n型部分48位于隔絕結構42上方，而p型部分50位于隔絕結構44上方。第二硅晶層52可進一步包括一個位于n型部分48與p型部分50之間的中間部分(沒有繪出)，此中間部分位于基體部分46的上方。集成電路34可進一步包括一個擴散區(qū)(沒有繪出)鄰近于隔絕結構42與隔絕結構44其中之一，且位于第一硅晶層40之內。集成電路34尚包括多個接觸孔54。
在操作方面，制作于SOI晶片的硅晶二極管可對靜電放電信號進行反應，提供靜電放電防護功能。SOI集成電路34內的絕緣層38則提供了元件隔絕的功能?；w部分46可以被偏壓用來控制硅晶層二極管以提供靜電放電防護功能。因此，此實施例可適當?shù)谋幻麨镾OI硅晶二極管。圖10繪示了與圖9相對應的俯視圖。圖9為圖10沿著A-A′方向的剖面圖。
圖11A到圖11H繪示的是，利用剖面圖顯示制作本發(fā)明的硅晶二極管的方法。參考圖11A，提供一半導體基底12。在一優(yōu)選實施例中，半導體基底12為p型基底。接下來，圖11B繪示了隔絕結構16形成于半導體基底12內。通常，隔絕結構16為STI結構，是經(jīng)由一光刻腐蝕制作工藝定義其在半導體基底的位置，再經(jīng)由蝕刻制作工藝蝕刻出一淺溝槽，再填入硅氧化物或其他具有絕緣性的物質而成。
圖11C為井區(qū)14形成于半導體基底12內，經(jīng)由一光刻腐蝕制作工藝定義井區(qū)14位置，不是井區(qū)14的位置則由光致抗蝕劑56阻擋，配合離子注入(ion implantation)制作工藝，形成井區(qū)14。然后再將光致抗蝕劑56去除。在一優(yōu)選實施例中，井區(qū)為一n型井區(qū)。圖11B與圖11C的順序可以互換，仍然可以形成同樣的結構。
圖11D繪示形成硅晶層二極管的開始。參考圖11D，一介電層58形成于井區(qū)上14之上，然后再形成一硅晶層32于介電層58之上。再經(jīng)由光刻腐蝕制作工藝定義出硅晶層的圖案(pattern)，通常，傳統(tǒng)制作工藝步驟會形成一邊墻(spacer)62鄰近于硅晶層32。邊墻62通常可能為硅氧化物或其他具有絕緣性的物質。
參考圖11E，利用光刻腐蝕制作工藝定義出硅晶層32上的第一部分25與半導體基底12上的第一注入?yún)^(qū)20。第一部分25將有部分會成為硅晶二極管的中間部分。第一注入?yún)^(qū)20位于井區(qū)14之內。然后進行第一離子注入制作工藝，如圖11E所示，然后再將光致抗蝕劑64去除。在一優(yōu)選實施例中，第一離子注入制作工藝為n型的輕摻雜漏極(Lightly-Doped Drain，簡稱LDD)制作工藝，此步驟可以制作硅晶二極管的n型中間部分。
參考圖11F，再利用光刻腐蝕制作工藝定義出硅晶層32上的一部分26以及井區(qū)14的一部分20，然后進行第二離子注入制作工藝。然后再將光致抗蝕劑65去除。在一優(yōu)選實施例中，第二離子注入制作工藝為N型漏極源極注入制作工藝。此步驟可以提供與井區(qū)14的信號連結，并且完成硅晶二極管的n型部分與n型的中間部分28。
參考圖11G，再利用光刻腐蝕制作工藝定義出硅晶層32上的第三注入?yún)^(qū)一部分24。然后進行第三離子注入制作工藝。并將光致抗蝕劑66去除。在一優(yōu)選實施例中，第三離子注入制作工藝為p型漏極源極離子注入(p-typeDrain/Source implantation)制作工藝。此步驟可以完成硅晶二極管的p型部分。通常，接下來傳統(tǒng)制作工藝會形成多個接觸孔30，如圖11H所示，以完成對硅晶二極管元件的電連結。同樣的，類似上述圖11A到圖11H利用剖面圖顯示制作本發(fā)明的硅晶二極管的方法，圖12A到圖12H繪示了中間部分為p型部分的硅晶二極管的制作方法。參考圖12A，提供一半導體基底112，在一優(yōu)選實施例中，半導體基底112為p型基底。接下來，圖12B繪示了隔絕結構116形成于半導體基底112內。通常，隔絕結構116為STI結構，是經(jīng)由一光刻腐蝕制作工藝定義其在半導體基底112的位置，再經(jīng)由蝕刻制作工藝蝕刻出一淺溝槽，再填入硅氧化物或其他具有絕緣性的物質而成。圖12C井區(qū)114形成于半導體基底112內，經(jīng)由一光刻腐蝕制作工藝定義井區(qū)114位置，非井區(qū)114的位置則由光致抗蝕劑156阻擋，配合離子注入制作工藝，形成井區(qū)114，然后再將光致抗蝕劑156去除。在一優(yōu)選實施例中，井區(qū)114為一n型井區(qū)。圖12B與圖12C的順序可以互換，仍然可以形成同樣的結構。
圖12D繪示形成硅晶二極管的開始，參考圖12D，一介電層158形成于基底112之上，然后再形成一硅晶層132于介電層158之上，再經(jīng)由光刻腐蝕制作工藝定義出硅晶層的圖案，再進行蝕刻制作工藝，留下圖中的硅晶層132部分。通常，傳統(tǒng)制作工藝步驟會再形成一鄰近于硅晶層132的邊墻162。邊墻162通?？赡転楣柩趸锘蚱渌哂薪^緣性的物質。是否形成邊墻162或者邊墻使用何種材質并不影響本發(fā)明的硅晶二極管。
參考圖12E，利用光刻腐蝕制作工藝定義出硅晶層132與半導體基底112上的第一部分124。此第一部分124會有一部分將成為硅晶二極管的中間部分。然后進行第四離子注入制作工藝，如圖12E所示，然后再將光致抗蝕劑168去除。在一優(yōu)選實施例中，第四離子注入制作工藝為p型的輕摻雜漏極制作工藝。參考圖12F，再利用光刻腐蝕制作工藝定義出硅晶層132上的一部份126以及井區(qū)114的一部分120，然后進行第五離子注入制造工藝。然后再將光致抗蝕劑170去除。在一優(yōu)選實施例中，第五離子注入制造工藝為N型漏極源極制造工藝。此步驟可以提供與井區(qū)114的信號連結，并且完成硅晶二極管的n型部分與p型的中間部分128。
參考圖12G，再利用光刻腐蝕制造工藝定義出硅晶層132上的第六注入?yún)^(qū)一部分125。然后進行第六離子注入制造工藝。并將光致抗蝕劑172去除。在一優(yōu)選實施例中，第六離子注入制造工藝為p型漏極源極離子注入制造工藝。此步驟可以完成硅晶二極管的p型部分。通常，接下來傳統(tǒng)制造工藝會形成多個接觸孔130，如圖12H所示，以完成對硅晶二極管元件的電連結。
對于使用SOI晶片技術來制作本發(fā)明的硅晶二極管，上述的制作方法必須有所修改，然而，需要修改的步驟只是那些與形成硅晶層二極管無關的一些步驟。需要修改的步驟預期為上述形成井區(qū)之前的步驟，如此仍可完成硅晶層二極管。
圖13繪示的是根據(jù)本發(fā)明精神的硅晶二極管的電路符號示意圖。此符號是以提供有基體偏壓功能的硅晶二極管為例，事實上，在后續(xù)的發(fā)明實施例中，無基體偏壓功能的硅晶二極管(如圖8所示)，也都適用。
參考圖14，圖中為利用雙硅晶二極管所設計的一個靜電放電防護電路。此雙硅晶二極管電路提供了靜電放電電流的放電路徑，保護了內部電路使其不受靜電放電的傷害。當靜電放電發(fā)生于焊墊1且焊墊2為接地時，靜電放電電流4會經(jīng)過VDD電源線與焊墊1之間的硅晶二極管SD1而流到VDD電源線，再經(jīng)過電源線間靜電放電箝制電路(VDD-TO-VSS ESDCLAMP CIRCUIT)6流到VSS電源線，最后再經(jīng)過VSS電源線與焊墊2之間的硅晶二極管SD4流到焊墊2排出集成電路外。在此電路中，基體偏壓的硅晶二極管與硅晶二極管皆可達到類似的防護功能。
所以，本發(fā)明的精神也包括保護集成電路免于靜電放電傷害的方法。該方法包括提供一種信號給集成電路元件，該集成電路元件包括最少一個硅晶二極管來對該信號做反應，以提供靜電放電防護功能，使集成電路免于遭受靜電放電傷害。同樣類似的，本發(fā)明也包括保護SOI集成電路免于靜電放電傷害的方法。該方法包括了提供一種信號給SOI集成電路元件，該SOI集成電路元件包括最少一個SOI硅晶二極管來對該信號做反應，以提供靜電放電防護功能，使SOI集成電路免于遭受靜電放電傷害。
圖15A繪示的是焊墊電壓與個別二極管元件寄生電容量關系圖。其中Dp1與Dn1代表圖5中現(xiàn)有二極管，而SD1與SD2為圖14中的硅晶二極管。由于根據(jù)本發(fā)明的精神的硅晶二極管無側邊電容且底部電容相較現(xiàn)有二極管要低，且二極管特性也類似，因此圖中曲線類似，但電容值較低。圖15B為靜電放電防護電路中的總輸入電容與焊墊電壓關系圖。由于單一硅晶二極管的電容值較現(xiàn)有二極管低，因此總輸入電容也相對較低，大約降低了一半的電容值。
此總輸入電容或稱輸入寄生電容可以進一步利用電容串聯(lián)效應來進一步的降低。圖16A為根據(jù)本發(fā)明精神，利用硅晶二極管元件所設計的靜電放電防護電路圖。假設每個硅晶二極管的寄生電容值為C，則此電路的輸入寄生電容(圖中符號為Cin)的值為2C。圖16B為根據(jù)本發(fā)明精神，利用堆疊硅晶二極管元件所設計的靜電放電防護電路圖。根據(jù)電容串聯(lián)以及并聯(lián)的基本物理特性，此電路的輸入寄生電容的值為C，為圖16A電路一半的值。更進一步，參考圖16C，根據(jù)本發(fā)明精神，利用串聯(lián)硅晶二極管元件所設計的靜電放電防護電路圖。此電路在焊墊上下皆串聯(lián)了n個硅晶二極管，因此，此電路的輸入寄生電容的值為2C/n，其中n為硅晶二極管的個數(shù)。在上述電路中，基體偏壓的硅晶二極管與硅晶二極管皆可達到串聯(lián)降低電容的效果。
根據(jù)本發(fā)明精神，上述電路更進一步包括一個偵測-偏壓電路。參考圖17，此偵測-偏壓電路85包括一個電阻R以及一個電容C置于電源線VDD及電源線VSS之間，還有一個PMOS Mp與一個NMOS Mn置于電源線VDD及電源線VSS之間，其中PMOS與NMOS的漏極相互連接并可提供信號，NMOS源極接電源線VSS，PMOS源極接電源線VDD，PMOS與NMOS的柵極相連且與電阻電容相連。當靜電放電發(fā)生時，此偵測-偏壓電路可提供一偏壓信號給基體偏壓的硅晶二極管，以加速基體偏壓的硅晶二極管導通，保護內部電路不受靜電放電傷害。
根據(jù)本發(fā)明精神，雙向硅晶二極管包括一對硅晶二極管，其中第一硅晶二極管的一個n型區(qū)域與第二硅晶二極管的一個p型區(qū)域電耦合，第一硅晶二極管的一個p型區(qū)域與第二硅晶二極管的一個n型區(qū)域電耦合，使該雙向硅晶二極管對正的靜電放電或負的靜電放電信號反應。除此之外雙向硅晶二極管可以包括n對相同耦合方式的硅晶二極管串聯(lián)在一起。其中，n為整數(shù)，介于1到無限大之間。尚且，在同一方向串聯(lián)的硅晶二極管的個數(shù)不必相等于另一個方向串聯(lián)的硅晶二極管的個數(shù)。換句話說，雙向硅晶二極管也許包括1個硅晶二極管并聯(lián)耦合至另2個串接硅晶二極管。
圖18繪示了個別硅晶二極管與串聯(lián)硅晶二極管的部分范圍電壓電流特性圖。此為利用多晶硅制作硅晶二極管的實施例。從橫軸可以得到雙向硅晶二極管的觸發(fā)電壓，縱軸則顯示了電流。從圖18中可以看到，四個個別的多晶硅二極管PD1、PD2、PD3、與PD4的順偏電壓電流特性，以及，將此四個多晶硅二極管串接在一起的順偏電壓電流特性。可以看到，導通電壓加成可直接加成而不失真，依此設計的雙向硅晶二極管可有效的控制導通電壓，僅需控制串接硅晶二極管的個數(shù)。
圖19繪示的是，根據(jù)本發(fā)明精神的一個實施例，利用雙向硅晶二極管所設計的靜電放電防護電路圖。參考圖19，一個集成電路300包括了一個信號焊墊302、四個靜電放電防護電路304-1、304-2、306-1、306-2，一個PMOS 308、以及一個NMOS 310。PMOS 308包括了一個基體308-1、一個柵極308-2、一個耦合到VDD電壓源的源極308-3、以及耦合到內部電路的漏極308-4。NMOS 310包括了一個基體310-1、一個柵極310-2、一個耦合到VSS電壓源的源極310-4、以及耦合到漏極308-4的漏極310-3。靜電放電防護電路304-1耦合到信號焊墊302與VDD電源線。靜電放電防護電路304-2耦合到信號焊墊302與VSS電源線。靜電放電防護電路306-1耦合到PMOS 308的柵極308-2與基體308-1。靜電放電防護電路306-2耦合到NMOS 310的柵極310-2與基體310-1。信號焊墊302可以是輸入焊墊、輸出焊墊、電源焊墊、或其他會接觸到人體模式、機器模式、或充電元件模式靜電放電的焊墊。當靜電放電防護電路304-1、304-2、306-1、306-2被靜電放電觸發(fā)時，圖19中的箭頭表示了可能的靜電放電電流流向。
在操作方面，當人體模式或機器模式的靜電放電發(fā)生于信號焊墊302時，靜電放電防護電路304-1、304-2是為靜電放電箝制電路，用以保護集成電路300免于靜電放電傷害。當充電元件模式靜電放電發(fā)生時，靜電放電防護電路306-1、306-2則用以保護PMOS 308與NMOS 310免于靜電放電傷害。每個靜電放電防護電路304-1、304-2、306-1、306-2包括了至少一組根據(jù)本發(fā)明的雙向硅晶二極管。在實施的時候，此靜電放電防護電路可保護集成電路300免于外來的靜電放電傷害，如人體模式或機器模式靜電放電，且可免于由內而外的靜電放電傷害，如充電元件模式靜電放電。
在一實施例中，每一個靜電放電防護電路包括了串聯(lián)多個根據(jù)本發(fā)明的雙向硅晶二極管。其串聯(lián)的個數(shù)是依照電路在非靜電放電情況時所需要隔絕的電壓信號所決定。舉例來說，如果在正常工作時，信號焊墊會接收3伏特的信號，則需要隔絕的信號則要高于3伏特。假設需要隔絕的信號為4.5伏特而每一個硅晶二極管的導通電壓為0.6伏特，則8個順偏串聯(lián)硅晶二極管總共導通電壓4.8伏特可以使用在此電路在逆偏工作的硅晶二極管則僅需1個或2個串聯(lián)即可，因為逆偏崩潰電壓即可高于4.5伏特。
參考圖14，該電源線間靜電放電箝制電路也可使用本發(fā)明的雙向硅晶二極管，并配合圖19(或圖20、圖21、以及圖22)的電路，以更增進靜電放電防護能力。
圖20繪示的是，根據(jù)本發(fā)明精神，利用雙向硅晶二極管所設計的另一靜電放電防護電路圖，應用在多組電源的應用中。在多組電源的應用中，電源間常會互相隔絕，用以消除噪聲的耦合。但是，這同時也使靜電放電電流無法經(jīng)由電源線排除，使其容易導致集成電路內部傷害。根據(jù)本發(fā)明的精神，雙向硅晶二極管可以用來連接兩個隔絕的電源線，可重建靜電放電電流路徑。雙向硅晶二極管的串聯(lián)個數(shù)可用以控制需隔絕的噪聲等級。參考圖20，靜電放電防護電路312-1耦合了一輸出入VDD電壓源VDD I/O與內部VDD電壓源VDD Internal(內部)，而靜電放電防護電路312-2耦合了一輸出入VSS電壓源VSS I/O與內部VSS電壓源VSS Internal。而靜電放電防護電路314則提供了類似圖19中靜電放電防護電路306-1及306-2的充電元件模式靜電放電防護功能。
同理，本發(fā)明的雙向硅晶二極管可應用在模擬電路以提供靜電放電防護，如圖21所示，以及，本發(fā)明的雙向硅晶二極管也可應用在耐高電壓輸出入電路(high-voltage tolerant I/O circuit)，如圖22所示。此耐高電壓輸出入電路為現(xiàn)有電路可參考下列文獻Sanchez et al，“Aersatile 3.3/2.5/1.8-VCMOS I/O Driver Built in a 0.2-μm，3.5-nm Tox，1.8-V CMOS Technology，”IEEE Journal of Solid-State Circuits，vol.34，no.11，pp.1501-1511.以及Singhet al.，“High-Voltage-Tolerant I/O Buffers with Low-Voltage CMOS Process，”IEEE Journal of Solid-State Circuits，vol.34，no.11，pp.1512-1525。此二文獻已包括在此文件以供參考。
綜上所述，雖然本發(fā)明已結合一優(yōu)選實施例揭露如上，然而其并非用以限定本發(fā)明，本領域的技術人員在不脫離本發(fā)明的精神和范圍內，可作出各種更動與潤飾，因此本發(fā)明的保護范圍應當由后附的權利要求范圍所界定。
權利要求
1.一種靜電放電防護方法，包括至少一組包括一第一硅晶二極管與一第二硅晶二極管的雙向硅晶二極管，其中該第一硅晶二極管的一n型區(qū)域與該第二硅晶二極管的一p型區(qū)域電耦合，該第一硅晶二極管的一p型區(qū)域與該第二硅晶二極管的一n型區(qū)域電耦合，其中該至少一組雙向硅晶二極管對正的靜電放電或負的靜電放電信號反應。
2.如權利要求1的靜電放電防護方法，其中該至少一組雙向硅晶二極管包括一個或多個串接耦合的雙向硅晶二極管。
3.如權利要求1的靜電放電防護方法，其中該第一硅晶二極管包括一中央硅區(qū)域，該中央硅區(qū)域置于該第一硅晶二極管n型區(qū)域與p型區(qū)域之間，并且與該n型區(qū)域以及該p型區(qū)域相鄰。
4.如權利要求1的靜電放電防護方法，其中該第二硅晶二極管包括一中央硅區(qū)域，該中央硅區(qū)域置于該第二硅晶二極管n型區(qū)域與p型區(qū)域之間，并且與該n型區(qū)域以及該p型區(qū)域相鄰。
5.如權利要求1的靜電放電防護方法，更進一步包括一第一隔絕結構；以及一與第一隔絕結構不直接相鄰的第二隔絕結構；其中該第一硅晶二極管的p型區(qū)域與該第一隔絕結構重疊，且該第一硅晶二極管的n型區(qū)域與該第二隔絕結構重疊。
6.如權利要求5的靜電放電防護方法，更進一步包括一位于井區(qū)內的擴散區(qū)域，該擴散區(qū)域與該第一隔絕結構或該第二隔絕結構其中一個相鄰，其中，該擴散區(qū)域與該井區(qū)所摻雜的雜質為相同形式。
7.如權利要求1的靜電放電防護方法，更進一步包括一第三隔絕結構；以及一與第三隔絕結構不直接相鄰的第四隔絕結構；其中該第二硅晶二極管的p型區(qū)域與該第三隔絕結構重疊，且該第二硅晶二極管的n型區(qū)域與該第四隔絕結構重疊。
8.如權利要求7的靜電放電防護方法，還包括一位于井區(qū)內的擴散區(qū)域，該擴散區(qū)域與該第三隔絕結構或該第四隔絕結構其中一個相鄰，其中，該擴散區(qū)域與該井區(qū)所摻雜的雜質為相同形式。
9.如權利要求1的靜電放電防護方法，其中該第一硅晶二極管包括n個串聯(lián)耦合硅晶二極管，且該第二硅晶二極管包括m個串聯(lián)耦合硅晶二極管，其中n與m是介于1到無窮大的整數(shù)。
10.如權利要求9的靜電放電防護方法，其中n不等于m。
11.如權利要求1的靜電放電防護方法，更進一步包括一第一電壓源與一第二電壓源，該組雙向硅晶二極管的一端耦合至該第一電壓源，而另一端耦合至該第二電壓源，其中，該第一電壓源為VDD，而該第二電壓源為VSS。
12.一種靜電放電防護裝置，包括至少一組包括一第一絕緣層上硅的硅晶二極管與一第二絕緣層上硅的硅晶二極管的雙向硅晶二極管，其中該第一絕緣層上硅的硅晶二極管的一n型區(qū)域與該第二絕緣層上硅的硅晶二極管的一p型區(qū)域電耦合，該第一絕緣層上硅的硅晶二極管的一p型區(qū)域與該第二絕緣層上硅的硅晶二極管的一n型區(qū)域電耦合，其中該至少一組雙向硅晶二極管對正的靜電放電或負的靜電放電信號反應。
13.如權利要求12的靜電放電防護裝置，其中該至少一組雙向硅晶二極管包括一個或多個串接耦合的雙向硅晶二極管。
14.一種集成電路，包括一信號焊墊；一第一電壓源；以及一耦合到該第一電壓源的第一靜電放電箝制電路，具有至少一組雙向硅晶二極管，該雙向硅晶二極管包括一第一硅晶二極管與一第二硅晶二極管，其中該第一硅晶二極管的一n型區(qū)域與該第二硅晶二極管的一p型區(qū)域電耦合，該第一硅晶二極管的一p型區(qū)域與該第二硅晶二極管的一n型區(qū)域電耦合，且其中該至少一組雙向硅晶二極管對正的靜電放電或負的靜電放電信號反應。
15.如權利要求14的集成電路，其中該至少一組雙向硅晶二極管包括一個或多個串接耦合的雙向硅晶二極管。
16.如權利要求14的集成電路，其中該第一電壓源為VDD，且該第一靜電放電箝制電路耦合到該信號焊墊，以提供人體模式、充電元件模式或機器模式的靜電放電的防護。
17.如權利要求16的集成電路，還包括一第二靜電放電箝制電路，具有至少一組雙向硅晶二極管，該雙向硅晶二極管包括一第三硅晶二極管與一第四硅晶二極管，其中該第三硅晶二極管的一n型區(qū)域與該第四硅晶二極管的一p型區(qū)域電耦合，該第三硅晶二極管的一p型區(qū)域與該第四硅晶二極管的一n型區(qū)域電耦合，并且其中該第二靜電放電箝制電路電耦合至一第一晶體管的一基體與一柵極，以提供該第一晶體管至少充電元件模式的靜電放電的防護。
18.如權利要求16的集成電路，進一步包括一第二靜電放電箝制電路，具有至少一組雙向硅晶二極管，該雙向硅晶二極管包括一第三硅晶二極管與一第四硅晶二極管，其中該第三硅晶二極管的一n型區(qū)域與該第四硅晶二極管的一p型區(qū)域電耦合，該第三硅晶二極管的一p型區(qū)域與該第四硅晶二極管的一n型區(qū)域電耦合，并且其中該第二靜電放電箝制電路一端耦合至VDD，另一端耦合至該第一靜電放電箝制電路。
19.如權利要求14的集成電路，其中該第一電壓源為VSS，且該第一靜電放電箝制電路耦合到該信號焊墊，以提供至少一種人體模式、充電元件模式或機器模式的靜電放電的防護。
20.如權利要求14的集成電路，其中該第一電壓源為VDD，且第一靜電放電箝制電路耦合至一第一晶體管的一基體與一柵極，以提供該第一晶體管至少充電元件模式的靜電放電的防護。
21.如權利要求20的集成電路，進一步包括一第二靜電放電箝制電路，具有至少一組雙向硅晶二極管，該雙向硅晶二極管包括一第三硅晶二極管與一第四硅晶二極管，其中該第三硅晶二極管的一n型區(qū)域與該第四硅晶二極管的一p型區(qū)域電耦合，該第三硅晶二極管的一p型區(qū)域與該第四硅晶二極管的一n型區(qū)域電耦合，并且其中該第二靜電放電箝制電路一端耦合至VDD，另一端耦合至信號焊墊，以提供至少一種人體模式或機器模式的靜電放電的防護。
22.如權利要求14的集成電路，其中該第一電壓源為VSS，且該第一靜電放電箝制電路一端耦合至一第二晶體管的一基體與該第一電壓源，另一端耦合至一第二晶體管的一柵極，以提供該第二晶體管至少充電元件模式的靜電放電的防護。
23.如權利要求22的集成電路，進一步包括一第二靜電放電箝制電路，具有至少一組雙向硅晶二極管，該雙向硅晶二極管包括一第三硅晶二極管與一第四硅晶二極管，其中該第三硅晶二極管的一n型區(qū)域與該第四硅晶二極管的一p型區(qū)域電耦合，該第三硅晶二極管的一p型區(qū)域與該第四硅晶二極管的一n型區(qū)域電耦合，并且其中該第二靜電放電箝制電路一端耦合至VDD與該第一晶體管的該基體，另一端耦合至該第一晶體管的該柵極。
24.如權利要求23的集成電路，其中該第一晶體管的該柵極耦合至該第二晶體管的該柵極。
25.如權利要求14的集成電路，進一步包括一耦合至該第一靜電放電箝制電路的一第二電壓源，其中該第一電壓源為VDD，該第二電壓源為VSS，以提供靜電放電防護。
26.如權利要求14的集成電路，進一步包括一耦合至該第一靜電放電箝制電路的一第三電壓源，其中該第三電壓源所提供的電壓不同于該第一電壓源所提供的電壓。
27.如權利要求26的集成電路，其中該第三電壓源提供VDD電源給一輸出入電路，而該第一電壓源提供VDD電源給一內部電路。
28.如權利要求26的集成電路，其中該第三電壓源提供VSS電源給一輸出入電路，而該第一電壓源提供VSS電源給一內部電路。
全文摘要
一包括靜電放電防護電路的集成電路,包括至少一組含有一第一硅晶二極管與一第二硅晶二極管的雙向硅晶二極管,其中第一硅晶二極管的一n型區(qū)域與第二硅晶二極管的一p型區(qū)域電耦合,第一硅晶二極管的一p型區(qū)域與第二硅晶二極管的一n型區(qū)域電耦合,其中該至少一組雙向硅晶二極管對正的靜電放電或負的靜電放電信號反應,以提供靜電放電防護。
文檔編號H01L27/02GK1362742SQ0114405
公開日2002年8月7日 申請日期2001年12月28日 優(yōu)先權日2000年12月28日
發(fā)明者張智毅, 柯明道 申請人:財團法人工業(yè)技術研究院