專利名稱：形成電容器元件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及形成具有薄鐵電層為其電介質(zhì)的電容器元件的方法。更特別地，本發(fā)明可更優(yōu)地應(yīng)用來形成被用作所謂鐵電的隨機(jī)存取存儲器(FeRAM或FRAM)的存儲單元的電容器元件。但是，如果電容器元件包含鐵電層，本發(fā)明可應(yīng)用于任何其他電容器元件。
FeRAM的基本結(jié)構(gòu)與原來的DRAM相同。具體地說，信息是電寫入排列為矩陣的存儲單元的，信息也是從存儲單元電讀出的。每個存儲單元包括金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管(MOSFET)和電容器元件。電容器元件的兩個電極之一被電連接至相應(yīng)的一個MOSFET的一對源/漏區(qū)之一。同一MOSFET的元件的另一個電極被所有單元共用。二進(jìn)制編碼信息(即0或1)利用每個元件的一對電極層夾的鐵電層的正負(fù)剩余極化而被存儲。
一般地，使用Pb(Zr1-x，Tix)O3(即PXT(鋯鈦酸鉛))或類似物作為鐵電層用的鐵電材料，使用貴金屬例如鉑(Pt)，銥(Ir)和釕(Ru)作為電極和的導(dǎo)電材料。
另一方面，某些常規(guī)的集成規(guī)模為4千兆位(Gb)或更大的DRAMs在存儲單元的電容器元件中包含鐵電層。對于這類DRAMs，一般使用(BaxSr1-x)TiO3或類似物作為鐵電材料，使用貴金屬例如Pt，Ir和Ru作為電極材料。
下面，將詳細(xì)解釋形成帶有上述結(jié)構(gòu)的電容器元件的現(xiàn)有技術(shù)方法。
一般地說，這種類型的電容器元件包括下電極、鐵電層和上電極依次堆棧的三層結(jié)構(gòu)。電容器元件與MOSFET一起被形成在半導(dǎo)體襯底上。在這種情況下，選擇地蝕去下電極，鐵電層和上電極(不需要的部分)，以得到所希望的圖形，常常以特定掩模使用干法蝕刻的方法。
為形成優(yōu)良或小型化的電容器元件，使用單個的共用掩模，通過干法蝕刻處理，有選擇地蝕去下電極，鐵電層和上電極的堆棧層。為此目的而使用的掩模分為兩種類型，通用的由圖形化的光刻膠薄膜制成的“抗蝕掩?！焙陀蓤D形化的硬層例如SiO2層制成的“硬掩?！薄?br> 當(dāng)使用Ru作上下電極時，氧氣(O2)和氯氣(Cl2)的混合氣體被用作蝕刻氣體，用于在電極上制造精細(xì)圖形是很有效的，如在日本未審定專利公布No.8-78396(1996年公布)中所揭示的。但是，用這種方法，在Ru層和抗蝕掩模之間所希望的蝕刻速度比(蝕刻選擇性)是不能實(shí)現(xiàn)的，換句話說，在干法蝕刻過程中，抗蝕掩模將消失。因此，不可避免地要用“硬掩?！贝妗翱刮g掩?！薄＞唧w地說，圖形化的SiO2層被有效地用作“硬掩?！?。
下面，參考

圖1A至1J解釋使用日本未審查專利公布No.8-78396中所揭示的技術(shù)形成電容器元件的現(xiàn)有技術(shù)方法。在這種方法中，每個存儲單元的電容器元件的上下電極用Ru制成，而它的鐵電層用PZT制成。圖形化的SiO2被用作硬掩模。
首先，形成圖1A中所示的結(jié)構(gòu)。在這種結(jié)構(gòu)中，如圖1A中所示，硅(Si)襯底101被提供。襯底101具有在其表面區(qū)域中形成的存儲單元的MOSFET(未示)的源/漏區(qū)102。厚的中間層介電層104被形成在襯底101上覆蓋源/漏區(qū)102。形成由鎢(W)制成的接觸塞103，以便垂直地穿透層104。塞103的底端與區(qū)102接觸。所希望的電容器元件被形成在層104上。
鈦(Ti)層105，氮化鈦(TiN)層106，Ru層107，PZT層108，和Ru層109，被以此順序在中間介電層104上堆棧而形成。在結(jié)構(gòu)的最下層的鈦層105與塞103的頂端接觸。
Ru層107、PZT層108和Ru層109分別作為下電容器電極、鐵電層和上電容器電極。TiN層106和Ti層105具有增強(qiáng)Ru層107與中間層介電層104之間的粘附力和防止氧(O)和鉛(Pb)原子從PZT層108擴(kuò)散到層104中的功能(即用作對O和Pb原子的擴(kuò)散阻擋層)。
其次，如圖1B中所示，SiO2層110(它被用作硬掩模)被形成在最上面Ru層109上，并被圖形化而具有電容器元件的理想形狀。在這一步驟中，SiO2層110的厚度被設(shè)置得能足以經(jīng)受后面將要進(jìn)行的干法蝕刻處理。換句話說，層110的厚度需要這樣來設(shè)置，即層110在干法蝕刻處理過程結(jié)束時，仍留有足夠的厚度值。例如，如果Ru層109的厚度是100nm，PZT層108的厚度是200nm，Ru層107的厚度是100nm，TiN層的厚度是50nm，Ti層105的厚度是20nm，那末，SiO2層110需要大約500nm的厚度。
接著，如圖1C中所示，用圖形化的SiO2層110作掩模，通過干法蝕刻處理選擇性地蝕去用作電容器上電極的Ru層。在這個處理過程中，如上述公開No 8-78396一樣，O2和Cl2的氣體混合物被用作蝕刻氣體。
使用同一圖形的SiO2層110作為掩模，用作電容器介電層的PZT層108經(jīng)干法蝕刻處理選擇性地蝕去，如圖1D中所示。在這個過程中，例如，最好使用CF4和O2的氣體混合物作為蝕刻氣體，因?yàn)樗軌蛟赑ZT和SiO2層108和110之間提供相當(dāng)大的蝕刻速度比或蝕刻選擇性。
如圖1E中所示，使用同一圖形的SiO2層110作為掩模，用作下電容器電極的Ru層107經(jīng)干法蝕刻處理被選擇性地蝕去。在這個過程中，最好使用O2和Cl2的氣體混合物作為蝕刻氣體，與蝕刻用作電容器的上電極Ru層109的處理過程相同。
如圖1F中所示，使用同一圖形的SiO2層110作為掩模，TiN層106和Ti層105經(jīng)干法蝕刻處理相繼地被有選擇地蝕去。在這個過程中，最好使用Cl2和BCl3的氣體混合物作為蝕刻氣體。
對層109、108、107、106和105的上述干法蝕刻處理的蝕刻氣體和蝕刻速度比顯示在下面的表1中。
表1

經(jīng)過上述干法蝕刻處理，如圖1G中所示，一個由圖形化的Ru層109、圖形化的PZT層108、圖形化的Ru層107、圖形化的TiN層106和圖形化的Ti層105組成的堆棧結(jié)構(gòu)120形成在由SiO2制成的中間介電層104上。結(jié)構(gòu)120中的Ru層109、PZT層108和Ru層107構(gòu)成存儲單元的理想電容器元件。在這個步驟中，用作硬掩模的圖形化的SiO2層110被留在最上層的Ru層109。
在圖1G的狀態(tài)中，SiO2層110的大約500nm的厚度在層110的中部已經(jīng)被減少至約200nm。層110的厚度在其周邊區(qū)域被減小(即形成錐形)，如從圖1G中所見。
如果SiO2層的最初厚度小于500nm，在干法蝕刻處理結(jié)束時，層110的厚度在其中部將小于200nm。與此同時，層110在其周邊區(qū)域被消去。因此，從層110暴露出下面的Ru層109。在這種狀態(tài)下，雖然蝕刻速度小，層109同樣被以Cl2為基礎(chǔ)的蝕刻氣體蝕刻。因此，Ru層109將像層110那樣成為錐形，這表示層109不能具有理想的形狀。所以，SiO2層110的最初厚度值被設(shè)置為小于約500nm，是不可取的。
接著，如圖1H中所示，形成SiO2層111(它用作電容器元件的覆蓋層)以覆蓋襯底101的整個表面，而SiO2層110沒有被蝕去。SiO2層111的厚度大約為500nm。
SiO2層111(覆蓋層)和SiO2層110(掩模)經(jīng)干法蝕刻處理被有選擇地蝕去，因此，如圖1I所示，形成了垂直穿透層111和110的接觸孔112?？?12暴露用作上電極的Ru層。
最后，如圖1J中所示，布線用的鋁(Al)層113被形成在SiO2層111上，并通過孔112與Ru層109接觸。
接觸孔112的尺寸(或直徑)根據(jù)電容器元件的尺寸而變化。例如，為高度集成的FeRAM設(shè)計的電容器元件，元件的尺寸(它等于電容器的上電極的尺寸)必須是1μm或更小。在這種情況下，接觸孔112的尺寸(或直徑)必須是0.4μm或更小。
圖1A至1J所示的上述形成電容器元件的現(xiàn)有技術(shù)的方法存在下列問題。
在上述現(xiàn)有技術(shù)的方法中，圖形化的SiO2層110被用作干法蝕刻處理中的掩模，這主要是因?yàn)殡娙萜鞯纳舷码姌O分別是由Ru層109和107形成的，因此，需要用Cl2和O2氣體的混合物作為蝕刻氣體。如果Cl2和O2混合物被用于蝕刻，任何抗蝕刻掩模都不能使用。
另一方面，形成電容器元件或堆棧結(jié)構(gòu)120，然后SiO2層111被附加地形成而作為覆蓋層覆蓋結(jié)構(gòu)120。因此，在上電極層109上的SiO2層110和111的總厚度大約為700nm。
如上所述，例如，如果電容器元件或結(jié)構(gòu)120的尺寸是1μm或更小，接觸孔112的尺寸(或直徑)必須是0.4μm或更小。所以，孔112具有高達(dá)大約1.75的縱橫比。
就原來的大規(guī)模集成電路(LSI)例如DRAMs的制造過程來說，例如，用VCD(化學(xué)汽相淀積)法形成的鎢(W)(即CVD-W層)，以便形成Al的布線覆蓋具有大的縱模比的孔。在這種情況下，形成的W層能充滿接觸孔。因此，電容器元件的上電極通過孔中的W層部分與Al布線電連接。另外，用CVD-W層能容易地應(yīng)付具有大約1.75的縱橫比的孔112。在形成W層的CVD處理過程中，WF6和H2或類似的氣體混合物被用作反應(yīng)氣體。
但是，為FeRAM設(shè)計的電容器元件，是不能使用CVD-W層的。這是因?yàn)樵贑VD處理過程中用的H2氣體將會還原例如PZT這樣的鐵電材料，因而使鐵電特性降低。由于鐵電材料的鐵電特性降低，鐵電材料的剩余極化和/或介電電阻降低，結(jié)果使所希望的存儲單元操作變成不可能。
本質(zhì)上，CVD處理是通過使金屬還原的方法而淀積金屬，作為反應(yīng)氣的組元之一。所以，不可避免在CVD處理中鐵電材料被同時還原。
因此，為在電容器元件上面形成布線或?qū)樱褂靡环N沒有還原反應(yīng)的處理方法，例如DC濺射方法。但是，濺射處理對形成W層來說，覆蓋率或填孔性能比CVD方法低很多，因此，它不能應(yīng)用于高縱橫比的接觸孔。換句話說，當(dāng)電容器元件的尺寸大，同時接觸孔的尺寸也大時，DC濺射處理是可以應(yīng)用的。另一方面，當(dāng)電容器元件的尺寸小至1μm或更小，同時，接觸孔的縱橫比等于1.5或高于1.5時，DC濺射處理不能被應(yīng)用。
總之，上述現(xiàn)有技術(shù)方法不能被用來形成精細(xì)的或小型化的電容器元件。
據(jù)此，本發(fā)明的一個目的是提供一種形成電容器元件的方法，這種方法實(shí)現(xiàn)以鐵電材料為電容器電介質(zhì)的精細(xì)電容器元件。
本發(fā)明的另一目的是提供一種形成電容器元件的方法，這種方法減小暴露電容器上電極的接觸孔的縱橫比。
本發(fā)明的又一目的是提供一種形成電容器元件的方法，這種方法能夠使用具有較低階梯覆蓋率或較差填孔性能的方法(例如DC濺射處理)，來形成電容器元件。
下面的描述中，本領(lǐng)域技術(shù)人員將會明白上述目的和其他未特別說明的其他特點(diǎn)。
根據(jù)本發(fā)明，一種形成電容器元件的方法，包括步驟(a)在介電層上形成阻擋層；(b)依次在阻擋層上形成下電極層，鐵電層和上電極層；(c)在上電極層上形成具有所要求的電容器元件圖形的蝕刻掩模；(d)利用掩模，通過干法蝕刻有選擇地蝕去上電極層；(e)利用掩模，通過干法蝕刻有選擇地蝕去鐵電層；
(f)利用掩模，通過干法蝕刻有選擇地蝕去下電極層；(g)利用掩模，通過干法蝕刻有選擇地蝕去阻擋層；其中，在步驟(g)中使用包含氟(F)的蝕刻氣體作為其組元之一；其中，在步驟(g)中，通過蝕刻作用，掩模被深腐蝕，從而消減或蝕去掩模。
用本發(fā)明形成電容器元件的方法，在阻擋層被形成在介電層上以后，下電極層，鐵電層和上電極層依此次序被形成在阻擋層上。此后，具有所希望的電容器元件圖形的蝕刻掩模，被形成在上電極層上。利用蝕刻掩模，上電極層，鐵電層，下電極層和阻擋層通過干法蝕刻而被有選擇地蝕去。
在步驟(g)中，使用包括氟(F)作為其組元之一的蝕刻氣體有選擇地蝕去阻擋層。在相同的步驟(g)中，通過蝕刻作用，掩模被深腐蝕，從而消減或蝕去掩模。
因此，暴露上電容器電極的接觸孔的縱模比由在現(xiàn)有技術(shù)方法中保留的掩模的厚度降低。因此，使用具有較低階梯覆蓋率或較差填孔性能而電容器不退化的方法(例如DC濺射處理)形成理想的電容器元件。這意味著以鐵電材料作為電容器電介質(zhì)的精細(xì)電容器元件能被實(shí)現(xiàn)。
在本發(fā)明的方法中，任何干法蝕刻處理都可被使用。但是，最好使用在日本未審定專利公布No.8-78396中揭示的等離子增強(qiáng)蝕刻處理。
阻擋層可以是單層或多層結(jié)構(gòu)。在后者情況下，形成阻擋層的每一分層可以用同樣材料或不同材料制成。
在本發(fā)明方法的優(yōu)選實(shí)施例中，蝕刻掩模從SiO2，SiO，SiN，SiON，TiN和TiO2構(gòu)成的一組材料中選擇的一種材料制成。
在本發(fā)明方法的另一優(yōu)選實(shí)施例中，阻擋層從Ti，Ti化合物，Ta和Ta復(fù)合物一組構(gòu)成材料中選擇的至少一種材料制成。
在本發(fā)明方法的又一優(yōu)選實(shí)施例中，下電極層和上電極層每個都包含從Ru，RuO2，Ir，IrO2，Pt和SrRuO3一組構(gòu)成材料中選擇的至少一種材料。
在本發(fā)明方法的再一優(yōu)選實(shí)施例中，鐵電層包含從Pb(Zr1-x，Tix)O3，SrBi2Ta2O9和(BaxSr1-x)TiO3一組構(gòu)成材料中選擇的一種材料。
在本發(fā)明方法的又一個優(yōu)選實(shí)施例中，在步驟(g)中使用的蝕刻氣體是從CF4，CHF3，C4F8和C5F8一組構(gòu)成氣體中選擇的一種氣體。
更可取的是，位于阻擋層下面的介電層包括一個導(dǎo)電塞，這個導(dǎo)電塞有與阻擋層接觸的頂部。
圖1A至1J是分別表示形成電容器元件的現(xiàn)有技術(shù)方法的幾個概略的部分?jǐn)嗝鎴D。
圖2A至2J是分別表示本發(fā)明實(shí)施例形成電容器元件方法的幾個概略的部分?jǐn)嗝鎴D。
根據(jù)本發(fā)明的一個實(shí)施例，一種形成電容器元件的方法，將在下面參考圖2A至2J予以解釋。在這種方法中，每個存儲單元的電容器元件的上和下電極由Ru(釕)制成，而它的鐵電層則由PZT(鋯鈦酸鉛)制成。圖形化的SiO2層被用作硬掩模。
首先，形成圖2A中所示的結(jié)構(gòu)。在這個結(jié)構(gòu)中，如圖2A中所示，Si襯底1被提供。襯底1具有在其表面區(qū)域中形成的存儲單元的MOSFET(未示)的源/漏區(qū)2。厚的中間層介電層4被形成在襯底1上，以覆蓋源/漏區(qū)2。由W(鎢)制成的接觸塞3被形成，垂直地穿透層4。塞3的底端與區(qū)2接觸。所期望的電容器元件被形成在層4上。
Ti(鈦)層5(厚度20nm)，TiN(氮化鈦)層6(厚度50nm)，Ru(釕)層7(厚度100nm)，PZT(鋯鈦酸鉛)層8(厚度200nm)和Ru層9(厚度100nm)，按這個次序被堆棧在中間層介電層4上而形成。這個結(jié)構(gòu)的最低層Ti層5與塞3的頂端接觸。
Ru層7、PZT層8和Ru層9分別作為電容器下電極，鐵電層和電容器上電極。TiN層6和Ti層5具有增強(qiáng)Ru層7與中間層4之間的附著力和防止O和Pb原子從PZT層8擴(kuò)散入層4(即用作對O和Pb原子的擴(kuò)散阻擋層)中的功能。
下面，如圖2B中所示，SiO2層10(厚度400nm)(它被用作硬掩模)在最上面的Ru層9上被形成，并被圖形化為具有電容元件的理想形狀。在這一步驟中，SiO2層10的厚度被設(shè)置得能足以經(jīng)得起后面將要進(jìn)行的干法蝕刻處理。換句話說，層10的厚度需要這樣來設(shè)置，即層10在干法蝕刻過程結(jié)束時，仍留有足夠的厚度值。雖然層10的厚度可能大于400nm，最好根據(jù)將被蝕刻的層的總厚度設(shè)置在最佳值。最佳值隨著被蝕刻層的總厚度而變化。
接著，如圖2C中所示，用圖形化的SiO2層10作掩模，通過干法蝕刻處理，電容器上電極的Ru層9被有選擇地蝕去。在這個處理中，使用已知的等離子增強(qiáng)的蝕刻裝置。如上述日本未審查專利公布No.8-78396中所公開的相同蝕刻條件被應(yīng)用在這個處理中。如公開No 8-78396一樣，O2和Cl2的氣體混合物被用作蝕刻氣體。在這個蝕刻過程中，Ru層9到SiO2層10的蝕刻速度比(蝕刻選擇性)近似為5，因此，當(dāng)對層9的蝕刻過程完成時，SiO2層10的剩余厚度近似為380nm。
使用同一圖形化的SiO2層10作為掩模，用相同的等離子增強(qiáng)蝕刻設(shè)備的干法蝕刻處理選擇性地蝕去電容器電介質(zhì)PZT層8，如圖2D中所示。在這個過程中，CF4和O2的氣體混合物被優(yōu)選地用作蝕刻氣體，因?yàn)樗軌蛟赑ZT和SiO2層8和10之間提供相當(dāng)大的蝕刻速度比。任何其他的蝕刻氣體也可用于這個目的，如果在PZT和SiO2層8和10之間可得到相當(dāng)大的蝕刻速度比的話。在這個蝕刻過程中，PZT層8與SiO2層10的蝕刻速度比近似為1，因此，當(dāng)對層8的這一蝕刻過程完成時，層10的剩余厚度將近似為180nm。
使用同一圖形化的SiO2層10作為掩模，用相同的等離子增強(qiáng)蝕刻設(shè)備的于法蝕刻處理選擇性地蝕去電容器下電極的Ru層7，如圖2E中所示。在這個過程中，O2和Cl2的氣體混合物被優(yōu)選地用作蝕刻氣體，與用作電容器的上電極Ru層9的蝕刻過程相同。在這個蝕刻過程中，Ru層7到SiO2層10的蝕刻速度比近似為5，因此，當(dāng)對層7的這一蝕刻過程完成時，層10的剩余厚度將近似為160nm。
使用同一圖形化的SiO2層10作為掩模，用相同的等離子增強(qiáng)蝕刻設(shè)備的干法蝕刻處理選擇性地蝕去TiN層6和Ti層5，如圖2F中所示。在這個過程中，含F(xiàn)的氣體例如CF3被用作蝕刻氣體。在這種情況下，Ti與F反應(yīng)產(chǎn)生易揮發(fā)的生成物，同時Ti與Si反應(yīng)產(chǎn)生易揮發(fā)的生成物。所以，在對TiN和Ti層6和5進(jìn)行蝕刻的過程中，作為掩膜的層10被深腐蝕。因?yàn)門i層5和TiN層6到SiO2層10的蝕刻速度比近似為1/3，所以，具有近似160nm剩余厚度的層10在具有50nm厚度的TiN層6和具有20nm厚度的Ti層5被蝕刻時將被完全地蝕去。在這一步驟中的情況被表示在圖2G中。
上述干法蝕刻處理層9，8，7，6，和5所用的蝕刻氣體和蝕刻速度比表示在表2中。
表2

在TiN和Ti層6和5的干法蝕刻過程中，沒有Ru與F反應(yīng)的易揮發(fā)生成物產(chǎn)生。因此，Ru到Ti或SiO2的蝕刻速度比足夠地大，例如10或更高。結(jié)果，對電容器上下電極的Ru層9和7以及鐵電層的PZT層8不施加不良影響。
另一方面，Ru到SiO2層4的蝕刻速度比近似降低到3。因此，如果Ti層5被過蝕刻，存在的缺點(diǎn)是層4的蝕刻量增加。但是，這個缺點(diǎn)可以通過監(jiān)視在蝕刻處理期間從Ti發(fā)射的光線，正確地發(fā)現(xiàn)蝕刻過程的終點(diǎn)而被有效地抑制。例如，層4的蝕刻量可被抑制到足夠低的水平(也就是說，至100nm的蝕刻厚度或更低)。
經(jīng)過上述干法蝕刻處理過程，如圖2G中所示，Ru層9、PZT層8、Ru層7、TiN層6和Ti層5的堆棧結(jié)構(gòu)20形成在SiO2層4上面。Ru層9、PZT層8和Ru層7構(gòu)成所要求的存儲單元的電容器元件。在這個步驟中，用作硬掩模的圖形化SiO2層10不留在Ru層9上，這不同于上述接著，如圖2H中所示，SiO2層11(它用作電容器元件的覆蓋層)被形成，以覆蓋襯底1的整個表面。SiO2層11的厚度近似為500nm。這個層11通過使用臭氧(O3)和四乙氧基硅環(huán)境的CVD處理而被形成。
由此形成的SiO2層11(覆蓋層)通過干法蝕刻處理被有選擇地蝕去，因此形成垂直穿透層11的接觸孔12，如圖2I中所示，這個干法蝕刻過程用CF4作為蝕刻氣體而被實(shí)施。孔12暴露上電極的Ru層9。由于孔12的深度等于層11的厚度，所以它近似為500nm。這表明即使孔12的直徑是0.4μm，孔12的縱模比也被限制為近似于1.25。
最后，如圖2J中所示，布線用的Al層13被形成在SiO2層11上，并通過孔12與Ru層9接觸。Al層通過DC濺射過程被形成，不會使PZT層8退化。這是因?yàn)榭?2的縱橫比被限制為1.25，因此，不會對PZT層8給出不良影響的DC濺射過程能被應(yīng)用于此。這不同于上述現(xiàn)有技術(shù)方法。任何其他處理方法都可應(yīng)用于這個過程，如果它不給PZT層8以不良影響的話。
根據(jù)上述本發(fā)明實(shí)施例的形成電容器元件的方法，包含氟(F)作為其組元之一的蝕刻氣體被使用在蝕去作為阻擋層的TiN和Ti層6和5的干法蝕刻處理過程中。蝕刻掩模即圖形化的SiO2層10在這個過程中因蝕刻作用而被深腐蝕，因此消減或整個地蝕去層10。
因此，暴露電容器上電極9的接觸孔12的縱橫比能通過保留掩模層10的厚度而被減小。所以，能利用對孔12具有較低階梯覆蓋或較差填孔性能并不使電容器退化的過程(即DC濺射過程)形成布線層13。換句話說，能利用對孔12具有較低階梯覆蓋率或較差填孔性能并不使電容器退化的過程(即DC濺射過程)形成理想的電容器元件。這意味著以鐵電材料(例如PZT)作為電容器電介質(zhì)的精細(xì)電容器元件(例如尺寸為1μm或更小)能夠被實(shí)現(xiàn)。
無須說明，本發(fā)明沒有局限于上述實(shí)施例。在本發(fā)明的精神范圍內(nèi)，任何修改或變更都可以加在形成電容器元件的方法中。
例如，雖然在上述實(shí)施例中，SiO2層被用作蝕刻掩模，但任何其他材料(例如TiN層)也可用于這個目的。當(dāng)TiN層被用作蝕刻掩模層時，接觸孔12不變成像現(xiàn)有技術(shù)方法中的那樣深，即使TiN沒有被蝕去。這是因?yàn)門iN是導(dǎo)電材料。但通常是電容器元件在氧氣環(huán)境中經(jīng)受加熱處理，以增強(qiáng)元件的特性。如果TiN層被留在上電極層9上，則在加熱處理過程中，TiN層勢必被氧化而與層9分離。因此，即使TiN被用作蝕刻掩模，在本發(fā)明方法的加熱處理之前，蝕去TiN層是有效的。
蝕刻掩?？捎肧iN、SiON、TiO2等的層來形成。在這種情況下，可得到與上述實(shí)施例相同的優(yōu)點(diǎn)。
在上述實(shí)施例中，TiN和Ti層6和5被用作阻擋層。但是，本發(fā)明不被局限于此。阻擋層的材料和結(jié)構(gòu)可被任意改變。例如，阻擋層可由TaN層單獨(dú)形成。
在上述實(shí)施例中，每個上下電極層9和7由Ru制成。但任何有別于Ru的材料可被用于這個目的。例如，上下電極層9和7每個由Ru的氧化物，Pt，Ir，Pt的氧化物或Ir的氧化物制成。任何其他材料都可用作這些電極，只要位于下電極下面的阻擋層7是由Ti基材料制成的。
在上述實(shí)施例中，鐵電壓8由PZT制成。但層8也可由其他鐵電材料制成，例如SrBi2Ta2O9和(BaxSr1-x)TiO3，在這種情況下，可得到與上述實(shí)施例相同的優(yōu)點(diǎn)。
盡管已描述了本發(fā)明的優(yōu)選形式，應(yīng)當(dāng)理解，對熟悉技術(shù)的人員來說，不偏離本發(fā)明的精神的修改是顯而易見的。所以，本發(fā)明的范圍僅由后面的權(quán)利要求中確定。
權(quán)利要求
1.一種形成電容器元件的方法，包括步驟(a)在介電層上形成阻擋層；(b)依次在阻擋層上形成下電極層、鐵電層和上電極層；(c)在上電極層上形成所要求的具有電容器元件圖形的蝕刻掩模；(d)利用掩模，通過干法蝕刻有選擇地蝕去上電極層；(e)利用掩模，通過干法蝕刻有選擇地蝕去鐵電層；(f)利用掩模，通過干法蝕刻有選擇地蝕去下電極層；(g)利用掩模，通過干法蝕刻有選擇地蝕去阻擋層；其中，在步驟(g)中使用包括氟(F)的蝕刻氣體作為其組元之一；其中，在步驟(g)中，通過蝕刻作用，掩模層被深腐蝕，從而消減或蝕去掩模層。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，掩模層從SiO2、SiO、SiN、SiON、TiN和TiO2一組材料中選擇的一種材料制成。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，阻擋層從Ti、Ti化合物、Ta和Ta化合物一組材料中選擇的至少一種材料制成。
4.根據(jù)權(quán)利要求1所述的方法，其特征在于，每個下電極層和上電極層都包含從Ru，RuO2，Ir，IrO2，Pt和SrRuO3一組材料中選擇的至少一種材料。
5.根據(jù)權(quán)利要求1所述的方法，其特征在于，鐵電層包含從Pb(Zr1-x，Tix)O3，SrBi2Ta2O9和(BaxSr1-x)TiO3一組材料中選擇的至少一種材料。
6.根據(jù)權(quán)利要求1所述的方法，其特征在于，在步驟(g)中使用的蝕刻氣體是從CF4，CHF3，C4F8和C5F8一組氣體中選擇的一種所體。
7.根據(jù)權(quán)利要求1所述的方法，其特征在于，位于阻擋層下面的介電層包括一個導(dǎo)電塞，這個導(dǎo)電塞有與阻擋層接觸的頂部。
全文摘要
一種形成電容器元件的方法,在介電層上形成阻擋層以后,下電極層,鐵電層和上電極層以此順序在阻擋層上被形成。然后,具有所希望的電容器元件圖形的蝕刻掩模在上電極層上被形成。利用蝕刻掩模,上電極層,鐵電層,下電極層和阻擋層經(jīng)干法蝕刻,被有選擇地蝕去。在步驟(g)中,使用包含氟(F)作為其組元之一的蝕刻氣體有選擇地蝕去阻擋層。掩模層在同一步驟(g)中通過蝕刻作用被深腐蝕,因此,消減或蝕去掩模層。暴露電容器上電極的接觸孔的縱橫比,通過掩模層保留的厚度能被減小。應(yīng)用具有較小階梯覆蓋或較差填孔性能的處理過程(例如DC濺射過程)能形成所希望的電容器元件。這表示以鐵電材料作電容器電介質(zhì)的精細(xì)電容器元件能被實(shí)現(xiàn)。
文檔編號H01L21/3065GK1375865SQ0210759
公開日2002年10月23日 申請日期2002年3月18日 優(yōu)先權(quán)日2001年3月16日
發(fā)明者前島幸彥 申請人:日本電氣株式會社