專利名稱：半導(dǎo)體裝置及其設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有多個(gè)宏電路的半導(dǎo)體裝置。特別涉及維持半導(dǎo)體集成電路內(nèi)傳遞信號(hào)的可靠性的技術(shù)。
背景技術(shù)：
由于近些年半導(dǎo)體制造技術(shù)的提高，將多種功能集成于單片中的系統(tǒng)LSI日益受到注目。


圖1A為示出現(xiàn)有的系統(tǒng)LSI(即system on chip，單片式系統(tǒng))的結(jié)構(gòu)示意框圖。如圖所示，系統(tǒng)LSI具有在同一半導(dǎo)體襯底上形成的多個(gè)宏電路A1～A6。所謂“宏電路”是多個(gè)半導(dǎo)體元件的集合體，并且是為實(shí)現(xiàn)單體的特定功能而構(gòu)成的電路塊。具體講，在系統(tǒng)LSI中有SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)、DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)、CPU(中央處理單元)等的宏電路。這些宏電路A1～A6通過連接布線互連，通過協(xié)同動(dòng)作而實(shí)現(xiàn)系統(tǒng)LSI的功能。
各宏電路的設(shè)計(jì)方法當(dāng)然因各宏電路而異，也有一個(gè)宏電路由多個(gè)設(shè)計(jì)方法設(shè)計(jì)的場合。關(guān)于這一點(diǎn)利用圖1B進(jìn)行說明。圖1B為示出圖1A的宏電路A1的內(nèi)部結(jié)構(gòu)的框圖。
如圖1B所示，宏電路A1是具有與DRAM相關(guān)的功能的DRAM宏電路。DRAM宏電路A1包含有DRAM塊DRAM_BLK和測試電路塊TEST_BLK。DRAM塊DRAM_BLK是設(shè)置實(shí)現(xiàn)DRAM的存儲(chǔ)器功能的電路的區(qū)域。而測試電路塊TEST_BLK是設(shè)置具有用戶使用時(shí)不需要的在DRAM制造時(shí)進(jìn)行測試所需要的功能的測試電路的區(qū)域。
DRAM塊DRAM_BLK利用自底向上(bottom-up)法等手工設(shè)計(jì)方法設(shè)計(jì)。另一方面，同一宏電路內(nèi)的測試電路塊TEST_BLK，在電路結(jié)構(gòu)上，沒有必要必須特別以手工設(shè)計(jì)方法進(jìn)行設(shè)計(jì)。于是，測試電路塊TEST_BLK，例如，有時(shí)利用采用標(biāo)準(zhǔn)單元等的自動(dòng)設(shè)計(jì)方法進(jìn)行設(shè)計(jì)。如采用標(biāo)準(zhǔn)單元，可以得到利用RTL寄存器傳送級(jí))的電路合成及自動(dòng)配置布線的版圖。結(jié)果，比較只采用自底向上法設(shè)計(jì)DRAM宏電路A1可縮短設(shè)計(jì)時(shí)間。
但是，有時(shí)測試電路在進(jìn)行DRAM測試時(shí)需要內(nèi)部電路塊。因此，測試電路塊TEST_BLK通常包含電路塊生成器。除了設(shè)置于測試電路塊TEST_BLK內(nèi)部，電路塊生成器也可以利用自動(dòng)設(shè)計(jì)方法設(shè)計(jì)。不過，在利用軟件進(jìn)行自動(dòng)配置布線時(shí)，在作為程序庫使用的標(biāo)準(zhǔn)單元中一般不包含延時(shí)元件。因此，為生成內(nèi)部電路塊所必需的延時(shí)，例如，如圖1C所示，由多個(gè)反相器2串聯(lián)的反相延時(shí)器實(shí)現(xiàn)。于是，在內(nèi)部電路塊的頻率低之際，必需的反相器2的數(shù)目極大。結(jié)果，有時(shí)會(huì)加大DRAM宏電路的面積。另外，如采用反相器來產(chǎn)生延時(shí)，有時(shí)延時(shí)隨電壓及加工過程偏差的變化很大，難以進(jìn)行正確的時(shí)鐘控制。
另外，各宏電路A1～A6是通過連接布線互連。如圖1A所示，在連接布線中間設(shè)置有緩沖器3。緩沖器3防止通過連接布線傳送的信號(hào)波形鈍化。在圖1A中，在宏電路A2和宏電路A6之間存在一個(gè)尺寸很大的宏電路A1。所以，連接宏電路A2和宏電路A6的連接布線不得不遠(yuǎn)遠(yuǎn)地繞過宏電路A1。結(jié)果，信號(hào)在連接布線中傳送時(shí)發(fā)生很大延時(shí)，有時(shí)系統(tǒng)LSI的動(dòng)作可靠性惡化。并且同時(shí)，由于連接布線必須繞大彎，在連接布線多的系統(tǒng)LSI中，有時(shí)會(huì)成為版圖布局困難的原因。這一點(diǎn)，有人認(rèn)為如果連接宏電路A2和宏電路A6的連接布線能夠在宏電路A1上通過就好了?？墒牵诖藞龊?，在連接布線中間加入信號(hào)波形整形用的緩沖器就困難了。其情況如圖2A所示。這是因?yàn)楹觌娐稟1沒有考慮到要在其本身上面通過的連接布線。因此，有時(shí)不能防止信號(hào)波形在通過宏電路上時(shí)發(fā)生鈍化。
另外，如在宏電路上配置連接布線，如圖2B所示，形成宏電路A1結(jié)構(gòu)所必需的金屬布線的區(qū)域必須預(yù)先做成禁止布線區(qū)域。于是，必須將從宏電路上通過的連接布線(下稱“宏電路上通過布線”)配置于禁止布線區(qū)域以外的區(qū)域。于是，與禁止布線區(qū)域內(nèi)的布線密度非常高相對(duì)，在其以外的區(qū)域，因?yàn)橹挥泻觌娐飞贤ㄟ^布線通過，布線密度很低。就是說，在同一個(gè)宏電路內(nèi)，布線密度疏密不均。于是，有時(shí)在金屬布線層的制造工序中出現(xiàn)問題。例如，有可能如果針對(duì)布線密度密的區(qū)域?qū)庸すば蜻M(jìn)行優(yōu)化，疏的區(qū)域的加工精度就會(huì)惡化，而如果針對(duì)布線密度疏的區(qū)域?qū)庸すば蜻M(jìn)行優(yōu)化，密的區(qū)域的加工精度就會(huì)惡化，發(fā)明概述根據(jù)本發(fā)明的一個(gè)方面的半導(dǎo)體裝置包括具有第一功能的第一半導(dǎo)體電路；具有與上述第一功能不同的第二功能的第二半導(dǎo)體電路；以及設(shè)置于上述第二半導(dǎo)體電路內(nèi)部、具有上述第一功能的一部分的第三半導(dǎo)體電路，此第三半導(dǎo)體電路與上述第二半導(dǎo)體電路之間不進(jìn)行信號(hào)收發(fā)，獨(dú)立于上述第二半導(dǎo)體電路而動(dòng)作。
根據(jù)本發(fā)明的一個(gè)方面的半導(dǎo)體裝置的設(shè)計(jì)方法包括確定構(gòu)成實(shí)現(xiàn)第一功能的第一半導(dǎo)體電路群而必需的第一半導(dǎo)體電路；確定構(gòu)成實(shí)現(xiàn)第二功能的第二半導(dǎo)體電路群所必需的第二半導(dǎo)體電路；在上述第二半導(dǎo)體電路群中，選擇應(yīng)該利用與第一半導(dǎo)體電路群相同的設(shè)計(jì)方法設(shè)計(jì)的上述第二半導(dǎo)體電路；以及利用第一設(shè)計(jì)方法設(shè)計(jì)內(nèi)含上述選擇的第二半導(dǎo)體電路的第一半導(dǎo)體電路群，除了上述選擇的第二半導(dǎo)體電路之外利用第二設(shè)計(jì)方法設(shè)計(jì)上述第二半導(dǎo)體電路群，此第二設(shè)計(jì)方法與第二設(shè)計(jì)方法不同，此第一半導(dǎo)體電路群內(nèi)的上述第二半導(dǎo)體電路與上述第一半導(dǎo)體電路之間不進(jìn)行信號(hào)收發(fā)，獨(dú)立于整個(gè)上述第一半導(dǎo)體電路而動(dòng)作。
附圖簡述圖1A為示出現(xiàn)有的系統(tǒng)LSI的框圖。
圖1AB現(xiàn)有的宏電路的框圖。
圖1C為延時(shí)電路的電路圖。
圖2A為現(xiàn)有的系統(tǒng)LSI的框圖。
圖2B為現(xiàn)有的宏電路的框圖。
圖3A為根據(jù)本發(fā)明的第1實(shí)施方式的系統(tǒng)LSI的框圖。
圖3B為時(shí)鐘(脈沖)發(fā)生器的電路圖。
圖3C為示出根據(jù)本發(fā)明的第1實(shí)施方式的系統(tǒng)LSI的設(shè)計(jì)方法的流程圖。
圖3D為為根據(jù)本發(fā)明的第1實(shí)施方式的系統(tǒng)LSI的框圖。
圖4A為為根據(jù)本發(fā)明的第2實(shí)施方式的系統(tǒng)LSI的框圖。
圖4B為時(shí)鐘(脈沖)發(fā)生器的電路圖。
圖5A為根據(jù)本發(fā)明的第3實(shí)施方式的DRAM宏電路的框圖。
圖5B為根據(jù)本發(fā)明的第3實(shí)施方式的系統(tǒng)LSI的框圖。
圖5C為示出根據(jù)本發(fā)明的第3實(shí)施方式的系統(tǒng)LSI的設(shè)計(jì)方法的流程圖。
圖6A為根據(jù)本發(fā)明的第4實(shí)施方式的DRAM宏電路的框圖。
圖6B為沿圖6A中的6B-6B線的剖面圖。
圖6C為根據(jù)本發(fā)明的第4實(shí)施方式的系統(tǒng)LSI的框圖。
圖6D為示出根據(jù)本發(fā)明的第4實(shí)施方式的系統(tǒng)LSI的設(shè)計(jì)方法的流程圖。
圖6E為根據(jù)本發(fā)明的第4實(shí)施方式的變形例的DRAM宏電路的剖面圖。
圖7A為根據(jù)本發(fā)明的第5實(shí)施方式的DRAM宏電路的框圖。
圖7B為根據(jù)本發(fā)明的第5實(shí)施方式的系統(tǒng)LSI的框圖。
圖8A為根據(jù)本發(fā)明的第6實(shí)施方式的DRAM宏電路的框圖。
圖8B為根據(jù)本發(fā)明的第6實(shí)施方式的DRAM宏電路和外圍電路的電路圖。
圖9A為根據(jù)本發(fā)明的第7實(shí)施方式的DRAM宏電路的框圖。
圖9B為根據(jù)本發(fā)明的第7實(shí)施方式的系統(tǒng)LSI的框圖。
圖9C為示出根據(jù)本發(fā)明的第7實(shí)施方式的系統(tǒng)LSI的設(shè)計(jì)方法的模式圖。
圖10A為根據(jù)本發(fā)明的第1至第2實(shí)施方式的變形例的DRAM宏電路的框圖。
圖10B為根據(jù)本發(fā)明的第1至第2實(shí)施方式的變形例的系統(tǒng)LSI的框圖。
實(shí)施發(fā)明的具體方式下面利用圖3A對(duì)根據(jù)本發(fā)明的第一實(shí)施方式的半導(dǎo)體裝置予以說明。圖3A為系統(tǒng)LSI的框圖。
如圖所示，系統(tǒng)LSI10具有DRAM宏電路A10、測試電路宏電路A11、A12以及邏輯電路。各宏電路A10～A12的形狀為矩形。DRAM宏電路A10包含構(gòu)成DRAM所必需的電路集合體而形成。就是說，DRAM宏電路A10具有DRAM塊DRAM_BLK和功能塊FNC_BLK。DRAM塊DRAM_BLK是實(shí)現(xiàn)作為DRAM的功能的必需要素的集合體。具有，存儲(chǔ)單元陣列MC_ARRAY、行譯碼器R/D、列譯碼器C/D、讀放大器S/A以及控制電路CTRL等。功能塊FNC_BLK是要來實(shí)現(xiàn)與DRAM完全不同的功能的結(jié)構(gòu)要素的集合體，例如，包含時(shí)鐘發(fā)生器等。功能塊FNC_BLK，在功能上完全獨(dú)立于DRAM塊DRAM_BLK而存在，完全沒有兩者之間的信號(hào)收發(fā)等。就是說，功能塊FNC_BLK，作為功能塊FNC_BLK其功能(在本實(shí)施方式中為時(shí)鐘發(fā)生器)是完整的。于是，具有固有的輸入端子IN及輸出端子OUT。所以，對(duì)DRAM塊DRAM_BLK的輸入輸出信號(hào)對(duì)功能塊FNC_BLK的動(dòng)作沒有影響。但是，功能塊FNC_BLK和DRAM塊DRAM_BLK功能上是分離的，也可以例如共用電源。
測試電路宏電路A11、A12，是為了在制造該系統(tǒng)LSI時(shí)，對(duì)DRAM宏電路A10內(nèi)的DRAM塊DRAM_BLK進(jìn)行測試所必需的電路的集合體而形成的。于是，至少測試電路宏電路A11、A12中的任何一個(gè)與DRAM宏電路內(nèi)的功能塊FNC_BLK之間要進(jìn)行信號(hào)收發(fā)。
圖3B為示出包含在功能塊FNC_BLK內(nèi)的時(shí)鐘(脈沖)發(fā)生器的一例的電路圖。如圖所示，時(shí)鐘發(fā)生器20包含有AND(與)門21、延時(shí)單元22以及反相器23、23。AND門21，具有連接到時(shí)鐘發(fā)生器20的輸入節(jié)點(diǎn)IN及輸出節(jié)點(diǎn)OUT的輸入端子，和連接到延時(shí)單元22的輸入節(jié)點(diǎn)IN的輸出端子。延時(shí)單元，具有pMOS晶體管22-1、nMOS晶體管22-2及電阻元件22-3。pMOS晶體管22-1具有連接到AND門21的輸出端子的柵、連接到電源電位VDD的源和連接到電阻元件22-3一端的漏。nMOS晶體管22-2具有連接到AND門21的輸出端子的柵、連接到接地電位VDD的源和連接到電阻元件22-3另一端的漏。于是，pMOS晶體管22-1的漏和電阻元件22-3的一端的連接節(jié)點(diǎn)成為延時(shí)單元22的輸出節(jié)點(diǎn)。反相器23、23串聯(lián)于延時(shí)單元22的輸出節(jié)點(diǎn)和時(shí)鐘發(fā)生器20的輸出節(jié)點(diǎn)OUT之間。
下面對(duì)上述結(jié)構(gòu)的時(shí)鐘發(fā)生器20的動(dòng)作進(jìn)行說明。時(shí)鐘發(fā)生器20，在進(jìn)入到輸入節(jié)點(diǎn)IN的輸入信號(hào)為“L”電位時(shí)時(shí)鐘脈沖停止發(fā)生，為“H”電位時(shí)開始。首先，如進(jìn)人到輸入節(jié)點(diǎn)IN的輸入信號(hào)為“L”電平時(shí)，AND門的輸出為“L”電平。于是，因?yàn)閜MOS晶體管22-1為“通”狀態(tài)，nMOS晶體管22-2為“斷”狀態(tài)，延時(shí)單元22的輸出為“H”電平。結(jié)果，從時(shí)鐘發(fā)生器20的輸出節(jié)點(diǎn)OUT發(fā)出的輸出信號(hào)為“H”電平。
在此狀態(tài)下，如使輸入到輸入節(jié)點(diǎn)IN的輸入信號(hào)為“H”電平，則AND門21的輸出為“H”電平。于是，因?yàn)閜MOS晶體管22-1為“斷”狀態(tài)，nMOS晶體管22-2為“通”狀態(tài)，延時(shí)單元的輸出信號(hào)為“L”電平。結(jié)果，從時(shí)鐘發(fā)生器20的輸出節(jié)點(diǎn)OUT發(fā)出的輸出信號(hào)為“L”電平。如上所述，AND門21、延時(shí)單元22及反相器55群由于作為環(huán)形振蕩器工作而生成內(nèi)部時(shí)鐘。
下面利用圖3C對(duì)上述結(jié)構(gòu)的系統(tǒng)LSI的DRAM宏電路及測試電路宏電路的設(shè)計(jì)方法予以說明。圖3C為各宏電路的設(shè)計(jì)方法的流程圖。
如圖所示，首先在步驟S1中，在決定DRAM宏電路A10及測試電路宏電路A11、A12的結(jié)構(gòu)要素之后，選擇各宏電路A10、A12的設(shè)計(jì)方法。還有，所謂宏電路的結(jié)構(gòu)要素，如果是例如DRAM宏電路A10的話，就相當(dāng)于存儲(chǔ)單元陣列及譯碼器等。另外，如在“背景技術(shù)”中所說明的，例如，作為DRAM宏電路A10的設(shè)計(jì)方法，可選擇自底向上法等手工設(shè)計(jì)方法。另一方面，作為測試電路宏電路A11、A12的設(shè)計(jì)方法，可選擇采用門陣列及標(biāo)準(zhǔn)單元的自動(dòng)設(shè)計(jì)方法。
之后，在步驟S2中，從測試電路宏電路內(nèi)抽出時(shí)鐘發(fā)生器。這一處理，換言之，是在利用自動(dòng)設(shè)計(jì)方法設(shè)計(jì)的宏電路內(nèi)，選擇利用手工設(shè)計(jì)方法比利用自動(dòng)設(shè)計(jì)方法更適合的部位。
之后，在步驟S3中，利用在步驟S1中選擇的設(shè)計(jì)方法設(shè)計(jì)DRAM宏電路A10及測試電路宏電路A11、A12。此時(shí)，DRAM宏電路A10設(shè)計(jì)成為在功能塊內(nèi)內(nèi)藏有在步驟S2中抽出的時(shí)鐘發(fā)生器。另外，測試電路宏電路A11、A12設(shè)計(jì)成為除外時(shí)鐘發(fā)生器的結(jié)構(gòu)。
結(jié)果，如圖3D所示，包含功能塊FNC_BLK及DRAM塊DRAM_BLK的DRAM宏電路A10，整個(gè)都由手工設(shè)計(jì)方法設(shè)計(jì)。并且，測試電路宏電路A11、A12利用自動(dòng)設(shè)計(jì)方法。
如上所述，根據(jù)本實(shí)施方式的DRAM宏電路及設(shè)計(jì)方法，在DRAM宏電路A10內(nèi)設(shè)置獨(dú)立于作為DRAM的功能的功能塊FNC_BLK。在功能塊FNC_BLK中，設(shè)置構(gòu)成測試電路的一部分的，例如，時(shí)鐘發(fā)生器。于是，DRAM宏電路A10整個(gè)都由手工設(shè)計(jì)方法設(shè)計(jì)。所以，在時(shí)鐘發(fā)生器的設(shè)計(jì)中，可以使用電阻元件及電容元件，以及晶體管元件等作為時(shí)鐘發(fā)生器的結(jié)構(gòu)要件。就是說，可以在使用標(biāo)準(zhǔn)單元等的自動(dòng)設(shè)計(jì)方法很困難的半導(dǎo)體元件級(jí)上進(jìn)行電路設(shè)計(jì)。結(jié)果，可以嚴(yán)密控制時(shí)鐘發(fā)生器的延時(shí)，可提高時(shí)鐘發(fā)生器的設(shè)計(jì)精度。另外，由于是在半導(dǎo)體元件級(jí)上進(jìn)行設(shè)計(jì)，構(gòu)成時(shí)鐘發(fā)生器內(nèi)的延時(shí)電路的半導(dǎo)體元件數(shù)目可激減，時(shí)鐘發(fā)生器可縮小。
此外，圖3B的時(shí)鐘發(fā)生器，沒有必要將其全部設(shè)置于功能塊FNC_BLK內(nèi)。在圖3B的結(jié)構(gòu)中之所以難于用自動(dòng)設(shè)計(jì)方法實(shí)現(xiàn)，只是因?yàn)槭褂昧藀MOS晶體管22-1及電阻元件22-3的延時(shí)單元22。其他的AND門21及反相器23可以采用自動(dòng)設(shè)計(jì)方法。因此，只將延時(shí)單元22從測試電路宏電路中抽出設(shè)計(jì)在DRAM宏電路A10的功能塊FNC_BLK內(nèi)，而AND門21及反相器23、23也可設(shè)計(jì)于測試電路宏電路A11、A12內(nèi)。
之后，利用圖4A對(duì)根據(jù)本發(fā)明的第二實(shí)施方式的半導(dǎo)體裝置予以說明。圖4A為系統(tǒng)LSI的框圖。
如圖所示，根據(jù)本實(shí)施方式的系統(tǒng)LSI，在上述第一實(shí)施方式中，DRAM宏電路A20還具有時(shí)鐘控制電路塊CTRL_BLK。于是，DRAM塊DRAM_BLK就可間接地控制功能塊FNC_BLK。當(dāng)然，如在上述第一實(shí)施方式中所說明的，功能塊FNC_BLK與DRAM塊DRAM_BLK不直接收發(fā)信號(hào)。但是，功能塊FNC_BLK與DRAM塊DRAM_BLK可收發(fā)信號(hào)。時(shí)鐘控制電路塊CTRL_BLK從DRAM塊DRAM_BLK內(nèi)的，例如，控制電路CTRL輸入命令信號(hào)，按照它對(duì)功能塊FNC_BLK輸出測試命令信號(hào)。時(shí)鐘控制電路塊CTRL_BLK只在DRAM宏電路A20的測試時(shí)動(dòng)作。功能塊FNC_BLK，從時(shí)鐘控制電路塊CTRL_BLK接受測試命令信號(hào)而動(dòng)作。由此，在通常動(dòng)作時(shí)，功能塊FNC_BLK不受DRAM宏電路A20內(nèi)的任何信號(hào)的影響。
圖4B為時(shí)鐘控制電路塊CTRL_BLK內(nèi)的時(shí)鐘發(fā)生器的電路圖。時(shí)鐘發(fā)生器30，在第一實(shí)施方式的時(shí)鐘發(fā)生器20中，還具有電容元件24、25，開關(guān)26及反相器27。電容元件24設(shè)置于延時(shí)單元22的輸出節(jié)點(diǎn)和接地電位之間。反相器27輸入測試命令信號(hào)T1，根據(jù)測試命令信號(hào)T1將電壓施加于開關(guān)26。
下面對(duì)上述結(jié)構(gòu)的時(shí)鐘發(fā)生器30予以說明。因?yàn)榛緞?dòng)作與上述第一實(shí)施方式中說明的相同，此處對(duì)與第一實(shí)施方式不同之處進(jìn)行說明。在DRAM宏電路A20的測試時(shí)，控制時(shí)鐘發(fā)生器生成的時(shí)鐘頻率的控制信號(hào)從測試電路宏電路A11送到DRAM宏電路A20。此控制信號(hào)，由DRAM宏電路A20內(nèi)的DRAM塊DRAM_BLK內(nèi)的控制電路CTRL或時(shí)鐘控制電路塊CTRL_BLK譯碼。根據(jù)譯碼的結(jié)果，測試命令信號(hào)T1從時(shí)鐘控制電路塊CTRL_BLK輸入到時(shí)鐘發(fā)生器30。其結(jié)果，根據(jù)來自測試電路宏電路A11的控制信號(hào)開關(guān)26上施加的電壓改變，控制時(shí)鐘發(fā)生器30生成的時(shí)鐘頻率。
如上所述，如果是根據(jù)本實(shí)施方式的DRAM宏電路，在功能塊FNC_BLK內(nèi)設(shè)置構(gòu)成測試電路的一部分的，例如，時(shí)鐘發(fā)生器。因此，可獲得在上述第一實(shí)施方式中說明的效果。另外，設(shè)置有用來控制功能塊FNC_BLK內(nèi)的時(shí)鐘發(fā)生器30的時(shí)鐘控制電路塊CTRL_BLK。因此，利用來自測試電路塊A11的控制信號(hào)，可自由地改變時(shí)鐘發(fā)生器30生成的內(nèi)部時(shí)鐘信號(hào)的頻率及脈沖寬度等。并且，此時(shí)，通過在DRAM宏電路A20內(nèi)對(duì)來自測試電路塊A11的控制信號(hào)進(jìn)行譯碼，宏電路A20和宏電路A11之間的布線數(shù)目可以降低。此外，在本實(shí)施方式中，是對(duì)來自測試電路宏電路A11的信號(hào)經(jīng)控制電路CTRL供給時(shí)鐘控制電路塊CTRL_BLK的場合進(jìn)行說明的，直接供給時(shí)鐘控制電路塊CTRL_BLK也沒什么關(guān)系。
下面利用圖5A對(duì)根據(jù)本發(fā)明的第3實(shí)施方式的半導(dǎo)體裝置予以說明。圖5A為DRAM宏電路的框圖。
如圖所示，DRAM宏電路具有DRAM塊DRAM_BLK和功能塊FNC_BLK。DRAM塊DRAM_BLK是實(shí)現(xiàn)作為DRAM的功能的必需的結(jié)構(gòu)要素的集合體，具有與上述第1、第2實(shí)施方式同樣的結(jié)構(gòu)。
功能塊FNC_BLK是實(shí)現(xiàn)與DRAM完全不同的功能的結(jié)構(gòu)要素的集合體，例如，包含緩沖器40。與第1實(shí)施方式同樣，功能塊FNC_BLK，在功能上完全獨(dú)立于DRAM塊DRAM_BLK，兩者之間的信號(hào)收發(fā)等完全都沒有。
圖5B為具有示于圖5A中的系統(tǒng)LSI的框圖。如圖所示，系統(tǒng)LSI10具有宏電路A30、A11～A15。宏電路A30是示于圖5A的DRAM宏電路。如將宏電路A11和宏電路A15之間的連接布線以最短距離配置，連接布線不得不通過宏電路A30的上方。此時(shí)，從宏電路A30的上通過的宏電路上通過布線，配置成夾著設(shè)置于DRAM宏電路A30內(nèi)的功能塊FNC_BLK中的緩沖器40。
下面利用圖5C對(duì)圖5B所示的系統(tǒng)LSI的設(shè)計(jì)方法予以說明。圖5C為系統(tǒng)LSI的設(shè)計(jì)方法的流程圖。
如圖所示，首先，在步驟S10中，確定通過DRAM宏電路(宏電路A30)的宏電路上通過布線的預(yù)定形成區(qū)域。此區(qū)域相當(dāng)于示于圖5A中的功能塊FNC_BLK的設(shè)置區(qū)域。在本實(shí)施方式中，功能塊FNC_BLK設(shè)置于DRAM宏電路A30內(nèi)的端部，但也不限定于該處，也可設(shè)置于DRAM宏電路的中央。
在下面的步驟S11中，設(shè)計(jì)DRAM宏電路及其他的宏電路A11～A15。此時(shí)，將DRAM宏電路A30設(shè)計(jì)成為內(nèi)藏具有緩沖器40的功能塊FNC_BLK。
下面，在步驟S12中，配置各宏電路間的連接布線。此時(shí)，宏電路A11和宏電路A15間的連接布線配置成通過DRAM宏電路A30的上方，并且夾著緩沖器40。
如果是上述這種系統(tǒng)LSI及其設(shè)計(jì)方法，在功能塊FNC_BLK內(nèi)設(shè)置緩沖器40。此外，宏電路上通過布線配置成為經(jīng)過緩沖器40。因此，通過宏電路上通過布線傳輸?shù)男盘?hào)由緩沖器40整形。其結(jié)果，可以防止經(jīng)過宏電路上通過布線的信號(hào)鈍化，內(nèi)部時(shí)鐘可高精度地傳輸。進(jìn)而可提高系統(tǒng)LSI的動(dòng)作可靠性。另外，設(shè)置功能塊FNC_BLK的區(qū)域AA1作為應(yīng)該配置宏電路上通過布線的區(qū)域，可預(yù)先決定。于是，另一區(qū)域AA2作為DRAM塊DRAM_BLK內(nèi)的布線區(qū)域可自由地使用而不會(huì)受到妨礙。所以，DRAM宏電路的設(shè)計(jì)可以簡化。
下面利用圖6A對(duì)根據(jù)本發(fā)明的第4實(shí)施方式的DRAM宏電路予以說明。圖6A為DRAM宏電路的框圖。
如圖所示，根據(jù)本實(shí)施方式的DRAM宏電路，是在上述第3實(shí)施方式中，在功能塊FNC_BLK內(nèi)，設(shè)置多根布線93代替緩沖器40。當(dāng)然，無需說這些布線是獨(dú)立于DRAM塊DRAM_BLK的。
圖6B為沿圖6A中的6B-6B線的剖面圖。特別對(duì)DRAM塊DRAM_BLK示出存儲(chǔ)單元陣列的剖面結(jié)構(gòu)。首先，對(duì)DRAM塊DRAM_BLK的結(jié)構(gòu)進(jìn)行說明。如圖所示，在硅襯底80中設(shè)置有元件分離區(qū)域81。在由元件分離區(qū)域81包圍的元件區(qū)域82中互相隔離地設(shè)置源、漏區(qū)83a、83b。于是，在源、漏區(qū)83a、83b間的硅襯底80上設(shè)置圖中未示出的夾著柵絕緣膜的柵電極84。具有以上這種柵電極84及源、漏區(qū)83a、83b的單元晶體管在一個(gè)元件區(qū)域各配置兩個(gè)，互相共有漏區(qū)83b。在硅襯底80上，設(shè)置有層間絕緣膜85以覆蓋單元晶體管，在層間絕緣膜85中設(shè)置有與單元晶體管的漏區(qū)83b電連接的位線86。在層間絕緣膜85上設(shè)置單元電容器。單元電容器具有通過接觸塞87與單元晶體管的源區(qū)83a電連接的疊層型的存儲(chǔ)節(jié)點(diǎn)電極88、存儲(chǔ)節(jié)點(diǎn)電極88上的電容器絕緣膜89及電容器絕緣膜89上的平板電極90。在單元電容器上還設(shè)置有層間絕緣膜91，在層間絕緣膜91上設(shè)置有與平板電極90電連接的金屬布線層92。
下面對(duì)功能塊FNC_BLK的結(jié)構(gòu)予以說明。如圖所示，在硅襯底80上依次設(shè)置有層間絕緣膜85、91，在層間絕緣膜91上設(shè)置有多個(gè)金屬布線層93。此金屬布線層93，設(shè)置成與DRAM塊DRAM_BLK的金屬布線層92在同一水平上。
圖6C為具有示于圖6A、圖6B上的DRAM宏電路的系統(tǒng)LSI的框圖。如圖所示，系統(tǒng)LSI10具有宏電路A40、A11～A15。宏電路A40是示于圖6A、圖6B上的DRAM宏電路。與上述第3實(shí)施方式同樣，如果要使宏電路A11和宏電路A15之間的連接布線以最短距離配置，連接布線不得不通過宏電路A40的上方。此時(shí)，從宏電路A40的上方通過的宏電路上通過布線配置成為中間經(jīng)過設(shè)置于DRAM宏電路A40內(nèi)的功能塊FNC_BLK中的布線中的至少一部分。
下面利用圖6D對(duì)示于圖6C的系統(tǒng)LSI的設(shè)計(jì)方法予以說明。圖6D為系統(tǒng)LSI的設(shè)計(jì)方法的流程圖。
如圖所示，首先，與上述第3實(shí)施方式同樣，在步驟S10中，確定通過DRAM宏電路(宏電路A40)上的宏電路上通過布線的預(yù)定形成區(qū)域。此區(qū)域相當(dāng)于示于圖6A中的功能塊FNC_BLK的設(shè)置區(qū)域。在本實(shí)施方式中，功能塊FNC_BLK設(shè)置于DRAM宏電路A30內(nèi)的端部，但也不限定于該處，也可設(shè)置于DRAM宏電路A40的中央。
接著，在步驟S20中，設(shè)計(jì)DRAM宏電路A40及其他的宏電路A11～A15。此時(shí)，將DRAM宏電路設(shè)計(jì)成為內(nèi)藏具有多根布線的功能塊FNC_BLK。
接著，在步驟S21中，配置各宏電路間的連接布線。此時(shí)，通過DRAM宏電路A40的上方的宏電路A11和宏電路A15間的連接布線配置成為使用功能塊FNC_BLK內(nèi)的布線。
如果是根據(jù)本實(shí)施方式的DRAM宏電路，在功能塊FNC_BLK中設(shè)置多根布線。于是，功能塊FNC_BLK的設(shè)置區(qū)域AA1，作為應(yīng)該配置宏電路上通過布線的區(qū)域，可預(yù)先決定。于是，與上述第3實(shí)施方式同樣，DRAM宏電路的設(shè)計(jì)可以簡化。另外，如在功能塊FNC_BLK內(nèi)配置多根布線，應(yīng)該配置宏電路上通過布線的區(qū)域AA1和DRAM塊DRAM_BLK內(nèi)的布線區(qū)域AA2之間的布線密度差可以減小。其結(jié)果，可提高制造時(shí)布線圖形化的精度。當(dāng)然，不能說在功能塊FNC_BLK內(nèi)預(yù)先設(shè)置的布線必須全部用作宏電路上通過布線。不用的空線，例如，可以固定為接地電位。還有，功能塊FNC_BLK內(nèi)的布線是設(shè)置為與DRAM塊DRAM_BLK內(nèi)的布線層在同一水平上。因此，兩者可利用同一工序圖形化，可簡化制造過程。
另外，在圖6A及圖6B示出的DRAM宏電路中，功能塊FNC_BLK內(nèi)的布線93的下部區(qū)域沒有使用，是空的區(qū)域。然而，如圖6E的DRAM宏電路的剖面圖所示，也可將布線93的下部區(qū)域用作DRAM塊DRAM_BLK的一部分而形成存儲(chǔ)單元。
下面利用圖7A對(duì)根據(jù)本發(fā)明的第5實(shí)施方式的半導(dǎo)體裝置予以說明。圖7A為DRAM宏電路的框圖。
如圖所示，本實(shí)施方式是上述第3、第4實(shí)施方式的組合方式。就是說，在功能塊FNC_BLK內(nèi)設(shè)置多根布線的同時(shí)，在各布線上設(shè)置緩沖器40。
圖7B為具有圖7A所示的DRAM宏電路的系統(tǒng)LSI的框圖。如圖所示，系統(tǒng)LSI10具有宏電路A50、A11～A15。于是，宏電路A50是示于圖7A上的DRAM宏電路。與上述第3、第4實(shí)施方式中所說明的，通過宏電路A50的上方的，在宏電路A11和宏電路A15之間的連接布線使用功能塊FNC_BLK內(nèi)的布線。
根據(jù)上述的結(jié)構(gòu)，經(jīng)宏電路上通過布線傳送的信號(hào)的波形得到整形，同時(shí)，宏電路上的布線的圖形化精度可提高。另外，與上述第3、第4實(shí)施方式同樣，由于宏電路上通過布線的位置是預(yù)先決定的，DRAM宏電路的設(shè)計(jì)可簡化。當(dāng)然，如在上述第4實(shí)施方式中上述，不需要將在功能塊FNC_BLK內(nèi)預(yù)先設(shè)置的布線全部用作宏電路上通過布線。于是，以預(yù)先用作空線為前提的布線，沒有必要一定設(shè)置緩沖器40。另外，根據(jù)本實(shí)施方式的系統(tǒng)LSI的設(shè)計(jì)，在圖5C的步驟S11中，在功能塊FNC_BLK內(nèi)布線也可與緩沖器同時(shí)設(shè)置。另外，在圖6D的步驟S20中，在功能塊FNC_BLK內(nèi)緩沖器也可與布線同時(shí)設(shè)置。
下面利用圖8A對(duì)根據(jù)本發(fā)明的第6實(shí)施方式的半導(dǎo)體裝置予以說明。圖8A為DRAM宏電路的框圖。
如圖所示，本實(shí)施方式，是在上述第3至第5實(shí)施方式中，在功能塊FNC_BLK內(nèi)設(shè)置熔絲元件50代替布線及緩沖器40。當(dāng)然，熔絲元件50和DRAM塊DRAM_BLK之間不進(jìn)行信號(hào)收發(fā)。
根據(jù)上述結(jié)構(gòu)的DRAM宏電路，信號(hào)的輸入定時(shí)可以作細(xì)微的調(diào)整。關(guān)于這一點(diǎn)，利用圖8B進(jìn)行說明。圖8B為DRAM宏電路和與DRAM宏電路內(nèi)的功能塊連接的輸入輸出電路的電路圖。
如圖所示，在DRAM宏電路的功能塊FNC_BLK中，設(shè)置具有連接到電源電位的一端和與連接到輸入輸出電路的另一端相連接的另一端的熔絲元件50。另外，假設(shè)熔絲元件斷掉的場合熔絲數(shù)據(jù)＝“0”，而未斷掉的場合熔絲數(shù)據(jù)＝“1”。
輸入輸出電路I/O SEC具有反相器群60、61，反相器62、63、AND門64、65及NOR門66。反相器群60具有4個(gè)串聯(lián)的反相器，反相器群61具有2個(gè)串聯(lián)的反相器。此外，反相器群60、61的輸入節(jié)點(diǎn)與輸入輸出電路的輸入端子IN相連接，輸入輸入信號(hào)。反相器62的輸入節(jié)點(diǎn)與熔絲元件50的另一端相連接。AND門64具有2個(gè)與反相器群60及反相器62的輸出節(jié)點(diǎn)相連接的輸入節(jié)點(diǎn)，進(jìn)行兩個(gè)節(jié)點(diǎn)的信號(hào)的AND運(yùn)算。AND門65具有2個(gè)與反相器群61及熔絲元件50的輸出節(jié)點(diǎn)相連接的輸入節(jié)點(diǎn)，進(jìn)行兩個(gè)節(jié)點(diǎn)的信號(hào)的AND運(yùn)算。NOR門66具有2個(gè)與AND門64、65的輸出節(jié)點(diǎn)相連接的輸入節(jié)點(diǎn)，進(jìn)行兩個(gè)節(jié)點(diǎn)的信號(hào)的NOR運(yùn)算。反相器63使NOR門66的輸出信號(hào)反轉(zhuǎn)，作為輸出信號(hào)從輸出端子OUT輸出。
在上述電路中，在功能塊FNC_BLK內(nèi)的熔絲元件50斷掉的場合，AND門65的輸出永遠(yuǎn)為“0”。就是說，從輸入端子IN經(jīng)反相器群61到達(dá)AND門65的通路為非選擇狀態(tài)，經(jīng)反相器群60到達(dá)AND門64的通路為選擇狀態(tài)。反之，在熔絲元件50未斷掉的場合，AND門64的輸出永遠(yuǎn)為“0”，經(jīng)反相器群61到達(dá)AND門65的通路為選擇狀態(tài)。
就是說，根據(jù)熔絲元件50的狀態(tài)的不同，位于輸入信號(hào)的傳送通路中間的反相器群60、61進(jìn)行切換。所以，輸入信號(hào)從輸入端子IN到達(dá)輸出端子OUT的之間的延時(shí)隨熔絲元件的狀態(tài)而變化。其結(jié)果，信號(hào)的輸入定時(shí)可進(jìn)行細(xì)微的調(diào)整。
另外，輸入輸出電路I/O SEC，因?yàn)槭侨鐖D所示的邏輯電路，可以利用采用標(biāo)準(zhǔn)單元等的自動(dòng)設(shè)計(jì)方法進(jìn)行設(shè)計(jì)。另一方面，熔絲元件50是以采用標(biāo)準(zhǔn)單元的自動(dòng)設(shè)計(jì)方法難以實(shí)現(xiàn)的元件。不過如果是本實(shí)施方式，是在以手工設(shè)計(jì)方法設(shè)計(jì)的功能塊FNC_BLK內(nèi)設(shè)置熔絲元件50。因此，在以自動(dòng)設(shè)計(jì)方法設(shè)計(jì)輸入輸出電路I/O_SEC的同時(shí)，可以使用作為輸入輸出電路I/O_SEC結(jié)構(gòu)要素之一的熔絲元件。就是說，在結(jié)構(gòu)要素的一部分設(shè)置于功能塊內(nèi)的同時(shí)，通過以自動(dòng)設(shè)計(jì)方法設(shè)計(jì)主要結(jié)構(gòu)，可提高輸入輸出電路I/O_SEC的設(shè)計(jì)自由度以及實(shí)現(xiàn)設(shè)計(jì)時(shí)間的縮短。
下面利用圖9A對(duì)根據(jù)本發(fā)明的第7實(shí)施方式的半導(dǎo)體裝置予以說明。圖9A為DRAM宏電路的框圖。
如圖所示，根據(jù)本實(shí)施方式的DRAM宏電路，是在上述第3至第5實(shí)施方式中，在功能塊FNC_BLK內(nèi)設(shè)置固定電位發(fā)生電路70代替布線及緩沖器40。當(dāng)然，固定電位發(fā)生電路70和DRAM塊DRAM_BLK之間不進(jìn)行信號(hào)收發(fā)，固定電位發(fā)生電路70發(fā)生的電壓不供給DRAM塊DRAM_BLK。固定電位發(fā)生電路70也是用作該DRAM宏電路的規(guī)格的標(biāo)記。關(guān)于此固定電位發(fā)生電路70的功能利用圖9B予以說明。圖9B為系統(tǒng)LSI的框圖。
如圖所示，系統(tǒng)LSI10具有DRAM宏電路A60、測試電路宏電路A11、A12、宏電路控制器及邏輯電路。DRAM宏電路A60是包含構(gòu)成DRAM所必需的電路的集合體而形成的。就是說，DRAM宏電路A60具有DRAM塊DRAM_BLK和功能塊FNC_BLK。因?yàn)镈RAM塊DRAM_BLK的結(jié)構(gòu)與上述的第2實(shí)施方式相同，其說明省略。功能塊FNC_BLK是要來實(shí)現(xiàn)與DRAM完全不同的功能的結(jié)構(gòu)要素的集合體，包含有固定電位發(fā)生電路70。固定電位發(fā)生電路70，相應(yīng)于在同一個(gè)DRAM宏電路A60中包含的DRAM塊DRAM_BLK的規(guī)格，例如，存儲(chǔ)器的容量等產(chǎn)生電位。
測試電路宏電路A11、A12也與上述的第1實(shí)施方式相同。
宏電路控制器，是用來無論是通常動(dòng)作時(shí)或測試動(dòng)作時(shí)，對(duì)DRAM宏電路的動(dòng)作，特別是DRAM塊DRAM_BLK的動(dòng)作進(jìn)行控制之用的。宏電路控制器上輸入有功能塊FNC_BLK內(nèi)的固定電位發(fā)生電路70發(fā)生的電位。宏電路控制器根據(jù)固定電位發(fā)生電路70發(fā)生的電位識(shí)別DRAM塊DRAM_BLK的規(guī)格，相應(yīng)于該規(guī)格控制DRAM塊DRAM_BLK的動(dòng)作。
如上所述，根據(jù)依照本實(shí)施方式的系統(tǒng)LSI，在功能塊FNC_BLK內(nèi)設(shè)置根據(jù)DRAM的規(guī)格發(fā)生電位的固定電位發(fā)生電路70。所以，可簡化系統(tǒng)LSI的設(shè)計(jì)。關(guān)于這一點(diǎn)，利用圖9C進(jìn)行說明。圖9C為DRAM宏電路的設(shè)計(jì)方法的示意圖。
LSI的設(shè)計(jì)，通常是使用計(jì)數(shù)器在軟件上進(jìn)行。例如，DRAM設(shè)計(jì)中使用的軟件，如圖9C所示，具有存儲(chǔ)單元陣列及譯碼器等，DRAM的結(jié)構(gòu)要素具有作為部件登錄的部件庫。于是，通過使用必需數(shù)目的在此部件庫中登錄的部件，就可設(shè)計(jì)所期望的DRAM。通過采用這種設(shè)計(jì)方法，可根據(jù)顧客所要求的DRAM的結(jié)構(gòu)，改變?nèi)萘?、地址結(jié)構(gòu)以及庫數(shù)。
另外，如前所述，為控制DRAM宏電路，宏電路控制器是必需的。利用宏電路控制器對(duì)DRAM宏電路的控制，依各DRAM宏電路的結(jié)構(gòu)而改變。因此，過去無法做成通用的宏電路控制器，必須對(duì)每個(gè)DRAM宏電路設(shè)計(jì)宏電路控制器。可是，根據(jù)本實(shí)施方式，由于固定電位發(fā)生源發(fā)生的電位可根據(jù)DRAM部分的宏電路的結(jié)構(gòu)而改變，宏電路控制器可以識(shí)別DRAM部分的宏電路的結(jié)構(gòu)。因此，無需對(duì)每個(gè)DRAM宏電路設(shè)計(jì)宏電路控制器，可使用通用的宏電路控制器。所以，宏電路控制器，例如，像存儲(chǔ)單元陣列那樣，也可以作為庫內(nèi)的一個(gè)部件進(jìn)行處理。
這樣，根據(jù)本實(shí)施方式，通過從FFB中將相應(yīng)于該宏電路內(nèi)的結(jié)構(gòu)的信息給予宏電路控制器，就無需對(duì)每個(gè)宏電路設(shè)計(jì)宏電路控制器。其結(jié)果，系統(tǒng)LSI的設(shè)計(jì)可以簡化。
如上所述，根據(jù)本發(fā)明的第1至第7的實(shí)施方式的系統(tǒng)LSI1，在具有特定功能的宏電路內(nèi)，設(shè)置與該宏電路在功能上獨(dú)立存在的功能塊。于是，抽出利用自動(dòng)設(shè)計(jì)方法設(shè)計(jì)的另一個(gè)宏電路的一部分組合到功能塊內(nèi)，就可以利用手工設(shè)計(jì)方法設(shè)計(jì)包含功能塊的該宏電路。換言之，過去只能利用自動(dòng)設(shè)計(jì)方法設(shè)計(jì)的宏電路，通過使用另一個(gè)宏電路內(nèi)的功能塊，可以利用自動(dòng)設(shè)計(jì)方法合手工設(shè)計(jì)方法兩種方法進(jìn)行設(shè)計(jì)。通過使用手工設(shè)計(jì)方法，在功能塊中，可進(jìn)行晶體管元件和電阻元件、電容元件等的層次上的設(shè)計(jì)。其結(jié)果，可擴(kuò)張宏電路的功能。但是，功能塊內(nèi)的形成的元件不限制于在上述實(shí)施方式中說明的時(shí)鐘發(fā)生器、熔絲元件、固定電位發(fā)生源等，也可設(shè)置邏輯電路。另外，通過以功能塊作為宏電路上通過布線的形成區(qū)域，宏電路上通過布線上傳送的信號(hào)波形及其制造加工過程的可靠性都可以提高。
另外，如圖10A所示，在宏電路10內(nèi)，也可設(shè)置多個(gè)功能塊。而且如圖10B所示，在將功能塊FNC_BLK作為宏電路上通過布線設(shè)置區(qū)域使用的場合，該宏電路上通過布線不限于宏電路間的連接，例如，也可以應(yīng)用于邏輯電路間的連接。另外，在上述實(shí)施方式中，舉例說明的是DRAM塊DRAM_BLK和功能塊FNC_BLK是利用同一設(shè)計(jì)方法進(jìn)行設(shè)計(jì)的場合。但兩者也可以以不同的設(shè)計(jì)方法進(jìn)行設(shè)計(jì)。例如，可以是DRAM塊DRAM_BLK以手工設(shè)計(jì)方法設(shè)計(jì)，而功能塊FNC_BLK以自動(dòng)設(shè)計(jì)方法設(shè)計(jì)。另外，也可以從一個(gè)宏電路抽出多個(gè)部位，將這些部位設(shè)置于多個(gè)宏電路內(nèi)的功能塊FNC_BLK中。另外，在上述的第1至第7的實(shí)施方式中是以DRAM宏電路為例進(jìn)行說明的，當(dāng)然不限于DRAM宏電路，例如，SRAM及閃存等以及其他的存儲(chǔ)器宏電路也可以。另外，不僅是存儲(chǔ)器宏電路，CPU等宏電路也可以。
對(duì)于本領(lǐng)域技術(shù)人員而言，其它的優(yōu)點(diǎn)和改型是顯而易見的。因此，本發(fā)明在其更廣的意義上不限于此處描述過的細(xì)節(jié)與代表性的實(shí)施方式。因此，在不脫離由所附的權(quán)利要求及其等效物所確定的總的發(fā)明構(gòu)思及范圍的條件下，可以進(jìn)行種種變更。
權(quán)利要求
1.一種半導(dǎo)體裝置，包括具有第一功能的第一半導(dǎo)體電路；具有與上述第一功能不同的第二功能的第二半導(dǎo)體電路；以及設(shè)置于上述第二半導(dǎo)體電路內(nèi)部、具有上述第一功能的一部分的第三半導(dǎo)體電路，此第三半導(dǎo)體電路與上述第二半導(dǎo)體電路之間不進(jìn)行信號(hào)收發(fā)，獨(dú)立于上述第二半導(dǎo)體電路而動(dòng)作。
2.如權(quán)利要求1的半導(dǎo)體裝置，其中上述第二半導(dǎo)體電路的輸入輸出信號(hào)對(duì)上述第三半導(dǎo)體電路的動(dòng)作沒有影響。
3.如權(quán)利要求1的半導(dǎo)體裝置，其中上述第三半導(dǎo)體電路包含生成時(shí)鐘的時(shí)鐘發(fā)生器，上述時(shí)鐘發(fā)生器包含有用來決定上述時(shí)鐘的脈沖寬度的延時(shí)電路，上述第一半導(dǎo)體電路的至少一部分響應(yīng)于上述時(shí)鐘而動(dòng)作。
4.如權(quán)利要求1的半導(dǎo)體裝置，其中上述第一半導(dǎo)體電路包含時(shí)鐘發(fā)生器的一部分，上述第三半導(dǎo)體電路包含用來決定上述時(shí)鐘發(fā)生器生成的時(shí)鐘的脈沖寬度的延時(shí)電路，在上述第一半導(dǎo)體電路內(nèi)，構(gòu)成上述時(shí)鐘發(fā)生器的區(qū)域以外的至少一部分響應(yīng)于上述時(shí)鐘而動(dòng)作。
5.如權(quán)利要求3的半導(dǎo)體裝置，其中還包括設(shè)置于上述第二半導(dǎo)體電路內(nèi)、具有第三功能的第四半導(dǎo)體電路，上述第四半導(dǎo)體電路在上述第二半導(dǎo)體電路的測試時(shí)動(dòng)作，上述第四半導(dǎo)體電路根據(jù)從第二半導(dǎo)體電路發(fā)出的命令控制上述第三半導(dǎo)體電路內(nèi)的上述延時(shí)電路的延時(shí)。
6.如權(quán)利要求1的半導(dǎo)體裝置，其中上述第二半導(dǎo)體電路具有半導(dǎo)體存儲(chǔ)器的功能，上述第一半導(dǎo)體電路具有對(duì)上述第二半導(dǎo)體電路的上述半導(dǎo)體存儲(chǔ)器的功能進(jìn)行測試的測試電路的功能。
7.如權(quán)利要求1的半導(dǎo)體裝置，其中上述第三半導(dǎo)體電路包含熔絲元件，上述第一半導(dǎo)體電路的動(dòng)作由寫入到上述熔絲元件中的數(shù)據(jù)進(jìn)行控制。
8.如權(quán)利要求1的半導(dǎo)體裝置，其中上述第三半導(dǎo)體電路包含根據(jù)上述第二半導(dǎo)體電路的規(guī)格輸出固定電位的固定電位輸出電路，上述第一半導(dǎo)體電路包含根據(jù)上述固定電位控制上述第二半導(dǎo)體電路的動(dòng)作的控制電路。
9.如權(quán)利要求1的半導(dǎo)體裝置，其中上述第二半導(dǎo)體電路的形狀為矩形。
10.如權(quán)利要求1的半導(dǎo)體裝置，其中上述第一半導(dǎo)體電路是利用自動(dòng)設(shè)計(jì)方法進(jìn)行設(shè)計(jì)的，上述第二、第三半導(dǎo)體電路是利用手工設(shè)計(jì)方法進(jìn)行設(shè)計(jì)的。
11.一種半導(dǎo)體裝置，包括具有第一功能的第一半導(dǎo)體電路；具有第二功能的第二半導(dǎo)體電路，上述第二半導(dǎo)體電路和上述第一半導(dǎo)體電路之間進(jìn)行信號(hào)的收發(fā)；具有與上述第一、第二功能不同的第三功能的第三半導(dǎo)體電路；上述第一、第二半導(dǎo)體電路夾著上述第三半導(dǎo)體電路相對(duì)置；以及設(shè)置于上述第三半導(dǎo)體電路內(nèi)部的第四半導(dǎo)體電路，上述第四半導(dǎo)體電路不與上述第三半導(dǎo)體電路之間進(jìn)行信號(hào)收發(fā)，獨(dú)立于上述第三半導(dǎo)體電路而動(dòng)作，上述第四半導(dǎo)體電路包含連接上述第二半導(dǎo)體電路的連接布線的一部分。
12.如權(quán)利要求11的半導(dǎo)體裝置，其中包含在上述第四半導(dǎo)體電路中的上述連接布線的布線密度與包含在上述第三半導(dǎo)體電路中的金屬布線層的布線密度實(shí)質(zhì)上相同。
13.如權(quán)利要求11的半導(dǎo)體裝置，其中上述第四半導(dǎo)體電路還具有緩沖器，上述緩沖器對(duì)經(jīng)過上述連接布線的傳送的信號(hào)波形整形。
14.如權(quán)利要求11的半導(dǎo)體裝置，其中包含在上述第四半導(dǎo)體電路中的上述連接布線與包含在上述第三半導(dǎo)體電路中的上述金屬布線層設(shè)置于同一水平上。
15.一種半導(dǎo)體裝置的設(shè)計(jì)方法，包括確定構(gòu)成實(shí)現(xiàn)第一功能的第一半導(dǎo)體電路群所必需的第一半導(dǎo)體電路；確定構(gòu)成實(shí)現(xiàn)第二功能的第二半導(dǎo)體電路群所必需的第二半導(dǎo)體電路；在上述第二半導(dǎo)體電路群中，選擇應(yīng)該利用與第一半導(dǎo)體電路群相同的設(shè)計(jì)方法設(shè)計(jì)的上述第二半導(dǎo)體電路；以及利用第一設(shè)計(jì)方法設(shè)計(jì)內(nèi)含上述被選擇的第二半導(dǎo)體電路的第一半導(dǎo)體電路群，除了上述被選擇的第二半導(dǎo)體電路之外利用第二設(shè)計(jì)方法設(shè)計(jì)上述第二半導(dǎo)體電路群，此第二設(shè)計(jì)方法與第二設(shè)計(jì)方法不同，此第一半導(dǎo)體電路群內(nèi)的上述第二半導(dǎo)體電路與上述第一半導(dǎo)體電路之間不進(jìn)行信號(hào)收發(fā)，獨(dú)立于整個(gè)上述第一半導(dǎo)體電路而動(dòng)作。
16.如權(quán)利要求15的半導(dǎo)體裝置的設(shè)計(jì)方法，其中上述被選擇的第二半導(dǎo)體電路是時(shí)鐘發(fā)生器的至少一部分，在上述設(shè)計(jì)中，上述被選擇的第二半導(dǎo)體電路利用晶體管、電阻元件或電容元件中的至少任何一個(gè)進(jìn)行設(shè)計(jì)。
17.如權(quán)利要求15的半導(dǎo)體裝置的設(shè)計(jì)方法，其中上述第一設(shè)計(jì)方法是手工設(shè)計(jì)方法，上述第二設(shè)計(jì)方法是自動(dòng)設(shè)計(jì)方法。
18.一種半導(dǎo)體裝置的設(shè)計(jì)方法，包括設(shè)計(jì)包含實(shí)現(xiàn)第一功能的第一半導(dǎo)體電路的第一半導(dǎo)體電路群，設(shè)計(jì)包含實(shí)現(xiàn)第二功能的第二半導(dǎo)體電路的第二半導(dǎo)體電路群，設(shè)計(jì)包含為實(shí)現(xiàn)與上述第一、第二功能不同的第三功能的第三半導(dǎo)體電路、以及不與上述第三半導(dǎo)體電路進(jìn)行信號(hào)收發(fā)的第四半導(dǎo)體電路的第三半導(dǎo)體電路群；配置上述第一至第三半導(dǎo)體電路群，使上述第一、第二半導(dǎo)體電路群夾著上述第三半導(dǎo)體電路群相對(duì)置；并且上述第一、第二半導(dǎo)體電路群之間的連接布線配置成通過上述第三半導(dǎo)體電路群內(nèi)部的上述第四半導(dǎo)體電路上方。
19.如權(quán)利要求18的半導(dǎo)體裝置的設(shè)計(jì)方法，其中上述第四半導(dǎo)體電路包含緩沖器，上述連接布線夾著上述緩沖器配置。
20.如權(quán)利要求18的半導(dǎo)體裝置的設(shè)計(jì)方法，其中在上述第三半導(dǎo)體電路群的設(shè)計(jì)中，在上述第四半導(dǎo)體電路中預(yù)先設(shè)置上述連接布線的一部分。
21.如權(quán)利要求20的半導(dǎo)體裝置的設(shè)計(jì)方法，其中上述第四半導(dǎo)體電路內(nèi)的上述連接布線的密度與上述第三半導(dǎo)體電路中的金屬布線層的布線密度實(shí)質(zhì)上相同。
全文摘要
一種半導(dǎo)體裝置包含第一至第三半導(dǎo)體電路。第一半導(dǎo)體電路具有第一功能。第二半導(dǎo)體電路具有與上述第一功能不同的第二功能。第三半導(dǎo)體電路設(shè)置于第二半導(dǎo)體電路內(nèi)部,具有第一功能的一部分。此第三半導(dǎo)體電路與第二半導(dǎo)體電路之間不進(jìn)行信號(hào)收發(fā),獨(dú)立于上述第二半導(dǎo)體電路而動(dòng)作。
文檔編號(hào)H01L21/70GK1379471SQ0210872
公開日2002年11月13日 申請(qǐng)日期2002年3月29日 優(yōu)先權(quán)日2001年3月29日
發(fā)明者芳賀亮 申請(qǐng)人:株式會(huì)社東芝