專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及構(gòu)成CMOS靜態(tài)RAM的存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)裝置。
a1是連接NMOS晶體管N1的漏極和PMOS晶體管P1的漏極的第一金屬配線，a2是連接第一倒相器的輸出端和第二倒相器的輸入端的第二金屬配線，由第一金屬配線a1和第二金屬配線a2構(gòu)成存儲(chǔ)結(jié)點(diǎn)。b1是連接NMOS晶體管N2的漏極和PMOS晶體管P2的漏極的第一金屬配線，b2是連接第二倒相器的輸出端和第一倒相器的輸入端的第二金屬配線，由第一金屬配線b1和第二金屬配線b2構(gòu)成存儲(chǔ)結(jié)點(diǎn)。
C是擴(kuò)散接觸孔，GC是柵極接觸孔，VDD是在N阱區(qū)形成的P+擴(kuò)散區(qū)域的電源電位，GND是在P阱區(qū)形成的N+擴(kuò)散區(qū)域的接地電位，WL1是連接到NMOS晶體管N3的柵極的字線，WL2是連接到NMOS晶體管N4的柵極的字線，BL1是連接到NMOS晶體管N3的漏極的位線，BL2是連接到NMOS晶體管N4的漏極的位線。
以下說(shuō)明其操作。
如圖9所示進(jìn)行布局時(shí)，可以構(gòu)成如圖2所示的電路結(jié)構(gòu)的SRAM。
在生成圖9所示的半導(dǎo)體存儲(chǔ)裝置時(shí)，例如，NMOS晶體管N1、N2、N3、N4，PMOS晶體管P1、P2，第一金屬配線a1、b1，字線WL1、WL2形成于第一層。第二金屬配線a2、b2形成于第二層，位線BL1、BL2形成于第三層。
如上述構(gòu)成的傳統(tǒng)的半導(dǎo)體存儲(chǔ)裝置雖然能夠提高SRAM的集成度，但是第二金屬配線a2、b2必須與第一金屬配線a1、b1等在不同的層配線。從而增加了配線層，導(dǎo)致制造工序增加、制造工期延長(zhǎng)以及制造成本增加等問(wèn)題。
另外，除了上述傳統(tǒng)示例外，雖然在特開(kāi)2001-28401號(hào)公報(bào)公開(kāi)了通過(guò)分割P阱區(qū)，第二金屬配線a2、b2與第一金屬配線a1、b1等在同一層配線的技術(shù)，但是在該示例的情況下，由于共享一根字線，因而該字線必須在不同的層配線。
本發(fā)明是針對(duì)上述問(wèn)題的解決而提出的，其目的在于獲得配線層少且集成度高的半導(dǎo)體存儲(chǔ)裝置。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，形成第一和第二PMOS晶體管，使其源極和漏極在與第一和第二字線垂直的方向上排成一列。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，第一和第二PMOS晶體管的源極連接到N阱區(qū)內(nèi)形成的P+擴(kuò)散區(qū)域的電源電位。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，形成第一和第三NMOS晶體管，使其源極和漏極在與第一字線垂直的方向上排成一列。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，形成第二和第四NMOS晶體管，使其源極和漏極在與第二字線垂直的方向上排成一列。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，第一P阱區(qū)和構(gòu)成其他存儲(chǔ)單元的第二P阱區(qū)共享同一P阱區(qū)，第二P阱區(qū)和構(gòu)成其他存儲(chǔ)單元的第一P阱區(qū)共享同一P阱區(qū)。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，第一NMOS晶體管的源極和構(gòu)成其他存儲(chǔ)單元的第二NMOS晶體管的源極連接到P阱區(qū)內(nèi)形成的N+擴(kuò)散區(qū)域的接地電位。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，在垂直于第一和第二字線的方向上形成長(zhǎng)方形狀的第一及第二P阱區(qū)和N阱區(qū)。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，在連接到第三NMOS晶體管的位線和連接到第四NMOS晶體管的位線之間裝配電源線或者接地線。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，第一至第四NMOS晶體管形成于P阱區(qū)，同時(shí)，第一PMOS晶體管形成于第一N阱區(qū)，而且，第二PMOS晶體管形成于第二N阱區(qū)，另一方面，在第三NMOS晶體管上裝配第一字線，在第四NMOS晶體管上裝配第二字線。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，形成第一至第四PMOS晶體管，使其源極和漏極在與第一和第二字線垂直的方向上排成一列。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，第一和第二NMOS晶體管的源極連接到P阱區(qū)內(nèi)形成的N+擴(kuò)散區(qū)域的接地電位。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，第一N阱區(qū)和構(gòu)成其他存儲(chǔ)單元的第二N阱區(qū)共享同一N阱區(qū)，第二N阱區(qū)和構(gòu)成其他存儲(chǔ)單元的第一N阱區(qū)共享同一N阱區(qū)。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，第一PMOS晶體管的源極和構(gòu)成其他存儲(chǔ)單元的第二PMOS晶體管的源極連接到N阱區(qū)內(nèi)形成的P+擴(kuò)散區(qū)域的接地電位。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，在垂直于第一和第二字線的方向上形成長(zhǎng)方形狀的第一及第二N阱區(qū)和P阱區(qū)。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，在連接到第三NMOS晶體管的位線和連接到第四NMOS晶體管的位線之間裝配電源線或者接地線。
圖2是表示

圖1的半導(dǎo)體存儲(chǔ)裝置的電路圖。
圖3是表示本發(fā)明實(shí)施例2的半導(dǎo)體存儲(chǔ)裝置的布局結(jié)構(gòu)圖。
圖4是表示圖3的半導(dǎo)體存儲(chǔ)裝置的電路圖。
圖5是表示本發(fā)明實(shí)施例3的半導(dǎo)體存儲(chǔ)裝置的布局結(jié)構(gòu)圖。
圖6是表示圖5的半導(dǎo)體存儲(chǔ)裝置的電路圖。
圖7是表示本發(fā)明實(shí)施例4的半導(dǎo)體存儲(chǔ)裝置的布局結(jié)構(gòu)圖。
圖8是表示圖7的半導(dǎo)體存儲(chǔ)裝置的電路圖。
圖9是表示傳統(tǒng)的半導(dǎo)體存儲(chǔ)裝置的布局結(jié)構(gòu)圖。
1 1比特的SRAMa1 第一金屬配線a3 第一金屬配線b1 第一金屬配線b3 第一金屬配線BL1 位線BL2 位線C 擴(kuò)散接觸孔GC 柵極接觸孔GND 接地電位
N1 NMOS晶體管(第一NMOS晶體管)N2 NMOS晶體管(第二NMOS晶體管)N3 NMOS晶體管(第三NMOS晶體管)N4 NMOS晶體管(第 NMOS晶體管)P1 PMOS晶體管(第一PMOS晶體管)P2 PMOS晶體管(第二PMOS晶體管)PL1 多晶硅配線PL2 多晶硅配線PL3 多晶硅配線PL4 多晶硅配線VDD 電源電位WL1 字線(第一字線)WL2 字線(第二字線)
實(shí)施例1圖1是表示本發(fā)明實(shí)施例1的半導(dǎo)體存儲(chǔ)裝置的布局結(jié)構(gòu)圖，圖2是表示圖1的半導(dǎo)體存儲(chǔ)裝置的電路圖。圖中，1是1比特的SRAM，N1是在第一P阱區(qū)形成的NMOS晶體管(第一NMOS晶體管)，N2是在第二P阱區(qū)形成的NMOS晶體管(第二NMOS晶體管)，N3是在第一P阱區(qū)形成的NMOS晶體管(第三NMOS晶體管)，N4是在第二P阱區(qū)形成的NMOS晶體管(第四NMOS晶體管)，P1是在N阱區(qū)形成的PMOS晶體管(第一PMOS晶體管)，P2是在N阱區(qū)形成的PMOS晶體管(第二PMOS晶體管)。另外，由NMOS晶體管N1和PMOS晶體管P1構(gòu)成第一倒相器，由NMOS晶體管N2和PMOS晶體管P2構(gòu)成第二倒相器。
a1是連接NMOS晶體管N1的漏極和PMOS晶體管P1的漏極的第一金屬配線，a3是連接第一倒相器的輸出端和第二倒相器的輸入端的第一金屬配線，由第一金屬配線a1、a3構(gòu)成存儲(chǔ)結(jié)點(diǎn)。b1是連接NMOS晶體管N2的漏極和PMOS晶體管P2的漏極的第一金屬配線，b3是連接第二倒相器的輸出端和第一倒相器的輸入端的第一金屬配線，由第一金屬配線b1、b3構(gòu)成存儲(chǔ)結(jié)點(diǎn)。
C是擴(kuò)散接觸孔，GC是柵極接觸孔，VDD是在N阱區(qū)形成的P+擴(kuò)散區(qū)域的電源電位，GND是在P阱區(qū)形成的N+擴(kuò)散區(qū)域的接地電位，WL1是連接到NMOS晶體管N3的柵極的字線(第一字線)，WL2是連接到NMOS晶體管N4的柵極的字線(第二字線)，BL1是連接到NMOS晶體管N3的漏極的位線，BL2是連接到NMOS晶體管N4的漏極的位線，PL1是連接PMOS晶體管P1的柵極和NMOS晶體管N1的柵極的多晶硅配線，PL2是連接PMOS晶體管P2的柵極和NMOS晶體管N2的柵極的多晶硅配線，PL3是構(gòu)成字線WL1的多晶硅配線，PL4是構(gòu)成字線WL2的多晶硅配線。
以下說(shuō)明其操作。
圖1中表示從阱到第一金屬配線的布局，形成了一個(gè)N型阱區(qū)和兩個(gè)P型阱區(qū)。另外，在垂直于字線WL1、WL2的方向上形成長(zhǎng)方形狀的第一及第二P阱區(qū)和N阱區(qū)。
PMOS晶體管P1、P2在同一N阱區(qū)內(nèi)形成，另一方面，NMOS晶體管N1、N3在第一P阱區(qū)內(nèi)形成，NMOS晶體管N2、N4在第二P阱區(qū)內(nèi)形成。
圖中，擴(kuò)散層和多晶硅層的重疊部分形成晶體管。PMOS晶體管P1的柵極和NMOS晶體管N1的柵極通過(guò)多晶硅配線PL1相互連接，并連接到構(gòu)成存儲(chǔ)結(jié)點(diǎn)的第一金屬配線b3。同樣，PMOS晶體管P2的柵極和NMOS晶體管N2的柵極通過(guò)多晶硅配線PL2相互連接，并連接到構(gòu)成存儲(chǔ)結(jié)點(diǎn)的第一金屬配線a3。
在N阱區(qū)內(nèi)注入P型雜質(zhì)形成P+擴(kuò)散區(qū)域，在P阱區(qū)內(nèi)注入N型雜質(zhì)形成N+擴(kuò)散區(qū)域。各個(gè)擴(kuò)散區(qū)域中至少形成一個(gè)以上的擴(kuò)散接觸孔C，通過(guò)該擴(kuò)散接觸孔C使擴(kuò)散區(qū)域與第一金屬配線a1、a3、b1、b3連接。
位于第一P阱區(qū)的中央部分的N+擴(kuò)散區(qū)域和位于N阱區(qū)上部的P+擴(kuò)散區(qū)域通過(guò)擴(kuò)散接觸孔C和第一金屬配線a1以低阻抗進(jìn)行電氣連接，而且通過(guò)第一金屬配線a3和柵極接觸孔GC以低阻抗電氣連接到多晶硅配線PL2。該部分構(gòu)成SRAM1的一個(gè)存儲(chǔ)結(jié)點(diǎn)(第一金屬配線a1、a3)。
另外，位于第二P阱區(qū)的中央部分的N+擴(kuò)散區(qū)域和位于N阱區(qū)下部的P+擴(kuò)散區(qū)域通過(guò)擴(kuò)散接觸孔C和第一金屬配線b1以低阻抗進(jìn)行電氣連接，而且通過(guò)第一金屬配線b3和柵極接觸孔GC以低阻抗電氣連接到多晶硅配線PL1。該部分構(gòu)成SRAM1的另一個(gè)存儲(chǔ)結(jié)點(diǎn)(第一金屬配線b1、b3)。
位于第一N阱區(qū)的中央部分的P+擴(kuò)散區(qū)域通過(guò)擴(kuò)散接觸孔C等連接到用第二金屬配線進(jìn)行配線的VDD電位。另外，圖1中，為了易于明白省略了第一金屬配線到第二金屬配線部分，在圖2的電路圖中是對(duì)應(yīng)于PMOS晶體管P1、P2的源極的部分。
同時(shí)，位于第一P阱區(qū)的下部的N+擴(kuò)散區(qū)域和位于第二P阱區(qū)的上部的N+擴(kuò)散區(qū)域通過(guò)各個(gè)擴(kuò)散接觸孔C等連接到用第二金屬配線進(jìn)行配線的GND電位。另外，圖1中，為了易于明白省略了第一金屬配線到第二金屬配線部分，在圖2的電路圖中是對(duì)應(yīng)于NMOS晶體管N1、N2的源極的部分。
位于第一P阱區(qū)的上部的N+擴(kuò)散區(qū)域和位于第二P阱區(qū)的下部的N+擴(kuò)散區(qū)域通過(guò)各個(gè)擴(kuò)散接觸孔C等分別連接到用第二金屬配線進(jìn)行配線的位線BL1、BL2。
多晶硅配線PL3、PL4在水平方向延伸配線，構(gòu)成字線WL1、WL2。
從以上可以明白，如果根據(jù)實(shí)施例1，通過(guò)在第一P阱區(qū)形成NMOS晶體管N1、N3，在第二P阱區(qū)形成NMOS晶體管N2、N4，將各個(gè)存儲(chǔ)結(jié)點(diǎn)相互連接的第一金屬配線a3、b3能夠進(jìn)行無(wú)重疊的更有效的配線。從而，由于第一金屬配線a3、b3可以與第一金屬配線a1、b1在同一配線層配線，因而能夠減少半導(dǎo)體存儲(chǔ)裝置的配線層。
另外，由于多晶硅配線PL1、PL2、PL3、PL4朝向同一方向，不僅柵極的尺寸變得容易控制，而且沒(méi)有無(wú)效區(qū)域，能夠?qū)崿F(xiàn)面積的縮減。
另外，從圖1可以明白，形成PMOS晶體管P1、P2，使其源極和漏極在與字線WL1、WL2垂直的方向上排成一列。
而且，形成NMOS晶體管N1、N3，使其源極和漏極在與字線WL1垂直的方向上排成一列。
另外，形成NMOS晶體管N2、N4，使其源極和漏極在與字線WL2垂直的方向上排成一列。
從而，能夠達(dá)到使P阱區(qū)和N阱區(qū)的寬度變窄的效果。
實(shí)施例2上述實(shí)施例1中說(shuō)明了半導(dǎo)體存儲(chǔ)裝置為1比特的SRAM的情況，在有多比特的SRAM的情況下，則采用如圖3所示的布局結(jié)構(gòu)。另外，圖4是表示圖3的半導(dǎo)體存儲(chǔ)裝置的電路圖。
實(shí)施例2中，通過(guò)將存儲(chǔ)單元m1的NMOS晶體管N2的源極連接到存儲(chǔ)單元m0的NMOS晶體管N1的源極所連接的N+擴(kuò)散區(qū)域(圖1中，相當(dāng)于位于第一P阱區(qū)的下部的N+擴(kuò)散區(qū)域)，實(shí)現(xiàn)該N+擴(kuò)散區(qū)域的共享。
同樣，通過(guò)將存儲(chǔ)單元m2的NMOS晶體管N1的源極連接到存儲(chǔ)單元m0的NMOS晶體管N2的源極所連接的N+擴(kuò)散區(qū)域(圖1中，相當(dāng)于位于第二P阱區(qū)的上部的N+擴(kuò)散區(qū)域)，實(shí)現(xiàn)該N+擴(kuò)散區(qū)域的共享。
在采用這樣的布局結(jié)構(gòu)的情況下，由于多個(gè)存儲(chǔ)單元可以象拼圖玩具一樣鑲在一起，因而可以達(dá)到消除無(wú)效區(qū)域、實(shí)現(xiàn)面積縮小的效果。
另外，如圖3所示，連接到各個(gè)存儲(chǔ)單元中的NMOS晶體管N3、N4的漏極的位線BL1、BL2在第二層不相互鄰接，而是使電源線或接地線位于其間進(jìn)行配線。
從而，由于位線之間通過(guò)VDD電位或GND電位進(jìn)行屏蔽，能夠達(dá)到抑制由串話等引起的位線之間干擾的效果。
實(shí)施例3上述實(shí)施例1中說(shuō)明了分割P阱區(qū)，NMOS晶體管N1、N3形成于第一P阱區(qū)，NMOS晶體管N2、N4形成于第二P阱區(qū)的情況。但是，如圖5及圖6所示，分割N阱區(qū)，PMOS晶體管P1形成于第一N阱區(qū)，PMOS晶體管P2形成于第二N阱區(qū)，也可以達(dá)到與實(shí)施例1相同的效果。
由于其他部分可以通過(guò)上述實(shí)施例1中的記載類(lèi)推，因而省略其詳細(xì)說(shuō)明，NMOS晶體管N1、N2、N3、N4形成于P阱區(qū)。此時(shí)，形成NMOS晶體管N1、N2、N3、N4，使其源極和漏極在與字線WL1、WL2垂直的方向上排成一列。
另外，NMOS晶體管N1、N2的源極連接到P阱區(qū)內(nèi)形成的N+擴(kuò)散區(qū)域的接地電位。
實(shí)施例4上述實(shí)施例3中說(shuō)明了半導(dǎo)體存儲(chǔ)裝置為1比特的SRAM的情況，在有多比特的SRAM的情況下，則采用如圖7所示的布局結(jié)構(gòu)。另外，圖8是表示圖7的半導(dǎo)體存儲(chǔ)裝置的電路圖。
實(shí)施例4中，通過(guò)將存儲(chǔ)單元m1的PMOS晶體管P2的源極連接到存儲(chǔ)單元m0的PMOS晶體管P1的源極所連接的P+擴(kuò)散區(qū)域，實(shí)現(xiàn)該P(yáng)+擴(kuò)散區(qū)域的共享。
同樣，通過(guò)將存儲(chǔ)單元m2的PMOS晶體管P1的源極連接到存儲(chǔ)單元m0的PMOS晶體管P2的源極所連接的P+擴(kuò)散區(qū)域，實(shí)現(xiàn)該P(yáng)+擴(kuò)散區(qū)域的共享。
在采用這樣的布局結(jié)構(gòu)的情況下，由于多個(gè)存儲(chǔ)單元可以象拼圖玩具一樣鑲在一起，因而可以達(dá)到節(jié)省無(wú)效區(qū)域、實(shí)現(xiàn)面積縮小的效果。
另外，如圖7所示，連接到各個(gè)存儲(chǔ)單元中的NMOS晶體管N3、N4的漏極的位線BL1、BL2在第二層不相互鄰接，而是使電源線或接地線位于其間進(jìn)行配線。
從而，由于位線之間通過(guò)VDD電位或GND電位進(jìn)行屏蔽，能夠達(dá)到抑制由串話等引起的位線之間干擾的效果。
如上所述，根據(jù)本發(fā)明，第一及第二PMOS晶體管形成于N阱區(qū)，同時(shí)，第一及第三NMOS晶體管形成于第一P阱區(qū)，而且，第二及第四NMOS晶體管形成于第二P阱區(qū)，另一方面，在第三NMOS晶體管上裝配第一字線，在第四NMOS晶體管上裝配第二字線，因而具有實(shí)現(xiàn)配線層少、集成度高的效果。
根據(jù)本發(fā)明，形成第一和第二PMOS晶體管，使其源極和漏極在與第一和第二字線垂直的方向上排成一列，因而具有能夠使N阱區(qū)的寬度變窄的效果。
根據(jù)本發(fā)明，第一和第二PMOS晶體管的源極連接到N阱區(qū)內(nèi)形成的P+擴(kuò)散區(qū)域的電源電位，因而可以達(dá)到消除無(wú)效區(qū)域、實(shí)現(xiàn)面積縮小的效果。
根據(jù)本發(fā)明，形成第一和第三NMOS晶體管，使其源極和漏極在與第一字線垂直的方向上排成一列，因而具有能夠使P阱區(qū)的寬度變窄的效果。
根據(jù)本發(fā)明，形成第二和第四NMOS晶體管，使其源極和漏極在與第二字線垂直的方向上排成一列，因而具有能夠使P阱區(qū)的寬度變窄的效果。
根據(jù)本發(fā)明，第一P阱區(qū)和構(gòu)成其他存儲(chǔ)單元的第二P阱區(qū)共享同一P阱區(qū)，第二P阱區(qū)和構(gòu)成其他存儲(chǔ)單元的第一P阱區(qū)共享同一P阱區(qū)，因而可以達(dá)到消除無(wú)效區(qū)域、實(shí)現(xiàn)面積縮小的效果。
根據(jù)本發(fā)明，第一NMOS晶體管的源極和構(gòu)成其他存儲(chǔ)單元的第二NMOS晶體管的源極連接到P阱區(qū)內(nèi)形成的N+擴(kuò)散區(qū)域的接地電位，因而可以達(dá)到消除無(wú)效區(qū)域、實(shí)現(xiàn)面積縮小的效果。
根據(jù)本發(fā)明，在垂直于第一和第二字線的方向上形成長(zhǎng)方形狀的第一及第二P阱區(qū)和N阱區(qū)，因而可以達(dá)到消除無(wú)效區(qū)域、實(shí)現(xiàn)面積縮小的效果。
根據(jù)本發(fā)明，在連接到第三NMOS晶體管的位線和連接到第四NMOS晶體管的位線之間裝配電源線或者接地線，因而能夠達(dá)到抑制由串話等引起的位線之間干擾的效果。
根據(jù)本發(fā)明，第一至第四NMOS晶體管形成于P阱區(qū)，同時(shí)，第一PMOS晶體管形成于第一N阱區(qū)，而且，第二PMOS晶體管形成于第二N阱區(qū)，另一方面，在第三NMOS晶體管上裝配第一字線，在第四NMOS晶體管上裝配第二字線，因而具有實(shí)現(xiàn)配線層少、集成度高的效果。
根據(jù)本發(fā)明，形成第一至第四PMOS晶體管，使其源極和漏極在與第一和第二字線垂直的方向上排成一列，因而具有能夠使P阱區(qū)的寬度變窄的效果。
根據(jù)本發(fā)明，第一和第二NMOS晶體管的源極連接到P阱區(qū)內(nèi)形成的N+擴(kuò)散區(qū)域的接地電位，因而可以達(dá)到消除無(wú)效區(qū)域、實(shí)現(xiàn)面積縮小的效果。
根據(jù)本發(fā)明，第一N阱區(qū)和構(gòu)成其他存儲(chǔ)單元的第二N阱區(qū)共享同一N阱區(qū)，第二N阱區(qū)和構(gòu)成其他存儲(chǔ)單元的第一N阱區(qū)共享同一N阱區(qū)，因而可以達(dá)到消除無(wú)效區(qū)域、實(shí)現(xiàn)面積縮小的效果。
根據(jù)本發(fā)明，第一PMOS晶體管的源極和構(gòu)成其他存儲(chǔ)單元的第二PMOS晶體管的源極連接到N阱區(qū)內(nèi)形成的P+擴(kuò)散區(qū)域的電源電位，因而可以達(dá)到消除無(wú)效區(qū)域、實(shí)現(xiàn)面積縮小的效果。
根據(jù)本發(fā)明，在垂直于第一和第二字線的方向上形成長(zhǎng)方形狀的第一及第二N阱區(qū)和P阱區(qū)，因而可以達(dá)到消除無(wú)效區(qū)域、實(shí)現(xiàn)面積縮小的效果。
根據(jù)本發(fā)明，在連接到第三NMOS晶體管的位線和連接到第四NMOS晶體管的位線之間裝配電源線或者接地線，因而能夠達(dá)到抑制由串話等引起的位線之間干擾的效果。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于包括由第一PMOS晶體管和第一NMOS晶體管構(gòu)成的第一倒相器；由第二PMOS晶體管和第二NMOS晶體管構(gòu)成，同時(shí)輸入端連接到所述第一倒相器的輸出端且輸出端連接到所述第一倒相器的輸入端的第二倒相器；與所述第一倒相器的輸出端連接的第三NMOS晶體管；與所述第二倒相器的輸出端連接的第四NMOS晶體管；其中，所述第一及第二PMOS晶體管形成于N阱區(qū)，同時(shí)，所述第一及第三NMOS晶體管形成于第一P阱區(qū)，而且，所述第二及第四NMOS晶體管形成于第二P阱區(qū)，另一方面，在所述第三NMOS晶體管上裝配第一字線，在所述第四NMOS晶體管上裝配第二字線。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，形成第一和第二PMOS晶體管，使其源極和漏極在與第一和第二字線垂直的方向上排成一列。
3.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，第一和第二PMOS晶體管的源極連接到N阱區(qū)內(nèi)形成的P+擴(kuò)散區(qū)域的電源電位。
4.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，形成第一和第三NMOS晶體管，使其源極和漏極在與第一字線垂直的方向上排成一列。
5.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，形成第二和第四NMOS晶體管，使其源極和漏極在與第二字線垂直的方向上排成一列。
6.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，第一P阱區(qū)和構(gòu)成其他存儲(chǔ)單元的第二P阱區(qū)共享同一P阱區(qū)，第二P阱區(qū)和構(gòu)成其他存儲(chǔ)單元的第一P阱區(qū)共享同一P阱區(qū)。
7.如權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，第一NMOS晶體管的源極和構(gòu)成其他存儲(chǔ)單元的第二NMOS晶體管的源極連接到P阱區(qū)內(nèi)形成的N+擴(kuò)散區(qū)域的接地電位。
8.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，在垂直于第一和第二字線的方向上形成長(zhǎng)方形狀的第一及第二P阱區(qū)和N阱區(qū)。
9.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，在連接到第三NMOS晶體管的位線和連接到第四NMOS晶體管的位線之間裝配電源線或者接地線。
10.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于包括由第一NMOS晶體管和第一PMOS晶體管構(gòu)成的第一倒相器；由第二NMOS晶體管和第二PMOS晶體管構(gòu)成，同時(shí)輸入端連接到所述第一倒相器的輸出端且輸出端連接到所述第一倒相器的輸入端的第二倒相器；與所述第一倒相器的輸出端連接的第三NMOS晶體管；與所述第二倒相器的輸出端連接的第四NMOS晶體管；其中，所述第一至第四NMOS晶體管形成于P阱區(qū)，同時(shí)，所述第一PMOS晶體管形成于第一N阱區(qū)，而且，所述第二PMOS晶體管形成于第二N阱區(qū)，另一方面，在所述第三NMOS晶體管上裝配第一字線，在所述第四NMOS晶體管上裝配第二字線。
11.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，形成第一至第四PMOS晶體管，使其源極和漏極在與第一和第二字線垂直的方向上排成一列。
12.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，第一和第二NMOS晶體管的源極連接到P阱區(qū)內(nèi)形成的N+擴(kuò)散區(qū)域的接地電位。
13.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，第一N阱區(qū)和構(gòu)成其他存儲(chǔ)單元的第二N阱區(qū)共享同一N阱區(qū)，第二N阱區(qū)和構(gòu)成其他存儲(chǔ)單元的第一N阱區(qū)共享同一N阱區(qū)。
14.如權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，第一PMOS晶體管的源極和構(gòu)成其他存儲(chǔ)單元的第二PMOS晶體管的源極連接到N阱區(qū)內(nèi)形成的P+擴(kuò)散區(qū)域的電源電位。
15.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，在垂直于第一和第二字線的方向上形成長(zhǎng)方形狀的第一及第二N阱區(qū)和P阱區(qū)。
16.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，在連接到第三NMOS晶體管的位線和連接到第四NMOS晶體管的位線之間裝配電源線或者接地線。
全文摘要
雖然能夠提高SRAM的集成度，但是第二金屬配線a2、b2必須與第一金屬配線a1、b1等在不同的層配線。從而增加了配線層，導(dǎo)致制造工序增加、制造工期延長(zhǎng)以及制造成本增加等問(wèn)題。分割P阱區(qū)，NMOS晶體管N1、N3形成于第一P阱區(qū)，NMOS晶體管N2、N4形成于第二P阱區(qū)?；蛘撸指頝阱區(qū)，PMOS晶體管P1形成于第一N阱區(qū)，PMOS晶體管P2形成于第二N阱區(qū)。
文檔編號(hào)H01L21/8244GK1402354SQ0213021
公開(kāi)日2003年3月12日 申請(qǐng)日期2002年8月16日 優(yōu)先權(quán)日2001年8月16日
發(fā)明者新居浩二 申請(qǐng)人:三菱電機(jī)株式會(huì)社