專利名稱：轉(zhuǎn)接通道的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體技術(shù)，尤其是一種設(shè)于半導體晶片上的轉(zhuǎn)接通道。
請參考

圖1，圖1為習知轉(zhuǎn)接通道24的剖面示意圖。如圖1所示，半導體晶片10包含有一由單晶硅所構(gòu)成的基底12，一MOS晶體管22設(shè)于基底12上，以及一由二氧化硅所構(gòu)成的介電層20設(shè)于基底12之上并覆蓋整個MOS晶體管22，以將晶體管22與其他元件隔離，避免發(fā)生短路。轉(zhuǎn)接通道24包含有一插塞洞(plug hole)26貫穿介電層20直至基底12表面，以及一導電層28設(shè)于插塞洞26中并與基底12表面相接觸。其中，導電層28是由一已摻雜多晶硅(doped poly-silicon)所構(gòu)成，用來做為一多晶硅插塞(poly plug)。
請參考圖2及圖3，圖2及圖3為圖1轉(zhuǎn)接通道2 4的制作方法的剖面示意圖。習知轉(zhuǎn)接通道24的制作方法首先進行一黃光(lithography)制程，在半導體晶片10上形成一光阻層23，其上設(shè)有一孔洞25以定義插塞洞26的位置與大小。然后進行一非等向性(anisotropic)蝕刻制程，將介電層20沿孔洞25垂直向下蝕刻以形成插塞洞26，如圖2所示。在完全去除光阻層23之后，以一薄膜沉積制程(thin film deposition)于半導體晶片10的表面上沉積一已摻雜多晶硅層27，且已摻雜多晶硅層27完全填滿插塞洞26，如圖3所示。最后進行一如化學機械研磨(CMP)的平整化制程，以將覆蓋于介電層20表面的多晶硅層28去除，只留下插塞洞26內(nèi)的多晶硅層27作為導電層28，即完成圖1所示的轉(zhuǎn)接通道24的制作。
由于轉(zhuǎn)接通道24的插塞洞26大小受限于晶體管22的尺寸。因此當晶體管22的尺寸設(shè)計越來越小時，插塞洞26的尺寸也必須越來越小，進而使得在后續(xù)的黃光制程中，不容易將插塞洞26圖案(pattern)對準晶體管2 2的漏極、源極、柵極或其他元件以形成一良好的電連接，因而大幅降低半導體制程的對準容忍度(alignment tolerance)。
此外，為了避免過大的高寬比(aspect ratio)所造成的蝕刻或沉積的問題，電容到晶體管22的漏極/源極的電連接制程，大多利用電極接觸(node contact)加上一轉(zhuǎn)接墊(landing pad)或轉(zhuǎn)接通道24來完成。請參考圖4，圖4為一電極接觸洞32形成于一轉(zhuǎn)接通道24上方的介電層29中的示意圖。如上所述，為了將電極接觸(未顯示)電連接至轉(zhuǎn)接通道24，習知技術(shù)先蝕刻位于轉(zhuǎn)接通道24開口上方的部份介電層29，以于介電層29中形成一電極接觸洞32。由于在介電層29的蝕刻制程中，經(jīng)由調(diào)整蝕刻選擇比，以使得二氧化硅的蝕刻速率較多晶硅的蝕刻速率高，因此當蝕刻介電層29以形成一電極接觸洞32時，轉(zhuǎn)接通道24上方的部份，亦即由多晶硅構(gòu)成的導電層28表面便會成為蝕刻終點，以阻止繼續(xù)向下進行蝕刻。
然而，由于介電層20與介電層29皆由二氧化硅所構(gòu)成，因此在蝕刻到達介電層29的底部時，便可能會因為微影錯位(misalignment)而繼續(xù)向下蝕刻介電層20。因此，位于在插塞洞26上端開口處周圍的介電層20就會容易發(fā)生過度蝕刻(over etching)的現(xiàn)象，進而破壞轉(zhuǎn)接通道24頂端的結(jié)構(gòu)，導致漏電流，甚至造成導電層28或后續(xù)制作的元件與MOS晶體管22發(fā)生短路以及破壞MOS晶體管22結(jié)構(gòu)的現(xiàn)象，嚴重影響整個制程的良率。
本發(fā)明提供一種用于半導體晶片上的轉(zhuǎn)接通道(landing via)。該半導體晶片表面上包含有一基底(substrate)，一導電區(qū)域設(shè)于該基底之上，以及一介電層覆蓋于該導電區(qū)域之上。該轉(zhuǎn)接通道包含有一淺坑(recess)設(shè)于該介電層內(nèi)，一轉(zhuǎn)接通道洞(landing via hole)設(shè)于該淺坑下方，并穿過該介電層而通達至該導電區(qū)域表面，一氮化硅(siliconnitride，SiN)襯(liner)層設(shè)于該轉(zhuǎn)接通道洞的側(cè)壁表面，以及一導電層填滿于該淺坑以及該轉(zhuǎn)接通道洞中。其中，該淺坑的開口面積大于該轉(zhuǎn)接通道洞的開口面積。
本發(fā)明的轉(zhuǎn)接通道可通過淺坑來擴張上方的洞口面積，以提高后續(xù)制程中對準(aligned)的準確度。此外，此一擴張的開口并可防止周圍的介電層受到后續(xù)蝕刻制程的侵蝕，因而避免介電層產(chǎn)生過度侵蝕的現(xiàn)象，進而保護MOS晶體管結(jié)構(gòu)，提升元件的可靠度。
圖1為習知轉(zhuǎn)接通道構(gòu)造示意圖；圖2至圖4為習知轉(zhuǎn)接通道制作方法示意圖；圖5為本發(fā)明的轉(zhuǎn)通道構(gòu)造示意圖；圖6至圖8為本發(fā)明的轉(zhuǎn)接通道制作方法示意圖。
圖示的符號說明10 半導體晶片 12 基底20 介電層 22 MOS晶體管23 光阻層 25 孔洞24 轉(zhuǎn)接通道26 插塞洞27 多晶硅層28 導電層29 介電層 50 半導體晶片52 基底60 介電層62 MOS晶體管 63 光阻層64 轉(zhuǎn)接通道65 孔洞66 淺坑67 轉(zhuǎn)接通道洞68 導電層 72 襯層74 插塞洞請參考圖6至圖8，圖6至圖8為本發(fā)明的轉(zhuǎn)接通道64制作方法示意圖。請參考圖6，首先進行一傳統(tǒng)的黃光制程，于半導體晶片50上形成一圖案化的光阻層63，其上有一孔洞65，用以定義轉(zhuǎn)接通道64的位置與大小。接著以光阻層63作為罩幕，進行一兩階段式的同時(in-situ)蝕刻制程。第一階段的蝕刻制程較接近一等向性蝕刻，會將孔洞65下方的介電層60蝕刻出一開口較大的淺坑66，該淺坑一具有傾斜側(cè)壁的結(jié)構(gòu)；而第二階段的蝕刻則較接近一非等向性蝕刻，會依光阻層63所定義的位置，向下形成一個通達基底52表面的轉(zhuǎn)接通道洞67。
請參考圖7，在完成上述的蝕刻制程后，移除此光阻層63。接著于此半導體晶片50表面形成一襯層(liner)，之后再進行一非等向性的干蝕刻制程，移除部分的襯層(liner)，以于環(huán)繞轉(zhuǎn)接通道洞67的側(cè)壁表面形成一側(cè)壁子(spacer)，當作保護層72。其中，該保護層可由一氮化硅(silicon nitride)、氮氧化硅(silicon-oxy-nitride)或一利用熱氧化法(thermal oxidation)成長的硅氧層所構(gòu)成。該轉(zhuǎn)接通道洞67的開口面積小于該淺坑66的開口面積，且該保護層72由該淺坑與該轉(zhuǎn)接通道洞的交界處沿該轉(zhuǎn)接通道洞的側(cè)壁表面延伸至該介電層與該導電區(qū)域的交界處，用來保護鄰接于該轉(zhuǎn)接通道洞的該介電層60不被蝕刻。
在完成此一保護層72的構(gòu)造后，接著進行一濕蝕刻制程將轉(zhuǎn)接通道64上方(淺坑66)的開口擴大。由于下方的轉(zhuǎn)接通道洞67受到保護層72所環(huán)繞，故不會受到此濕蝕刻制程的影響。在本發(fā)明的最佳實施例中，淺坑66上方的開口寬度約為0.25至0.30μm，較佳為0.25至0.27μm，而淺坑部分深度約1500至2500angstrom，下方垂直通道部分寬度約為0.2至0.25μm，較佳為0.22至0.24μm，長度為4000至5000angstrom。
請參考圖8，最后于淺坑66以及轉(zhuǎn)接通道洞67中填入一如多晶硅或已摻雜的多晶硅等的導電材料，形成一導電層68，完成轉(zhuǎn)接通道64制程。之后便再以化學氣相沉積制程(chemical vapor deposition，CVD)形成一絕緣層69于半導體晶片50的表面，其中絕緣層69可由習知介電材料所構(gòu)成，例如二氧化硅層于半導體晶片50的表面，并以一習知黃光、蝕刻制程，于絕緣層69中形成另一插塞洞74，貫穿絕緣層69并通達導電層68，用來形成一電極接觸洞(node contact hole)。其中填滿于該淺坑的該導電層68是用來防止一進行于該絕緣層的錯位蝕刻，以避免該錯位蝕刻侵蝕該轉(zhuǎn)接通道頂部周圍的該介電層。
本發(fā)明的轉(zhuǎn)接通道64的特點在于先通過使用同一光罩的兩階段式in-situ蝕刻制程，以同時形成淺坑66以及轉(zhuǎn)接通道洞67構(gòu)造，然后再利用保護層72來屏障轉(zhuǎn)接通道洞67處的介電層60，以進一步地對淺坑66蝕刻，增大其開口面積，因此可增加在后續(xù)制程中的對準容忍度，避免后續(xù)光阻圖案與準轉(zhuǎn)接通道64發(fā)生偏移。此外，此一開口擴張的淺坑66，亦可避免周圍的介電層60受到后續(xù)蝕刻制程的影響，進而增加此轉(zhuǎn)接通道60對過度蝕刻的容忍度。因此本發(fā)明的轉(zhuǎn)接通道64不但可以提高后續(xù)制程中對準的精準度，并能增加對過度蝕的抵抗能力，進而提高半導體制程的良率。
相較于習知技術(shù)，本發(fā)明的轉(zhuǎn)接通道64可通過上端的淺坑構(gòu)造66來增加開口面積，因此在后續(xù)的黃光制程中，可有效提升后續(xù)制程中對準的容忍度(alignment tolerance)以及過度蝕刻(over etching)的容忍度。
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明申請專利范圍所作的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種設(shè)于一半導體晶片上的轉(zhuǎn)接通道，該半導體晶片表面上包含有一基底，一導電區(qū)域設(shè)于該基底之上，以及一介電層覆蓋于該導電區(qū)域之上，其特征是該轉(zhuǎn)接通道包含有一淺坑設(shè)于該介電層內(nèi)；一轉(zhuǎn)接通道洞設(shè)于該淺坑下方，穿過該介電層并通達該導電區(qū)域表面，且該轉(zhuǎn)接通道洞的開口面積小于該淺坑的開口面積；一氮化硅襯層設(shè)于該轉(zhuǎn)接通道洞的側(cè)壁表面；以及一導電層填滿于該淺坑以及該轉(zhuǎn)接通道洞中。
2.如權(quán)利要求1所述的轉(zhuǎn)接通道，其特征是該淺坑為一具有傾斜側(cè)壁的結(jié)構(gòu)。
3.如權(quán)利要求1所述的轉(zhuǎn)接通道，其特征是該介電層由二氧化硅所構(gòu)成。
4.如權(quán)利要求1所述的轉(zhuǎn)接通道，其特征是該氮化硅襯層由該淺坑與該轉(zhuǎn)接通道洞的交界處沿該轉(zhuǎn)接通道洞的側(cè)壁表面延伸至該介電層與該導電區(qū)域的交界處，用來保護鄰接于該轉(zhuǎn)接通道洞的該介電層不被蝕刻。
5.如權(quán)利要求1所述的轉(zhuǎn)接通道，其特征是該導電區(qū)域包含有一金屬導線，或為一金屬氧化半導體晶體管的一源極或漏極。
6.一種可防止錯位蝕刻的轉(zhuǎn)接通道，該轉(zhuǎn)接通道設(shè)于一半導體晶片上，該半導體晶片表面上包含有一基底，一導電區(qū)域設(shè)于該基底之上，以及一介電層覆蓋于該導電區(qū)域之上，其特征是該轉(zhuǎn)接通道包含有一淺坑設(shè)于該介電層內(nèi)；一轉(zhuǎn)接通道洞設(shè)于該淺坑下方，穿過該介電層并通達該導電區(qū)域表面；一保護層設(shè)于該轉(zhuǎn)接通道洞的側(cè)壁表面；一導電層填滿于該淺坑以及該轉(zhuǎn)接通道洞中；以及一絕緣層覆蓋于該介電層以及該導電層之上；其中填滿于該淺坑的該導電層用來防止一進行于該絕緣層的錯位蝕刻，以避免該錯位蝕刻侵蝕該轉(zhuǎn)接通道頂部周圍的該介電層。
7.如權(quán)利要求6所述的轉(zhuǎn)接通道，其特征是該淺坑為一具有傾斜側(cè)壁的結(jié)構(gòu)。
8.如權(quán)利要求6所述的轉(zhuǎn)接通道，其特征是該保護層包含有一氮化硅、氮氧化硅或一利用熱氧化法成長的硅氧層所構(gòu)成。
9.如權(quán)利要求6所述的轉(zhuǎn)接通道，其特征是該介電層由化學氣相沉積法沉積的二氧化硅所構(gòu)成。
10.如權(quán)利要求6所述的轉(zhuǎn)接通道，其特征是該轉(zhuǎn)接通道洞的開口面積小于該淺坑的開口面積，且該保護層由該淺坑與該轉(zhuǎn)接通道洞的交界處沿該轉(zhuǎn)接通道洞的側(cè)壁表面延伸至該介電層與該導電區(qū)域的交界處，用來保護鄰接于該轉(zhuǎn)接通道洞的該介電層不被蝕刻。
11.如權(quán)利要求6所述的轉(zhuǎn)接通道，其特征是該導電區(qū)域包含有一金屬導線，或為一金屬氧化半導體晶體管的一源極或漏極。
12.如權(quán)利要求6所述的轉(zhuǎn)接通道，其特征是該錯位蝕刻用來于該絕緣層中形成一通達至該轉(zhuǎn)接通道頂面的電極接觸洞。
全文摘要
一種轉(zhuǎn)接通道，用于半導體晶片上，該半導體晶片表面上包含有一基底，一導電區(qū)域設(shè)于該基底之上，以及一介電層覆蓋于該導電區(qū)域之上；該轉(zhuǎn)接通道包含有一淺坑設(shè)于該介電層內(nèi)，一轉(zhuǎn)接通道洞設(shè)于該淺坑下方，并穿過該介電層而通達至該導電區(qū)域表面，一氮化硅襯層設(shè)于該轉(zhuǎn)接通道洞的側(cè)壁表面，以及一導電層填滿于該淺坑以及該轉(zhuǎn)接通道洞中；其中，該淺坑的開口面積大于該轉(zhuǎn)接通道洞的開口面積；本發(fā)明通過淺坑來擴張上方的洞口面積，以提高后續(xù)制程中對準的準確度；此一擴張的開口并還可防止周圍的介電層受到后續(xù)蝕刻制程的侵蝕，因而避免介電層產(chǎn)生過度侵蝕的現(xiàn)象，進而保護MOS晶體管結(jié)構(gòu)，提升元件的可靠度。
文檔編號H01L23/52GK1405884SQ0214169
公開日2003年3月26日 申請日期2002年9月13日 優(yōu)先權(quán)日2001年9月19日
發(fā)明者吳金龍, 林錕吉 申請人:聯(lián)華電子股份有限公司