專利名稱：測試鍵結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造中的一種測試電路，尤指一種測試鍵(test key)結(jié)構(gòu)，用以評估深溝(deep trench)電容動態(tài)隨機(jī)存取存儲器(dynamic randomaccess memory，DRAM)的深溝電容與字元線(word line)間的隔絕(isolation)品質(zhì)。
背景技術(shù)：
在深溝電容動態(tài)隨機(jī)存取存儲器(以下簡稱為深溝電容DRAM)的制程中，深溝電容的制作是相當(dāng)重要的一道制程步驟。由于化學(xué)機(jī)械研磨(chemical mechanical polishing，以下簡稱為CMP)制程往往造成電容上層填充絕緣層，或者所謂之上層薄氧化層(top thin oxide layer)，被過度研磨而變薄，進(jìn)而導(dǎo)致電容漏電，因此，習(xí)知的作法是以一列的制程控制監(jiān)督(process control monitor，PCM)測試被用來測試深溝電容的品質(zhì)。深溝電容與字元線間的隔絕品質(zhì)乃是評估深溝電容DRAM可靠度的重要依據(jù)，一般以所謂的測試鍵(test key)進(jìn)行電性分析。
請參考圖1至圖2，圖1為習(xí)知用于測試深溝電容DRAM的深溝電容與字元線隔絕品質(zhì)的部份測試鍵布局圖，圖2為圖1的測試鍵10沿切線1-1′的剖面示意圖。如圖1以及圖2所示，一測試鍵10包含有復(fù)數(shù)個(gè)深溝電容12a與12b形成于一基底11中、復(fù)數(shù)個(gè)主動區(qū)域(active region)14以及復(fù)數(shù)條字元線16a以及16b布設(shè)于基底11表面上。主動區(qū)域14以外的區(qū)域?yàn)闇\溝絕緣區(qū)域(以下簡稱為STI區(qū)域)。主動區(qū)域14又可再區(qū)分為一第一區(qū)域14a以及第二區(qū)域14b(如斜線部份)，其中第一區(qū)域14a內(nèi)包含有一柵極氧化層15，第二區(qū)域14b包含有一上層薄氧化層22a。柵極氧化層15利用習(xí)知的熱氧化法形成，上層薄氧化層22a以化學(xué)氣相沉積法形成。此外，主動區(qū)域14尚包含有離子井14c摻雜于深溝電容的一側(cè)的基底11中。接觸插塞(contact)18設(shè)于主動區(qū)域14之上，并與離子井14c電連接。接觸插塞18與一位元線(未顯示)電連接，以提供一電壓給予離子井14c。
由于深溝電容12a及12b的結(jié)構(gòu)為該行業(yè)者所熟知，因此為方便說明本發(fā)明，深溝電容12a及12b的詳細(xì)構(gòu)造并未顯示于圖中。深溝電容12a包含一摻雜多晶硅(doped polysilicon)層26a，用以于基底11內(nèi)擴(kuò)散形成一擴(kuò)散摻雜區(qū)28a。摻雜多晶硅層26a與擴(kuò)散摻雜區(qū)28a形成一所謂的埋藏式導(dǎo)電帶(buried strap)，用以電連接離子井14c與深溝電容12a的多晶硅電極26。此外，如前所述，深溝電容12a與12b之間為STI區(qū)域，其內(nèi)設(shè)有一淺溝絕緣層24。上層薄氧化層22a與淺溝絕緣層24同時(shí)利用化學(xué)氣相沉積法所形成，其皆由二氧化硅所構(gòu)成。上層薄氧化層22a的厚度小于淺溝絕緣層24，大于柵極氧化層15。
深溝電容12a以及12b與字元線16a以及16b之間的隔絕優(yōu)劣取決于上層薄氧化層22a。一般而言，業(yè)界以量測上層薄氧化層22a的崩潰電壓(breakdown voltage)來衡量上層薄氧化層22a的隔絕能力。測試方法是分別施加測試電壓于深溝電容12a上的字元線16與深溝電容12a的多晶硅電極26。
然而，若由于制程技術(shù)的限制或是其他因素，使得字元線16與柵極氧化層15重疊，如圖3所示，深溝電容12a上的字元線16a同時(shí)橫跨柵氧化層15與上層薄氧化層22a，則測試鍵10無法實(shí)際評估出上層薄氧化層22a的隔絕品質(zhì)。

發(fā)明內(nèi)容
據(jù)此，本發(fā)明的目的是提供一種改良的測試鍵結(jié)構(gòu)，以解決前述問題。
依據(jù)本發(fā)明的目的，本發(fā)明提供一種測試鍵，包含有一基底，一深溝電容設(shè)于該基底內(nèi)，至少一主動區(qū)域，定義于該基底上，其中該主動區(qū)域包含有一第一區(qū)域、一第二區(qū)域以及一離子并，一氧化層設(shè)于該第一區(qū)域內(nèi)，一上層薄氧化層設(shè)于該第二區(qū)域內(nèi)，并與該深溝電容重疊，以及至少一字元線，部份重疊該上層薄氧化層。其中該離子井與該深溝電容的多晶硅電極電連接，且該氧化層并未與任何字元線重疊。
依據(jù)本發(fā)明的目的，在本發(fā)明的較佳實(shí)施例的中提供一種測試電路(test circuit)，一基底，一第一深溝渠多晶硅層，設(shè)于該基底內(nèi)，一第一上層薄氧化(top-thin oxide)層，設(shè)于該第一深溝渠多晶硅層之上，一第二深溝渠多晶硅層，設(shè)于該第一深溝渠多晶硅層一側(cè)的該基底內(nèi)，一第二上層薄氧化層，設(shè)于該第一深溝渠多晶硅層之上，一淺溝絕緣(STI)層，設(shè)于該第一深溝渠多晶硅層及該第二深溝渠多晶硅層間的該基底內(nèi)，一測試導(dǎo)線，布設(shè)于該基底上，同時(shí)重疊通過該第一上層薄氧化層、該STI層及該第二上層薄氧化層，一摻雜井，設(shè)于該基底內(nèi)，并經(jīng)由一擴(kuò)散區(qū)與該第一深溝渠多晶硅層電連接；以及接觸插塞，電連接該摻雜井，藉以提供該第一深溝渠多晶硅層一預(yù)定電壓。
依據(jù)本發(fā)明的目的，在本發(fā)明的另一較佳實(shí)施例的中提供一種深溝渠電容測試鍵結(jié)構(gòu)，用以評估上層薄氧化層的隔絕品質(zhì)。該深溝渠電容測試鍵結(jié)構(gòu)包含有一基底，一第一深溝渠電容，設(shè)于該基底內(nèi)，一第一上層薄氧化層，設(shè)于該第一深溝渠電容之上，一第二深溝渠電容，設(shè)于該基底內(nèi)，并電連接該第一深溝渠電容，一第二上層薄氧化層，設(shè)于該第一深溝渠電容之上，一淺溝絕緣(STI)層，設(shè)于該第一深溝渠電容及該第二深溝渠電容間的該基底內(nèi)，一第一測試導(dǎo)線，布設(shè)于該基底上，同時(shí)重疊通過該第一深溝渠電容、該STI層及該第二深溝渠電容，一摻雜井，與該第一深溝渠電容電連接，以及一接觸深溝渠電容一預(yù)定電壓。其中該第二深溝渠電容經(jīng)由一連接區(qū)電連接該第一深溝渠電容。


為了使貴審查委員能更進(jìn)一步了解本發(fā)明的特徵及技術(shù)內(nèi)容，請參閱以下有關(guān)本發(fā)明的詳細(xì)說明與附圖，然而所附圖式僅供參考與說明用，并非用來對本發(fā)明加以限制者。
圖示的簡單說明圖1為習(xí)知用于測試DRAM的深溝電容與字元線之間的隔絕的測試鍵結(jié)構(gòu)示意圖；圖2與圖3為圖1的測試鍵10沿切線1-1′的剖面圖；圖4為本發(fā)明的第一實(shí)施例中測試鍵結(jié)構(gòu)示意圖；圖5為圖4的測試鍵30沿切線4-4′的剖面圖；圖6為本發(fā)明的第二實(shí)施例中測試鍵結(jié)構(gòu)示意圖；圖7為圖6的測試鍵50沿切線6-6′的剖面圖。
圖示的符號說明10測試鍵 11基底12a深溝電容12b深溝電容14主動區(qū)域 15柵極氧化層16a/b字元線18接觸插塞
22a上層薄氧化層24淺溝絕緣層26a摻雜多晶硅層28a擴(kuò)散摻雜區(qū)30測試鍵 32a第一深溝電容32b第二深溝電容32c虛設(shè)深溝電容34主動區(qū)域 36字元線38接觸插塞 42a上層薄氧化層44淺溝絕緣層 46a摻雜多晶硅層48a擴(kuò)散摻雜區(qū) 50測試鍵52a第一深溝電容52b第二深溝電容52c虛設(shè)深溝電容55柵極氧化層56字元線 57連接區(qū)58接觸插塞 62上層薄氧化層64淺溝絕緣層 66主動區(qū)域68擴(kuò)散摻雜區(qū) 166摻雜多晶硅層具體實(shí)施方式
請參考圖4，圖4為本發(fā)明的第一實(shí)施例中測試鍵結(jié)構(gòu)30部份布局示意圖。如圖4所示，一測試鍵30包含有一第一深溝電容32a、一第二深溝電容32b、復(fù)數(shù)個(gè)虛設(shè)(dummy)深溝電容32c、復(fù)數(shù)個(gè)主動區(qū)域34、一字元線36同時(shí)重疊通過第一深溝渠電容32a及第二深溝渠電容32b。主動區(qū)域34以外的區(qū)域?yàn)镾TI區(qū)域。主動區(qū)域34又可再區(qū)分為一第一區(qū)域34a以及第二區(qū)域34b(定義為主動區(qū)域34與深溝電容重疊的區(qū)域，如斜線部份)，其中第一區(qū)域34a內(nèi)包含有二氧化硅柵極氧化層35，第二區(qū)域34b包含有一上層薄氧化層42a。柵極氧化層35利用習(xí)知的熱氧化法形成，上層薄氧化層42a以化學(xué)氣相沉積法形成。此外，主動區(qū)域34尚包含有離子井34c摻雜于深溝電容的一側(cè)的基底31中。接觸插塞(contact)38設(shè)于主動區(qū)域34之上，并與離子井34c電連接。接觸插塞38與一位元線(未顯示)電連接，以提供一電壓給予離子井34c。需注意的是，虛設(shè)深溝電容32c上方并未與任何字元線重疊。此外，第一區(qū)域34a內(nèi)的柵極氧化層35上方，亦無任何字元線通過。
請參考圖5，圖5為圖4的測試鍵結(jié)構(gòu)30沿切線4-4′的剖面示意圖。由于深溝電容32a及32b的結(jié)構(gòu)為該行業(yè)者所熟知，因此為方便說明本發(fā)明，深溝電容32a及32b的詳細(xì)構(gòu)造并未顯示于圖5中。同樣地，深溝電容32a包含一摻雜多晶硅(doped polysilicon)層46a，用以于基底31內(nèi)擴(kuò)散形成一擴(kuò)散摻雜區(qū)48a。摻雜多晶硅層46a與擴(kuò)散摻雜區(qū)48a形成一所謂的埋藏式導(dǎo)電帶(buried strap)，用以電連接離子井34c與深溝電容32a的多晶硅電極46。此外，如前所述，深溝電容32a與32b之間為STI區(qū)域，其內(nèi)設(shè)有一淺溝絕緣層44。上層薄氧化層42a與淺溝絕緣層44同時(shí)利用化學(xué)氣相沉積法所形成，其皆由二氧化硅所構(gòu)成。上層薄氧化層42a的厚度小于淺溝絕緣層44，大于柵極氧化層35。
如圖4與圖5所示的本發(fā)明第一較佳實(shí)施例中，第一深溝電容32a與第二深溝電容32b上僅設(shè)有一條字元線36。當(dāng)進(jìn)行量測時(shí)，施加一第一測試電壓于字元線36與一第二測試電壓于第一深溝電容32a的多晶硅電極46。由于第一區(qū)域34a內(nèi)的柵極氧化層35上方無任何字元線通過，因此經(jīng)由此結(jié)構(gòu)所測得的結(jié)果可正確反應(yīng)之上層薄氧化層42a隔絕品質(zhì)。
請參考圖6與圖7，圖6為本發(fā)明的第二實(shí)施例中測試鍵結(jié)構(gòu)示意圖，圖7為圖6的測試鍵50沿切線6-6′的剖面圖。如圖6所示，一測試鍵50包含有一第一深溝電容52a、一第二深溝電容52b、一虛設(shè)深溝電容52c、復(fù)數(shù)條字元線56以及一連接區(qū)57。主動區(qū)域66以外的區(qū)域?yàn)镾TI區(qū)域。主動區(qū)域66又可再區(qū)分為一第一區(qū)域66a以及第二區(qū)域66b(如斜線部份)，其中第一區(qū)域66a內(nèi)包含有二氧化硅柵極氧化層55，第二區(qū)域66b包含有一上層薄氧化層62。柵極氧化層55利用習(xí)知的熱氧化法形成，上層薄氧化層62以化學(xué)氣相沉積法形成。此外，主動區(qū)域66尚包含有離子井54摻雜于深溝電容52a一側(cè)的基底51中。接觸插塞(contact)58設(shè)于主動區(qū)域66之上，并與離子井54電連接。接觸插塞58與一位元線(未顯示)電連接，以提供一電壓給予離子井54。需注意的是，第一區(qū)域66a內(nèi)的柵極氧化層55上方，亦無任何字元線通過。連接區(qū)57與深溝電容52a、52b及52c同時(shí)制作于基底51中，因此具有與深溝電容相同的結(jié)構(gòu)，其目的在使深溝電容52a以及52b的多晶硅電極形成電連接。如此一來，經(jīng)由位元線(未顯示)提供的電壓，可同時(shí)提供給深溝電容52a以及52b。
如圖7所示，深溝電容52a包含一摻雜多晶硅(doped polysilicon)層166，用以于基底51內(nèi)擴(kuò)散形成一擴(kuò)散摻雜區(qū)68。摻雜多晶硅層166與擴(kuò)散摻雜區(qū)68形成一所謂的埋藏式導(dǎo)電帶(buried strap)，用以電連接離子井54與深溝電容52a的多晶硅電極。在主動區(qū)域66以外的STI區(qū)域，其內(nèi)設(shè)有一淺溝絕緣層64。上層薄氧化層62與淺溝絕緣層64同時(shí)利用化學(xué)氣相沉積法所形成，其皆由二氧化硅所構(gòu)成。上層薄氧化層62的厚度小于淺溝絕緣層64，大于柵極氧化層55。
以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明申請專利范圍所做的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種測試電路，其特征是包含有一基底；一第一深溝渠多晶硅層，設(shè)于該基底內(nèi)；一第一上層薄氧化層，設(shè)于該第一深溝渠多晶硅層之上；一第二深溝渠多晶硅層，設(shè)于該第一深溝渠多晶硅層一側(cè)的該基底內(nèi)；一第二上層薄氧化層，設(shè)于該第二深溝渠多晶硅層之上；一淺溝絕緣(STI)層，設(shè)于該第一深溝渠多晶硅層及該第二深溝渠多晶硅層間的該基底內(nèi)；一測試導(dǎo)線，布設(shè)于該基底上，同時(shí)重疊通過該第一上層薄氧化層、該STI層及該第二上層薄氧化層；一摻雜井，設(shè)于該基底內(nèi)，并經(jīng)由一擴(kuò)散區(qū)與該第一深溝渠多晶硅層電連接；以及接觸插塞，電連接該摻雜井，藉以提供該第一深溝渠多晶硅層一預(yù)定電壓。
2.如權(quán)利要求1所述的測試電路，其特征是該第一深溝渠多晶硅層位于該測試導(dǎo)線的一側(cè)，而該第二深溝渠多晶硅層位于該測試導(dǎo)線的另一側(cè)。
3.如權(quán)利要求1所述的測試電路，其特征是該第一上層薄氧化層以及該第二上層薄氧化層的厚度皆小于該STI層的厚度。
4.如權(quán)利要求1所述的測試電路，其特征是該STI層利用一淺溝隔離絕緣制程形成。
5.如權(quán)利要求1所述的測試電路，其特征是該第一上層薄氧化層、第二上層薄氧化層及該STI層皆由二氧化硅所構(gòu)成。
6.如權(quán)利要求5所述的測試電路，其特征是該第一上層薄氧化層、第二上層薄氧化層及該STI層皆由CVD二氧化硅所構(gòu)成。
7.如權(quán)利要求1所述的測試電路，其特征是該摻雜井上方并未通過有任何測試導(dǎo)線。
8.如權(quán)利要求1所述的測試電路，其特征是該測試導(dǎo)線為多晶硅所構(gòu)成。
9.一種深溝渠電容測試鍵結(jié)構(gòu)，用以評估上層薄氧化層的隔絕品質(zhì)，其特征是該深溝渠電容測試鍵結(jié)構(gòu)包含有一基底；一第一深溝渠電容，設(shè)于該基底內(nèi)；一第一上層薄氧化層，設(shè)于該第一深溝渠電容之上；一第二深溝渠電容，設(shè)于該基底內(nèi)，并電連接該第一深溝渠電容；一第二上層薄氧化層，設(shè)于該第一深溝渠電容之上；一淺溝絕緣(STI)層，設(shè)于該第一深溝渠電容及該第二深溝渠電容間的該基底內(nèi)；一第一測試導(dǎo)線，布設(shè)于該基底上，同時(shí)重疊通過該第一深溝渠電容、該STI層及該第二深溝渠電容；一摻雜井，與該第一深溝渠電容電連接；以及一接觸插塞，電連接該摻雜井，藉以同時(shí)提供該第一深溝渠電容以及該第二深溝渠電容一預(yù)定電壓；其中該第二深溝渠電容經(jīng)由一連接區(qū)電連接該第一深溝渠電容。
10.如權(quán)利要求9所述的深溝渠電容測試鍵結(jié)構(gòu)，其特征是該連接區(qū)包含一第三深溝渠電容，且該STI層覆蓋該第三深溝渠電容。
11.如權(quán)利要求9所述的深溝渠電容測試鍵結(jié)構(gòu)，其特征是該第一深溝渠電容包含有一多晶硅層位于該第一上層薄氧化層下。
12.如權(quán)利要求11所述的深溝渠電容測試鍵結(jié)構(gòu)，其特征是該多晶硅層經(jīng)由一擴(kuò)散區(qū)與該摻雜井電連接。
13.如權(quán)利要求9所述的深溝渠電容測試鍵結(jié)構(gòu)，其特征是另包含有一第二測試導(dǎo)線布設(shè)于該第一測試導(dǎo)線一側(cè)的該基底上，且同時(shí)重疊通過該第一深溝渠電容、該STI層及該第二深溝渠電容。
14.如權(quán)利要求13所述的深溝渠電容測試鍵結(jié)構(gòu)，其特征是該第一測試導(dǎo)線以及該第二測試導(dǎo)線皆由多晶硅所構(gòu)成。
15.一種測試鍵，其特征是包含有一基底；一深溝電容設(shè)于該基底內(nèi)；至少一主動區(qū)域，定義于該基底上，其中該主動區(qū)域包含有一第一區(qū)域、一第二區(qū)域以及一離子井；一氧化層設(shè)于該第一區(qū)域內(nèi)；一上層薄氧化層設(shè)于該第二區(qū)域內(nèi)，并與該深溝電容重疊；以及至少一字元線，部份重疊該上層薄氧化層；其中該離子井與該深溝電容的多晶硅電極電連接，且該氧化層并未與任何字元線重疊。
全文摘要
本發(fā)明提供一種測試鍵結(jié)構(gòu)，包含有一基底，一深溝電容設(shè)于該基底內(nèi)，至少一主動區(qū)域，定義于該基底上，其中該主動區(qū)域包含有一第一區(qū)域、一第二區(qū)域以及一離子井，一氧化層設(shè)于該第一區(qū)域內(nèi)，一上層薄氧化層設(shè)于該第二區(qū)域內(nèi)，并與該深溝電容重疊，以及至少一字元線，部份重疊該上層薄氧化層。其中該離子井與該深溝電容的多晶硅電極電連接，且該氧化層并未與任何字元線重疊。
文檔編號H01L21/66GK1490860SQ0214621
公開日2004年4月21日 申請日期2002年10月16日 優(yōu)先權(quán)日2002年10月16日
發(fā)明者劉志拯, 廖緯武, 王泉富 申請人:聯(lián)華電子股份有限公司