專利名稱：混合模式制程的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路制程，尤指一種集成電路的混合模式制程(mixedmode process)。
背景技術(shù)：
金屬氧化半導(dǎo)體(metal-oxide semiconductor，MOS)晶體管是一種最常被應(yīng)用于集成電路(integrated circuits)中的電子元件。MOS晶體管是由柵極(gate)、源極(source)以及漏極(drain)等三種不同電極所構(gòu)成的四接點(diǎn)元件，其主要是利用MOS晶體管的柵極在不同的柵極電壓下所形成的通道效應(yīng)(channel effect)來做為一種源極與漏極間的數(shù)字式(digitalized)固態(tài)開關(guān)，以搭配其他元件應(yīng)用在各種邏輯與存儲器的集成電路產(chǎn)品上。
請參考圖1，圖1為習(xí)知一MOS晶體管12的示意圖。如圖1所示，MOS晶體管12形成于一基底10上，其包含一形成于一柵極氧化層14上方的柵極16，一形成于柵極16周圍側(cè)壁的側(cè)壁子18，以及二形成于柵極16相對兩側(cè)的基底10中的摻雜區(qū)，分別用來當(dāng)作MOS晶體管12的源極20與漏極22。在一般半導(dǎo)體制程中，通常會通過進(jìn)行一自行對準(zhǔn)金屬硅化物(self-alignedsilicide，salicide)制程，以于源極20與漏極22表面分別形成一金屬硅化物(silicide)層26。此外，在某些制程考量下，為了避免柵極16的頂部于該自行對準(zhǔn)金屬硅化物制程中亦形成一金屬硅化物層，在進(jìn)行該自行對準(zhǔn)金屬硅化物制程之前，則會先形成一由二氧化硅所構(gòu)成的蓋層(cap layer)24，覆蓋于柵極16之上。
除了MOS晶體管之外，電容(capacitor)亦為一種經(jīng)常被應(yīng)用于集成電路中的電子元件。電容元件的設(shè)計(jì)原理是于半導(dǎo)體晶片上設(shè)置兩電極層作為一上電極板(top electrode plate)及一下電極板(bottom electrodeplate)，并在上、下電極板之間設(shè)置一電容介電層(dielectric layer)，用來隔絕該兩電極層至一預(yù)定距離。當(dāng)上、下電極板上被施予電壓時(shí)，就會有電荷儲存于兩電極板之間。兩電極層表面積的大小與隔絕層的介電常數(shù)值會影響電容元件所儲存的電荷數(shù)，進(jìn)而影響電容值，而兩電極層與隔絕層的材質(zhì)會影響電容元件的電容性質(zhì)。
請參考圖2，圖2為習(xí)知一電容元件28的示意圖。如圖2所示，電容元件28形成于一硅基底30上，而硅基底30表面另包含有一場氧化層32。電容元件28包含有一設(shè)于場氧化層32表面上的一預(yù)定區(qū)域內(nèi)的第一多晶硅層34、一設(shè)于第一多晶硅層34表面上的介電層36以及一設(shè)于介電層36表面的一預(yù)定區(qū)域內(nèi)的第二多晶硅層38。其中第一多晶硅層34與第二多晶硅層38用來作為電容元件28之上、下電極板，而介電層36則作為電容元件28的電容介電層。
然而隨著科技日益精進(jìn)，制程線寬得以逐漸縮小，為提升制程效率，業(yè)界無不競相研究在不影響元件效能(performance)的前提下，而將習(xí)知的MOS晶體管12與電容元件28以最少的步驟制作于最小面積的晶片上的方法。因此如何發(fā)展出一種新的集成電路制程以達(dá)成上述要求，已成為一刻不容緩的重要課題。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的在于提供一種集成電路的混合模式制程(mixedmode process)，以在高積集度的集成電路的半導(dǎo)體產(chǎn)品制程中，提升制程效率。
在本發(fā)明的最佳實(shí)施例中，一半導(dǎo)體基底表面至少包含有一導(dǎo)線區(qū)域、一金屬氧化半導(dǎo)體(metal-oxide-semiconductor，MOS)晶體管區(qū)域以及一電容區(qū)域，而該導(dǎo)線區(qū)域以及該電容區(qū)域的該半導(dǎo)體基底表面均另形成有一場氧化層(field oxide layer)。首先于該半導(dǎo)體基底表面依序形成一柵極氧化層、一第一多晶硅層、一多晶金屬硅化物(polycide)層以及一第一多晶硅間氧化(inter-polysilicon oxide，IPO)層，接著進(jìn)行一第一微影暨蝕刻制程(PEP)，去除部分的該第一多晶硅間氧化層、該多晶金屬硅化物層以及該第一多晶硅層，以同時(shí)于該MOS晶體管區(qū)域與該電容區(qū)域上分別形成一第一堆疊結(jié)構(gòu)以及一第二堆疊結(jié)構(gòu)。之后于該半導(dǎo)體基底表面依序形成一第二多晶硅間氧化層以及一第二多晶硅層，以覆蓋于該第一堆疊結(jié)構(gòu)以及該第二堆疊結(jié)構(gòu)之上，再進(jìn)行一第二微影暨蝕刻制程，去除部分的該第二多晶硅層，以于該導(dǎo)線區(qū)域表面以及該第二堆疊結(jié)構(gòu)頂部分別形成一導(dǎo)線以及一電容上電極。接著于該半導(dǎo)體基底表面形成一覆蓋該導(dǎo)線、該第一堆疊結(jié)構(gòu)、該電容上電極以及該第二堆疊結(jié)構(gòu)的介電層，并蝕刻部分的該介電層以及該第二多晶硅間氧化層，以于該導(dǎo)線、該第一堆疊結(jié)構(gòu)、該電容上電極以及該第二堆疊結(jié)構(gòu)的周圍側(cè)壁各形成一側(cè)壁子(spacer)。最后進(jìn)行一自行對準(zhǔn)金屬硅化物(self-aligned silicide，salicide)制程，以于該導(dǎo)線頂部表面、該電容上電極頂部表面以及該MOS晶體管區(qū)域中的該硅基底表面分別形成一金屬硅化物(silicide)層。
由于本發(fā)明的制作方法可以在不影響元件效能(performance)的前提下，將該導(dǎo)線、該MOS晶體管與該電容結(jié)構(gòu)以最少的步驟制作于該硅基底表面，故可以達(dá)到提升制程效率的目的。此外，由于本發(fā)明的該電容結(jié)構(gòu)以成份相同的該第一多晶硅間氧化層與該第二多晶硅間氧化層作為一電容介電層，因此得以確保該電容結(jié)構(gòu)具有穩(wěn)定的電容值。而形成于該上電極板上方的該金屬硅化物層，更可進(jìn)一步有效降低該上電極板的電阻值，因此本發(fā)明的制作方法可應(yīng)用于高積集度的集成電路的半導(dǎo)體產(chǎn)品的生產(chǎn)，而達(dá)到提升產(chǎn)品競爭力的效果。


圖1為習(xí)知一MOS晶體管的示意圖；圖2為習(xí)知一電容元件的示意圖；圖3至圖8為本發(fā)明一種集成電路的混合模式制程。
圖示的符號說明10基底12MOS晶體管14柵極氧化層 16柵極18側(cè)壁子 20源極22漏極24蓋層26金屬硅化物層28電容元件30硅基底 32場氧化層34第一多晶硅層36介電層38第二多晶硅層40硅基底42導(dǎo)線區(qū)域44MOS晶體管區(qū)域46電容區(qū)域48場氧化層50柵極氧化層 52第一多晶硅層54多晶金屬硅化物層56第一多晶硅間氧化層58第一堆疊結(jié)構(gòu)60第二堆疊結(jié)構(gòu)
62下電極板64第二多晶硅間氧化層66導(dǎo)線68上電極板70側(cè)壁子 72源極74漏極76金屬硅化物層78電容介電層具體實(shí)施方式
請參考圖3至圖8，圖3至圖8為本發(fā)明一種集成電路的混合模式制程(mixed mode process)的方法示意圖。如圖3所示，一半導(dǎo)體基底40表面至少包含有一導(dǎo)線區(qū)域42、一金屬氧化半導(dǎo)體(metal-oxide-semiconductor，MOS)晶體管區(qū)域44以及一電容區(qū)域46，而導(dǎo)線區(qū)域42以及電容區(qū)域46的半導(dǎo)體基底40表面均另形成有一場氧化層(field oxidelayer)48。
如圖4所示，首先于半導(dǎo)體基底40表面，依序形成一柵極氧化層50、一第一導(dǎo)電層、一金屬硅化物(silicide)層以及一第一氧化層。其中在本發(fā)明的最佳實(shí)施例中，該第一導(dǎo)電層為一第一多晶硅層52，該金屬硅化物層為一多晶金屬硅化物(polycide)層54，該第一氧化層則為一第一多晶硅間氧化(inter-polysilicon oxide，IPO)層56，如圖4所示。而多晶金屬硅化物層54由硅化鎢(tungsten silicide)所構(gòu)成，其形成的步驟包含一濺鍍(sputtering)制程與一快速熱氧化制程(rapid thermal process，RTP)，惟此非本發(fā)明的重點(diǎn)，故不在此贅述。
如圖5所示，接著進(jìn)行一第一微影暨蝕刻制程(photo-etching-process，PEP)，去除部分的第一多晶硅間氧化層56、多晶金屬硅化物層54、第一多晶硅層52以及柵極氧化層50，以同時(shí)于MOS晶體管區(qū)域44與電容區(qū)域46上，分別形成一第一堆疊結(jié)構(gòu)58以及一第二堆疊結(jié)構(gòu)60。其中，第一堆疊結(jié)構(gòu)58中的第一多晶硅層52以及多晶金屬硅化物層54，用來作為該集成電路的一MOS晶體管的柵極，而第二堆疊結(jié)構(gòu)60中的多晶金屬硅化物層54以及第一多晶硅層52，則用來作為該集成電路的一電容結(jié)構(gòu)的下電極板62(bottom electrode plate)。
如圖6所示，之后于半導(dǎo)體基底40表面依序形成一第二氧化層以及一第二導(dǎo)電層(未顯示)，以覆蓋第一堆疊結(jié)構(gòu)58以及第二堆疊結(jié)構(gòu)60；而在本發(fā)明的最佳實(shí)施例中，該第二氧化層為一第二多晶硅間氧化層64，該第二導(dǎo)電層則為一第二多晶硅層(未顯示)。隨后利用第二多晶硅間氧化層64作為一蝕刻停止層(stop layer)，進(jìn)行一第二微影暨蝕刻制程，將部分的該第二多晶硅層去除，以于導(dǎo)線區(qū)域42表面形成一由該第二多晶硅層所構(gòu)成，作為該集成電路的導(dǎo)線66，并同時(shí)于第二堆疊結(jié)構(gòu)60頂部形成由該第二多晶硅層所構(gòu)成，作為前述該電容結(jié)構(gòu)的一上電極板(upper electrodeplate)68。其中下電極板62以及上電極板68間的第一多晶硅間氧化層56以及第二多晶硅間氧化層64，用來作為該電容結(jié)構(gòu)的一電容介電層78，而導(dǎo)線66則可視電路布局的設(shè)計(jì)用來作為該集成電路的電阻元件。
如圖7所示，接著于半導(dǎo)體基底40表面形成一由四氧乙基硅(tetra-ethyloxysilane，TEOS)所構(gòu)成的介電層(未顯示)，覆蓋于導(dǎo)線66、第一堆疊結(jié)構(gòu)58、上電極板68以及第二堆疊結(jié)構(gòu)60之上。隨即利用各場氧化層48、半導(dǎo)體基底40表面以及多晶金屬硅化物層54表面作為蝕刻停止層，蝕刻部分的該介電層、第二多晶硅間氧化層64以及第一多晶硅間氧化層56，以于導(dǎo)線66、第一堆疊結(jié)構(gòu)58、上電極板68以及第二堆疊結(jié)構(gòu)60的周圍側(cè)壁各形成一側(cè)壁子(spacer)70。而第二多晶硅間氧化層64所暴露出的上表面，則可用以于后續(xù)制程中形成一插塞(plug，未顯示)，電連接于其他半導(dǎo)體元件。其中，在形成側(cè)壁子70之前，亦可依MOS晶體管的特性需要而進(jìn)行一輕摻雜漏極(lightly doped drain，LDD)離子布植制程。
如圖8所示，通過進(jìn)行一源極/漏極離子布植制程，以于第一堆疊結(jié)構(gòu)58兩側(cè)的硅基底40表面分別形成該MOS晶體管的源極72與漏極74。最后在進(jìn)行一自行對準(zhǔn)金屬硅化物阻擋(salicide block，SAB)制程以來定義半導(dǎo)體基底40表面非自行對準(zhǔn)金屬硅化物的區(qū)域(non salicide region)后，并利用一自行對準(zhǔn)金屬硅化物(self-aligned silicide，salicide)制程，以于導(dǎo)線66與上電極板68的頂部表面以及MOS晶體管區(qū)域44中的硅基底40表面分別形成一金屬硅化物(silicide)層76。
相較于習(xí)知技術(shù)，本發(fā)明提供了一種集成電路的混合模式制程，可在不影響元件效能(performance)的前提下，將導(dǎo)線66、該MOS晶體管與該電容結(jié)構(gòu)以最少的步驟制作于硅基底40表面。此外，由于本發(fā)明的該電容結(jié)構(gòu)的電容介電層78由第一多晶硅間氧化層56與第二多晶硅間氧化層64所構(gòu)成，僅具有單一成份的物質(zhì)，因此得以確保該電容結(jié)構(gòu)具有穩(wěn)定的電容值，而形成于上電極板68上方的金屬硅化物層76，更可進(jìn)一步有效降低上電極板68的電阻值。故本發(fā)明的制作方法可應(yīng)用于高積集度的集成電路的半導(dǎo)體產(chǎn)品的生產(chǎn)，而達(dá)到改善制程效率的目的，進(jìn)而提升產(chǎn)品競爭力。
以上所述僅本發(fā)明的較佳實(shí)施例，凡依本發(fā)明申請專利范圍所做的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種集成電路的混合模式制程，其特征是該制程包含有下列步驟提供一半導(dǎo)體基底，且該半導(dǎo)體基底表面至少包含有一導(dǎo)線區(qū)域、一金屬氧化半導(dǎo)體(MOS)晶體管區(qū)域以及一電容區(qū)域；于該半導(dǎo)體基底表面依序形成一柵極氧化層、一第一導(dǎo)電層、一第一金屬硅化物層以及一第一氧化層；進(jìn)行一第一微影暨蝕刻制程(PEP)，去除部分的該第一氧化層、該第一金屬硅化物層以及該第一導(dǎo)電層，以同時(shí)于該MOS晶體管區(qū)域與該電容區(qū)域上分別形成一第一堆疊結(jié)構(gòu)以及一第二堆疊結(jié)構(gòu)；于該半導(dǎo)體基底表面依序形成一第二氧化層以及一第二導(dǎo)電層，并覆蓋該第一堆疊結(jié)構(gòu)以及該第二堆疊結(jié)構(gòu)；進(jìn)行一第二微影暨蝕刻制程，去除部分的該第二導(dǎo)電層，以于該導(dǎo)線區(qū)域表面以及該第二堆疊結(jié)構(gòu)頂部分別形成一導(dǎo)線以及一電容上電極；于該半導(dǎo)體基底表面形成一介電層，并覆蓋該導(dǎo)線、該第一堆疊結(jié)構(gòu)、該電容上電極以及該第二堆疊結(jié)構(gòu)；蝕刻部分的該介電層以及該第二氧化層，以于該導(dǎo)線、該第一堆疊結(jié)構(gòu)、該電容上電極以及該第二堆疊結(jié)構(gòu)的周圍側(cè)壁各形成一側(cè)壁子；以及進(jìn)行一自行對準(zhǔn)金屬硅化物制程，以于該導(dǎo)線頂部表面、該電容上電極頂部表面以及該MOS晶體管區(qū)域中的該硅基底表面分別形成一第二金屬硅化物層。
2.如權(quán)利要求1所述的制程，其中該第一與第二導(dǎo)電層皆為一多晶硅層，該第一與第二氧化層皆為一多晶硅間氧化層，而該第一金屬硅化物層則為一多晶金屬硅化物層。
3.如權(quán)利要求1所述的制程，其特征是該第一堆疊結(jié)構(gòu)中的該第一導(dǎo)電層以及該第一金屬硅化物層用來作為該集成電路的MOS晶體管的柵極。
4.如權(quán)利要求3所述的制程，其特征是另包含有一離子布植制程，用來于該第一堆疊結(jié)構(gòu)兩側(cè)的該硅基底表面分別形成該MOS晶體管的源極與漏極。
5.如權(quán)利要求1所述的制程，其特征是該第二堆疊結(jié)構(gòu)中的該第一金屬硅化物層以及該第一導(dǎo)電層用來作為一電容下電極，而該電容下電極以及該電容上電極間的該第一氧化層以及該第二氧化層用來作一電容介電層。
6.如權(quán)利要求1所述的制程，其特征是該第一金屬硅化物層由硅化鎢所構(gòu)成。
7.如權(quán)利要求1所述的制程，其特征是該第二微影暨蝕刻制程利用該第二氧化層作為蝕刻停止層。
8.如權(quán)利要求1所述的制程，其特征是該介電層由四氧乙基硅所構(gòu)成。
9.如權(quán)利要求1所述的制程，其特征是該導(dǎo)線區(qū)域以及該電容區(qū)域的該半導(dǎo)體基底表面均另形成有一場氧化層。
10.如權(quán)利要求9所述的制程，其特征是在蝕刻部分的該介電層以及該第二氧化層時(shí)，利用各該場氧化層以及該半導(dǎo)體基底表面作為蝕刻停止層，以形成該等側(cè)壁子。
11.如權(quán)利要求1所述的制程，其特征是在進(jìn)行該自行對準(zhǔn)金屬硅化物制程前，另包含有一自行對準(zhǔn)金屬硅化物阻擋制程，用來定義該半導(dǎo)體基底表面非自行對準(zhǔn)金屬硅化物的區(qū)域。
12.如權(quán)利要求1所述的制程，其特征是形成于該導(dǎo)線區(qū)域上的該導(dǎo)線用來作為該集成電路的電阻。
13.一種集成電路的混合模式制程，其特征是該制程包含有下列步驟提供一半導(dǎo)體基底，且該半導(dǎo)體基底表面至少包含有一導(dǎo)線區(qū)域、一金屬氧化半導(dǎo)體(MOS)晶體管區(qū)域以及一電容區(qū)域，且該導(dǎo)線區(qū)域與該電容區(qū)域內(nèi)各設(shè)有一場氧化層；于該半導(dǎo)體基底表面依序形成一柵極氧化層、一第一導(dǎo)電層以及一第一金屬硅化物層；進(jìn)行一第一微影暨蝕刻制程，去除部分的該第一金屬硅化物層以及該第一導(dǎo)電層，以同時(shí)于該MOS晶體管區(qū)域與該電容區(qū)域上分別形成一第一堆疊結(jié)構(gòu)以及一第二堆疊結(jié)構(gòu)；于該半導(dǎo)體基底表面依序形成一第一氧化層以及一第二導(dǎo)電層，并覆蓋該第一堆疊結(jié)構(gòu)以及該第二堆疊結(jié)構(gòu)；進(jìn)行一第二微影暨蝕刻制程，去除部分的該第二導(dǎo)電層，以于該導(dǎo)線區(qū)域表面以及該第二堆疊結(jié)構(gòu)頂部分別形成一導(dǎo)線以及一電容上電極；于該半導(dǎo)體基底表面形成一介電層，并覆蓋該導(dǎo)線、該第一堆疊結(jié)構(gòu)、該電容上電極以及該第二堆疊結(jié)構(gòu)；蝕刻部分的該介電層以及該第一氧化層，以于該導(dǎo)線、該第一堆疊結(jié)構(gòu)、該電容上電極以及該第二堆疊結(jié)構(gòu)的周圍側(cè)壁各形成一側(cè)壁子；進(jìn)行一離子布植制程，以于該第一堆疊結(jié)構(gòu)兩側(cè)的該硅基底表面分別形成一摻雜區(qū)域；以及進(jìn)行一自行對準(zhǔn)金屬硅化物制程，以于該導(dǎo)線頂部表面、該電容上電極頂部表面以及該MOS晶體管區(qū)域中的該硅基底表面分別形成一第二金屬硅化物層。
14.如權(quán)利要求13所述的制程，其特征是該第一與第二導(dǎo)電層皆為一多晶硅層，該第一與第二氧化層皆為一多晶硅間氧化層，而該第一金屬硅化物層則為一多晶金屬硅化物層。
15.如權(quán)利要求13所述的制程，其特征是該第一金屬硅化物層表面另包含有一第二氧化層。
16.如權(quán)利要求15所述的制程，其特征是該第二堆疊結(jié)構(gòu)中的該第一金屬硅化物層以及該第一導(dǎo)電層用來作為一電容下電極，而該電容下電極以及該電容上電極間的該第一氧化層以及該第二氧化層用來作一電容介電層。
17.如權(quán)利要求13所述的制程，其特征是該第一堆疊結(jié)構(gòu)中的該第一導(dǎo)電層以及該第一金屬硅化物層用來作為該集成電路的MOS晶體管的柵極，而該摻雜區(qū)域則作為該MOS晶體管的源極與漏極。
18.如權(quán)利要求13所述的制程，其特征是該第一金屬硅化物層由硅化鎢所構(gòu)成，而該介電層則由四氧乙基硅所構(gòu)成。
19.如權(quán)利要求13所述的制程，其特征是該第二微影暨蝕刻制程利用該第一氧化層作為蝕刻停止層。
20.如權(quán)利要求13所述的制程，其特征是在蝕刻部分的該介電層以及該第一氧化層時(shí)，利用各該場氧化層以及該半導(dǎo)體基底表面作為蝕刻停止層，以形成該等側(cè)壁子。
21.如權(quán)利要求13所述的制程，其特征是在進(jìn)行該自行對準(zhǔn)金屬硅化物制程前，另包含有一自行對準(zhǔn)金屬硅化物阻擋制程，用來定義該半導(dǎo)體基底表面非自行對準(zhǔn)金屬硅化物的區(qū)域。
22.如權(quán)利要求13所述的制程，其特征是形成于該導(dǎo)線區(qū)域上的該導(dǎo)線用來作為該集成電路的電阻。
全文摘要
一種混合模式制程，通過蝕刻一基底表面堆疊的一第一多晶硅層、一多晶金屬硅化物層與一第一多晶硅間氧化層，形成一柵極與一下電極結(jié)構(gòu)，再沉積一第二多晶硅間氧化層與一第二多晶硅層，并將其蝕刻成一導(dǎo)線與一上電極，最后利用側(cè)壁子以及離子布植和自行對準(zhǔn)金屬硅化物等制程，以于該基底表面完成導(dǎo)線、MOS晶體管以及電容的混合模式制程；本發(fā)明將導(dǎo)線、MOS晶體管與該容結(jié)構(gòu)以最少的步驟制作于硅基底表面，故可以達(dá)到提升制程效率的目的；本發(fā)明的制作方法可應(yīng)用于高積集度的集成電路的半導(dǎo)體產(chǎn)品的生產(chǎn)，而達(dá)到提升產(chǎn)品競爭力的效果。
文檔編號H01L21/70GK1490868SQ02146218
公開日2004年4月21日 申請日期2002年10月16日 優(yōu)先權(quán)日2002年10月16日
發(fā)明者蔡慶輝 申請人:聯(lián)華電子股份有限公司