專利名稱：靜電放電防護(hù)組件以及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種靜電放電(electrostatic discharge，ESD)防護(hù)組件以及形成該組件的方法，特別涉及一種以雙柵結(jié)構(gòu)制造過(guò)程(dual gate process)制作的ESD防護(hù)組件以及相關(guān)的設(shè)計(jì)方法。
背景技術(shù)：
隨著集成電路(integrated circuits)的集成度越來(lái)越高，集成電路也變的更容易受外在環(huán)境影響而損傷，特別是受到ESD事件的損害。譬如說(shuō)，ESD損害可以是指著集成電路的某一接腳(pin)接地時(shí)，以另一接腳去接觸帶有靜電電荷的物品，靜電電荷流過(guò)集成電路時(shí)造成的損害。也因此，不論是輸入接腳或是電源接腳，這些提供給集成電路與外界聯(lián)絡(luò)的接腳都應(yīng)當(dāng)適當(dāng)?shù)拇钆銭SD防護(hù)組件或是電路，至少要使集成電路符合一般商用集成電路的ESD最小耐受力的需求。
柵極接地或是柵極接到一正電壓的負(fù)型金氧半場(chǎng)效晶體管(Negative-type Metal On Semiconductor Field Effect Transistor，NMOS)經(jīng)常被用來(lái)當(dāng)成集成電路中的主要ESD防護(hù)組件。而業(yè)界皆知的是，作為ESD防護(hù)組件的NMOS，其漏極的接觸洞(contact)必須要距離其柵極一段特定的距離，可能是數(shù)微米。這隱含的意思是NMOS的漏極與接合焊墊之間必須串聯(lián)有一展阻(distributed resistor)，且該展阻的阻值必須足夠大，以分散ESD事件時(shí)產(chǎn)生的大電流，才不會(huì)使ESD電流單單流過(guò)NMOS柵極的局部位置而燒毀了NMOS。而且，該展阻也可以提高附近摻雜區(qū)的電壓值，使ESD電流更均勻的流至柵極下的信道區(qū)。
然而，增進(jìn)集成電路運(yùn)算速度的金屬硅化物(salicide)制造過(guò)程卻降低了先前所提到的展阻阻值，同時(shí)也降低了NMOS的ESD耐受力。從另一個(gè)角度看，在金屬硅化物(salicide)制造過(guò)程下，要制作阻值夠大的展阻會(huì)耗費(fèi)相當(dāng)大的成本。
一種解決上述問(wèn)題的現(xiàn)有方法是加入金屬硅化物阻擋制造技術(shù)，來(lái)使金屬硅化物不形成在某些特定區(qū)域。然而，成本的增加以及制造過(guò)程的復(fù)雜卻是難以避免的問(wèn)題。
美國(guó)專利編號(hào)5,721,439公開了一NMOS結(jié)構(gòu)。該NMOS結(jié)構(gòu)在漏極區(qū)設(shè)置了許多的隔絕島，如圖1所示。瞬時(shí)的ESD電流流往漏柵邊界的過(guò)程里，繞過(guò)了隔絕島，從而增加了展阻，也增進(jìn)了ESD耐受力。
美國(guó)專利編號(hào)5,248,892公開了另一NMOS結(jié)構(gòu)，該NMOS結(jié)構(gòu)具有一電阻，其寬度大約就等于主動(dòng)區(qū)的寬度。該電阻具有數(shù)條的鈦化硅(titaniumsilicide)大致平行的設(shè)于電阻區(qū)(N形井)中，以增加漏極的電阻值。
美國(guó)專利編號(hào)6,046,087公開了一ESD防護(hù)組件，使用了一第二柵結(jié)構(gòu)來(lái)阻擋金屬硅化物的形成。第二柵結(jié)構(gòu)橫跨過(guò)主要NMOS的漏極區(qū)，將漏極區(qū)切割成兩個(gè)區(qū)域。

發(fā)明內(nèi)容
本發(fā)明主要目的在于，提出一種用于靜電放電防護(hù)的結(jié)構(gòu)，結(jié)合兩種原本用于不同電壓的組件在同一主動(dòng)區(qū)中。
本發(fā)明另一個(gè)目的在于，提出一種用于靜電放電防護(hù)的金氧半晶體管(MOS)結(jié)構(gòu)，要適當(dāng)?shù)慕档虴SD防護(hù)組件的觸發(fā)電壓。
本發(fā)明還一個(gè)目的在于，提出一種提早觸發(fā)一靜電放電防護(hù)的方法，提早觸發(fā)靜電放電防護(hù)組件。
本發(fā)明還一個(gè)目的在于，提出一種具有低觸發(fā)電壓的一靜電放電防護(hù)組件的制作方法，使靜電放電防護(hù)組件具有低觸發(fā)電壓。
本發(fā)明還一個(gè)目的在于，提出一種具低ESD觸發(fā)電壓的二極管結(jié)構(gòu)，具低ESD觸發(fā)電壓。
本發(fā)明還一個(gè)目的在于，提出一種操作于一相對(duì)高電壓的調(diào)整結(jié)構(gòu)(exceeding-voltage-rating structure)，用以增強(qiáng)靜電放電防護(hù)。
本發(fā)明還一個(gè)目的在于，提出一金氧半晶體管結(jié)構(gòu)，用以靜電放電防護(hù)。
本發(fā)明還一個(gè)目的在于，提出一靜電放電防護(hù)結(jié)構(gòu)，用以靜電放電防護(hù)。
本發(fā)明還一個(gè)目的在于，提出一種集成電路，以一制造過(guò)程制作，該制造過(guò)程來(lái)制作一金氧半晶體管的一柵極下的絕緣物，而該金氧半晶體管適用以操作在一第一操作電壓。
根據(jù)上述的目的，本發(fā)明公開一種用于靜電放電防護(hù)的金氧半晶體管(metal on semiconductor transistor，MOS)結(jié)構(gòu)，適用于一種雙柵結(jié)構(gòu)制造過(guò)程。該雙柵結(jié)構(gòu)制造過(guò)程是用以制作具有一第一厚度的一第一柵氧化層以及具有一第二厚度的一第二柵氧化層，該第一厚度小于該第二厚度。該MOS結(jié)構(gòu)包括有至少一第一島結(jié)構(gòu)以及一柵結(jié)構(gòu)。該第一島結(jié)構(gòu)具有一第一導(dǎo)電區(qū)塊以及一第一柵氧化物區(qū)塊，該第一導(dǎo)電區(qū)塊堆棧于該第一柵氧化物區(qū)塊上。該柵結(jié)構(gòu)具有一柵介電層，該柵介電層較該第一柵氧化層厚。
該柵結(jié)構(gòu)可以是具有厚柵氧化層的控制柵或是場(chǎng)組件的場(chǎng)氧化層。
該MOS結(jié)構(gòu)的源極以及漏極可以分別耦接至兩個(gè)接合焊墊。
本發(fā)明的優(yōu)點(diǎn)在于，因?yàn)閸u特殊的結(jié)構(gòu)，所以該MOS結(jié)構(gòu)的崩潰電壓減低，相對(duì)的，加快了ESD觸發(fā)速度，增強(qiáng)了ESD耐受力。
本發(fā)明還提供了一種提早觸發(fā)一靜電放電防護(hù)組件的方法，適用于一種雙柵結(jié)構(gòu)制造過(guò)程。該雙柵結(jié)構(gòu)制造過(guò)程用以制作具有一第一厚度的一第一柵氧化層以及具有一第二厚度的一第二柵氧化層，該第一厚度不同于該第二厚度。該方法首先提供該靜電放電防護(hù)組件，該靜電放電防護(hù)組件具有一第一靜電放電觸發(fā)電壓。接著，該方法放置一島結(jié)構(gòu)于該靜電放電防護(hù)組件之中或是鄰接于該靜電放電防護(hù)組件。其中，該島結(jié)構(gòu)具有一第二靜電放電觸發(fā)電壓，該第二靜電放電觸發(fā)電壓較該第一靜電放電觸發(fā)電壓低，以使該靜電放電組件于一靜電放電事件中能提早觸發(fā)。
本發(fā)明還提供一種制作具有低觸發(fā)電壓的一靜電放電防護(hù)組件的制作方法。首先形成一主動(dòng)區(qū)于一半導(dǎo)體芯片上，該主動(dòng)區(qū)被一場(chǎng)氧化區(qū)環(huán)繞。接著形成一第一柵氧化層于一第一區(qū)域以及一第二柵氧化層于一第二區(qū)域，該第一與該第二區(qū)域位于該主動(dòng)區(qū)中，其中，該第一氧化層與該第二氧化層的厚度不同。接著，形成一導(dǎo)電層于該第一與該第二柵氧化層上。最后，圖案化該導(dǎo)電層，以在該第一區(qū)域形成一第一組件，在該第二區(qū)域形成一第二組件。
第一組件可以是一操作在較高電壓的NMOS柵極，第二組件可以是一個(gè)島結(jié)構(gòu)。
本發(fā)明還提供一種操作于一相對(duì)高電壓的調(diào)整結(jié)構(gòu)(exceeding-voltage-rating structure)，用以增強(qiáng)靜電放電防護(hù)，適用于一種雙柵結(jié)構(gòu)制造過(guò)程。該雙柵結(jié)構(gòu)制造過(guò)程用以制作具有用于一相對(duì)低電壓的一第一柵結(jié)構(gòu)以及用于該相對(duì)高電壓的一第二柵結(jié)構(gòu)。該調(diào)整結(jié)構(gòu)包括有一第一區(qū)域、一第二區(qū)域以及至少一島結(jié)構(gòu)。該第一區(qū)域用以形成一第一導(dǎo)電型的一第一層。該島結(jié)構(gòu)具有該第一柵結(jié)構(gòu)，形成于該第一層上。該第二區(qū)域設(shè)于該第一區(qū)域中，用以形成一第二導(dǎo)電型的一第二層，并形成一PN接面于該第一層與該第二層之間，該第二層的輪廓由該島結(jié)構(gòu)與該第二區(qū)域所限定。其中，該島結(jié)構(gòu)至少部分的與該第二區(qū)域重疊，以降低該P(yáng)N接面的靜電放電觸發(fā)電壓，且該調(diào)整結(jié)構(gòu)用以操作在適用于該相對(duì)高電壓的一規(guī)格。
本發(fā)明還公開了一種集成電路，以一制造過(guò)程制作，該制造過(guò)程來(lái)制作一金氧半晶體管的一柵極下的絕緣物，而該金氧半晶體管適用以操作在一第一操作電壓，該集成電路包括有一主動(dòng)區(qū)，大致的被一隔絕區(qū)所環(huán)繞；一第一重?fù)诫s區(qū)，設(shè)置于該主動(dòng)區(qū)的內(nèi)；以及一第一島結(jié)構(gòu)，具有一第一導(dǎo)電區(qū)塊堆棧于一第一柵氧化層上，該第一柵氧化層具有一第一厚度，該第一島結(jié)構(gòu)鄰接于該第一重?fù)诫s區(qū)，該第一重?fù)诫s區(qū)耦合至一電源線，該電源線在該集成電路正常操作時(shí)，提供一第二操作電壓；其中，該第二操作電壓高于該第一操作電壓。
為讓本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合附圖作詳細(xì)說(shuō)明。


圖1為美國(guó)專利編號(hào)5,721,439中所公開的具有許多的隔絕島的一NMOS結(jié)構(gòu)；圖2為依據(jù)本發(fā)明的一NMOS布局圖；圖3為圖2中沿著A-A’線的剖面示意圖；圖4為另一依據(jù)本發(fā)明實(shí)施的NMOS的布局圖，其中，島結(jié)構(gòu)中的氧化層區(qū)塊具有不同的厚度；圖5為圖4中沿著A-A’線的剖面示意圖；圖6為依據(jù)本發(fā)明實(shí)施的一場(chǎng)組件(field device)的布局圖；圖7為圖6中沿著A-A’線的剖面示意圖；圖8為一依據(jù)本發(fā)明實(shí)施的二極管布局圖；圖9為圖8的二極管于A-A’線的剖面示意圖；
圖10為一具有十字架形的島結(jié)構(gòu)的二極管布局圖；圖11顯示了一修改舊有組件數(shù)據(jù)庫(kù)(cell library)中的NMOS的方法流程圖；圖12A至圖12G描述了本發(fā)明的ESD防護(hù)組件在制造過(guò)程流程中不同制造過(guò)程階段的剖面圖；以及圖13A至圖13F描述了本發(fā)明的ESD防護(hù)組件在另一套制造過(guò)程流程中不同制造過(guò)程階段的剖面圖。
符號(hào)說(shuō)明多晶硅柵極12場(chǎng)氧化層13主動(dòng)區(qū)14、35源極擴(kuò)散區(qū)14a漏極擴(kuò)散區(qū)14b接合焊墊16島結(jié)構(gòu)20、38、50漏極接觸洞23p形基體30p+防護(hù)環(huán)區(qū)31n+擴(kuò)散層32場(chǎng)氧化層34多晶硅區(qū)塊36、42薄氧化層區(qū)塊37次區(qū)域51主動(dòng)區(qū)60p形基底62柵氧化層63場(chǎng)氧化層(隔絕)區(qū)64厚柵氧化層65光阻層66薄柵氧化層67第二區(qū)域68第一區(qū)域69氮化硅層具體實(shí)施方式
本發(fā)明特別適用于一雙柵結(jié)構(gòu)制造過(guò)程。雙柵結(jié)構(gòu)制造過(guò)程可以在一集成電路上制作出兩種不同厚度的柵氧化層。厚柵氧化層適用于操作在高電壓應(yīng)力且具有較好的可靠度。而薄柵氧化層則適用于承受較低的電壓應(yīng)力。譬如說(shuō)，以0.25微米互補(bǔ)式金氧半制造過(guò)程為例，厚度40埃的柵氧化層適用于操作在2.5伏特的金氧半晶體管(metal-oxide-semiconductor field effecttransistor，MOS)，但是厚度為70埃的柵氧化層則適用于3.3伏特的MOS。
第一實(shí)施例圖2為依據(jù)本發(fā)明的一NMOS布局圖。圖3為圖2中沿著A-A’線的剖面示意圖。
圖2中的ESD防護(hù)組件是一個(gè)多指狀的NMOS，其兩個(gè)多晶硅柵極12相互耦合，且該多晶硅柵極12中的柵氧化層為厚柵氧化層。
主動(dòng)區(qū)14被一場(chǎng)氧化層所構(gòu)成的隔絕區(qū)所包圍。場(chǎng)氧化層多半是由局部氧化法(local oxidation，LOCOS)或是淺溝隔離(Shallow trench isolation，STI)制造技術(shù)等制作。該主動(dòng)區(qū)14一般是以n形摻雜物布植、摻雜、回火(anneal)后而形成一n形重?fù)诫s(n+)層。離子布植會(huì)受在主動(dòng)區(qū)中的柵結(jié)構(gòu)、多晶硅區(qū)塊、或是場(chǎng)氧化層所阻擋。在主動(dòng)區(qū)14中，兩個(gè)多晶硅柵12下方會(huì)形成兩個(gè)信道區(qū)。兩個(gè)多晶硅柵12中間的主動(dòng)區(qū)定義為漏極擴(kuò)散區(qū)14b，作為一個(gè)陽(yáng)極且耦接至一接合焊墊16。包夾兩個(gè)多晶硅柵12的部分主動(dòng)區(qū)則定義為兩個(gè)源極擴(kuò)散區(qū)14a，作為一個(gè)陰極且可耦接至一電源線Vss。漏極擴(kuò)散區(qū)14b與源極擴(kuò)散區(qū)14a之間以多晶硅柵12以及信道區(qū)相隔離。島結(jié)構(gòu)20散布在漏極擴(kuò)散區(qū)14b中，每個(gè)柵結(jié)構(gòu)20以一多晶硅區(qū)塊36與一薄氧化層區(qū)塊37堆棧所構(gòu)成。有些島結(jié)構(gòu)20可部分的與漏極擴(kuò)散區(qū)14b相重疊，也就是部分地落于漏極擴(kuò)散區(qū)14b，而部分地落于隔絕區(qū)中。有些島結(jié)構(gòu)則完全地坐落在漏極擴(kuò)散區(qū)14b中，或是完全的被漏極擴(kuò)散區(qū)14b所包圍。
在圖3中，由右到左，依序?yàn)樵诼O擴(kuò)散區(qū)14b中的一漏極接觸洞23、3排具有薄柵氧化層的島結(jié)構(gòu)20、具有厚柵氧化層的一多晶硅柵極12、源極擴(kuò)散區(qū)14a以及最后在p形井或是p形基體30的p+防護(hù)環(huán)區(qū)32(未顯示于圖2中)。漏極擴(kuò)散區(qū)14b可以耦接至一接合焊墊，源極擴(kuò)散區(qū)14a以及p形基體30可以耦接至一電源線Vss。最重要的特征在于，至少有一個(gè)島結(jié)構(gòu)20具有薄柵氧化層區(qū)塊，而多晶硅柵極12則具有厚氧化層。
表一顯示了許多個(gè)傳統(tǒng)與本發(fā)明的240微米寬、0.6微米長(zhǎng)多指狀NMOS的ESD防護(hù)力比較表。
依據(jù)本發(fā)明實(shí)施的NMOS，如同表一上的結(jié)果所示，相較于現(xiàn)有技術(shù)的NMOS，具有相當(dāng)卓越的ESD耐受力。如此良好的改善乃是因?yàn)槠渚哂休^低的觸發(fā)電壓。在表一中兩個(gè)傳統(tǒng)的NMOS，雖然觸發(fā)電壓沒(méi)有差別，但是ESD耐受力卻有區(qū)別，此乃因?yàn)閸u結(jié)構(gòu)可以適當(dāng)?shù)姆稚SD電流。然而，依據(jù)本發(fā)明的NMOS具有最好的ESD耐受力，此乃因?yàn)閮蓚€(gè)主要的因素1)島結(jié)構(gòu)分散了ESD電流；以及2)具有薄柵氧化層區(qū)塊的島結(jié)構(gòu)提供了較低的觸發(fā)電壓，也同時(shí)增快了NMOS在ESD事件的觸發(fā)速度。
表一

因?yàn)樵趫D2中的NMOS的控制柵具有厚柵氧化層，所以圖中的NMOS可以操作在厚氧化層專為的設(shè)計(jì)的較高電壓。雖然說(shuō)，圖2與圖3中的島結(jié)構(gòu)均為薄氧化層區(qū)塊，而薄氧化層本是為了較低電壓而設(shè)計(jì)，然而島結(jié)構(gòu)中的柵氧化層區(qū)塊并不會(huì)受到過(guò)高電壓應(yīng)力，因?yàn)閸u結(jié)構(gòu)上的多晶硅為電性浮動(dòng)狀態(tài)，會(huì)自動(dòng)耦合在漏極擴(kuò)散區(qū)以及該島結(jié)構(gòu)下方的半導(dǎo)體基體中的電壓變化，而降低了跨在島結(jié)構(gòu)中的柵氧化層區(qū)塊的電壓應(yīng)力。也就是說(shuō)，圖2與圖3中的NMOS，就算操作在該相對(duì)高電壓，也沒(méi)有可靠度(reliability)的問(wèn)題。
第二實(shí)施例圖4顯示一依據(jù)本發(fā)明實(shí)施的NMOS的布局圖，其中，島結(jié)構(gòu)中的氧化層區(qū)塊具有不同的厚度。圖5為圖4中沿著A-A’線的剖面示意圖。
并非所有的島結(jié)構(gòu)均需要具有薄柵氧化層區(qū)塊。具有薄氧化層區(qū)塊的島結(jié)構(gòu)有兩個(gè)主要的功能1)分散ESD電流；2)提供較低的觸發(fā)電壓。只要在漏極擴(kuò)散區(qū)14b中所有的島結(jié)構(gòu)，有一個(gè)島結(jié)構(gòu)具有薄氧化層區(qū)塊，則第二個(gè)功能便可以達(dá)到。而第一個(gè)功能不論是具有厚柵氧化層區(qū)塊或是薄氧化層區(qū)塊的島結(jié)構(gòu)都可以達(dá)成。因此，在漏極擴(kuò)散區(qū)14b中，不同的島結(jié)構(gòu)可以具有不同厚度的柵氧化層區(qū)塊。圖4與圖5顯示了如此的概念，其中島結(jié)構(gòu)20a排在最靠近多晶硅柵12的一排，具有薄氧化層區(qū)塊，可以快速的觸發(fā)NMOS，而其它的島結(jié)構(gòu)20b則具有厚氧化層區(qū)塊，用以分散ESD電流。
第三實(shí)施例圖6為依據(jù)本發(fā)明實(shí)施的一場(chǎng)組件(field device)的布局圖，其中，設(shè)置在信道區(qū)上方的場(chǎng)氧化柵(field gate oxide)的兩側(cè)分別鄰接至兩個(gè)擴(kuò)散區(qū)。圖7為圖6中沿著A-A’線的剖面示意圖。
本發(fā)明并非限定適用于一般具有控制柵的NMOS，也可以適用于場(chǎng)組件的類的NMOS。所謂場(chǎng)組件是指其信道區(qū)上形成有場(chǎng)氧化層13，如圖6以及圖7所示。需注意的是，圖7中，信道區(qū)是一側(cè)向的npn雙接面晶體管(bipolarjunction transistor，BJT)的基極，而兩側(cè)的擴(kuò)散區(qū)是npn BJT的集極(collector)與射極(emitter)。圖7與圖6中的島結(jié)構(gòu)，有的具有厚柵氧化層區(qū)塊，有的具有薄氧化層區(qū)塊。
第四實(shí)施例圖8為一依據(jù)本發(fā)明實(shí)施的二極管布局圖。圖9為圖8的二極管于A-A’線的剖面示意圖。
本發(fā)明也可以適用于二極管結(jié)構(gòu)，以降低二極管的崩潰電壓，也就是降低二極管在ESD事件時(shí)的觸發(fā)電壓。圖8與圖9中的二極管的陰極為n+擴(kuò)散層32，而n+擴(kuò)散層32的輪廓由島結(jié)構(gòu)38與主動(dòng)區(qū)35所定義。島結(jié)構(gòu)38由導(dǎo)電多晶硅區(qū)塊42與堆棧于其下的薄氧化層區(qū)塊37所構(gòu)成。某些島結(jié)構(gòu)38完全位于主動(dòng)區(qū)35的內(nèi)。某些島結(jié)構(gòu)38則部分的與場(chǎng)氧化層34相重疊。二極管的陽(yáng)極為鄰接n+擴(kuò)散層32的p形井或是p形基體30。p形井或是p形基體30與n+擴(kuò)散層32接觸形成PN接面。而p形井或是p形基體30透過(guò)p+擴(kuò)散層44連接到接觸洞。
本發(fā)明的二極管的陰極與陽(yáng)極分別耦接到兩個(gè)接合焊墊，譬如說(shuō)電源接合焊墊或是輸出入接合焊墊。在正常電源操作時(shí)，陰極的電壓必須高于陽(yáng)極的電壓，使PN處于逆偏壓的狀態(tài)。譬如說(shuō)，假使(Padx，Pady)為陰極與陽(yáng)極的接合焊墊的組合，可能的組合至少包括(VDDH，VSSH)、(I/O，VSSH)、(VDDH，I/O)，(VDDH，VDDL)。
圖8與圖9的島結(jié)構(gòu)38提供了一個(gè)較低的崩潰電壓。在ESD事件發(fā)生時(shí)，跨在PN接面的ESD應(yīng)力會(huì)觸使二極管崩潰，可以釋放ESD電流，進(jìn)而保護(hù)了集成電路中的其它組件。
雖然說(shuō)圖8與圖9中的島結(jié)構(gòu)全部都具有薄柵氧化層區(qū)塊，但是，這并不是必要的。只要在主動(dòng)區(qū)中，至少有一個(gè)島結(jié)構(gòu)具有薄氧化層區(qū)塊，低觸發(fā)電壓的需求就可以達(dá)成。所以，在圖8與圖9中的某些島結(jié)構(gòu)可以以具有厚柵氧化層區(qū)塊的島結(jié)構(gòu)取代。而具有如此島結(jié)構(gòu)的二極管將會(huì)比沒(méi)有如此島結(jié)構(gòu)的二極管有更低的觸發(fā)電壓。
需特別說(shuō)明的是，圖8與圖9中的二極管的陰極耦接到一個(gè)接合焊墊以及一內(nèi)部電路，而二極管的陽(yáng)極則耦接到一VSS電源線。至于其它圖中ESD組件(比較類似雙接面晶體管)的陽(yáng)極則耦接到一接合焊墊以及一內(nèi)部電路，而陰極則耦接到一電源線。
第五實(shí)施例島結(jié)構(gòu)可以將主動(dòng)區(qū)分割為數(shù)個(gè)次區(qū)域，如同圖10所示。其中，十字架形的島結(jié)構(gòu)50將二極管分割成四個(gè)次區(qū)域51。每個(gè)次區(qū)域51與其下的p形井/p形基體形成一個(gè)次二極管。四個(gè)次二極管透過(guò)接觸洞與電連接線并聯(lián)成為一個(gè)二極管。十字架形的島結(jié)構(gòu)50下具有薄柵氧化層區(qū)塊，以便降低二極管的崩潰電壓。
一般沒(méi)有島結(jié)構(gòu)的二極管的崩潰電壓約大于或等于10伏特。而此發(fā)明所提供的具有島結(jié)構(gòu)的二極管崩潰電壓則低于10伏特。
第六實(shí)施例圖11顯示了一修改舊有組件數(shù)據(jù)庫(kù)(cell library)中的NMOS的方法流程圖。舊有的組件數(shù)據(jù)庫(kù)指的是沒(méi)有使用島結(jié)構(gòu)的數(shù)據(jù)庫(kù)。為了應(yīng)用本發(fā)明至舊有的組件數(shù)據(jù)庫(kù)，以增進(jìn)其組件的ESD防護(hù)能力，首先，第一步驟是找出舊有組件數(shù)據(jù)庫(kù)中有ESD防護(hù)力考量的NMOS(步驟90)。如此的NMOS都具有一源極區(qū)、一漏極區(qū)以及一柵極區(qū)。接著，將如此的NMOS復(fù)制(步驟92)。然后，將具有薄柵氧化層區(qū)塊的島結(jié)構(gòu)放入或是并入復(fù)制的NMOS的漏極區(qū)(步驟94)。最后，具有島結(jié)構(gòu)的NMOS取代舊有的組件數(shù)據(jù)庫(kù)中原本NMOS或是另外存成一個(gè)新的組件數(shù)據(jù)庫(kù)(步驟96)。
如同之前所述，具有薄氧化層區(qū)塊的島結(jié)構(gòu)有降低觸發(fā)電壓的能力，所以，NMOS與島結(jié)構(gòu)的結(jié)合可以大幅提高NMOS的ESD耐受力。在0.25微米CMOS制造過(guò)程中，一般NMOS的崩潰電壓大約是9伏特，然而，如果加上了島結(jié)構(gòu)，其崩潰電壓可以低到7.5伏特。如此新的結(jié)構(gòu)已經(jīng)于圖1至圖7中所呈現(xiàn)。而崩潰電壓降低的量則依據(jù)制造過(guò)程不同而有所不同，差異量可能為0.5、1.0或是1.5伏特等。
本發(fā)明不只是應(yīng)用于修改NMOS，同時(shí)也可以應(yīng)用于修改舊有組件數(shù)據(jù)庫(kù)中的二極管。島結(jié)構(gòu)可以放置在陽(yáng)極或是陰極的擴(kuò)散區(qū)中，藉此降低二極管的逆向崩潰電壓，以增進(jìn)二極管的ESD耐受力。如此新的二極管結(jié)構(gòu)已經(jīng)顯示于圖8中。
如此修改舊有組件數(shù)據(jù)庫(kù)的方法可以利用工作站或是計(jì)算機(jī)中的適當(dāng)程序自動(dòng)的完成。被修改的組件可以包括任何的ESD組件，不單只是NMOS與二極管。
第七實(shí)施例圖12A至圖12G描述了本發(fā)明的ESD防護(hù)組件在制造過(guò)程流程中不同制造階段的剖面圖。
圖12A中的半導(dǎo)體芯片具有一p形基底62。P形基底62的表面定義有一個(gè)主動(dòng)區(qū)60，受場(chǎng)氧化層(隔絕)區(qū)64所包圍。場(chǎng)氧化層區(qū)64通常是以局部氧化法(local oxidation)或是淺溝隔離法(shallow trench isolation)所形成。
一柵氧化層63接著形成于主動(dòng)區(qū)60上，如同圖12B所示。形成的方法可以是氧化法或是化學(xué)氣相沉積。
圖12C顯示了半導(dǎo)體芯片上形成了一個(gè)已經(jīng)曝光顯影的后的光阻層66。其中，部分的主動(dòng)區(qū)60定義為第二區(qū)域68，也就是即將形成厚柵氧化層的區(qū)域，被光阻層66所覆蓋。
移除主動(dòng)區(qū)60內(nèi)沒(méi)有被光阻層66保護(hù)的區(qū)域上的柵氧化層，如同圖12D所示。一般的方法是濕蝕刻法或是低能量的干蝕刻法。此時(shí)，主動(dòng)區(qū)60中沒(méi)有柵氧化層的區(qū)域定義為第一區(qū)域69。
圖12E顯示圖12D中的光阻層66已經(jīng)被去除。
圖12F顯示了第二區(qū)域中的柵氧化層被增厚而形成厚柵氧化層65，而第一區(qū)域也同時(shí)形成了薄柵氧化層67。一般的方法是以一道氧化制造過(guò)程來(lái)同時(shí)氧化第一以及第二區(qū)域中的主動(dòng)區(qū)表面。
圖12G顯示了多晶硅柵極形成于半導(dǎo)體芯片表面。首先，先形成一多晶硅層于半導(dǎo)體芯片上；接著，微影制造過(guò)程以及蝕刻制造過(guò)程可以初步的定義多晶硅層的圖案，因此，可以在主動(dòng)區(qū)60內(nèi)形成兩個(gè)柵結(jié)構(gòu)。利用現(xiàn)有的技術(shù)，可以形成側(cè)壁子、n+擴(kuò)散區(qū)以及n-擴(kuò)散區(qū)等，如圖12G所示。當(dāng)然，金屬硅化物制造過(guò)程(salicide)也可以選擇性的在n+區(qū)域以與門結(jié)構(gòu)的表面形成金屬硅化物。兩個(gè)柵結(jié)構(gòu)的差異點(diǎn)在于柵氧化層的厚度在第一區(qū)域中的為薄柵氧化層；在第二區(qū)域中的為厚柵氧化層。這兩種柵結(jié)構(gòu)可以依照應(yīng)用不同而作為不同的組件。如果，第二區(qū)域中的柵結(jié)構(gòu)橫跨過(guò)主動(dòng)區(qū)60且在正常操作時(shí)耦接到特定的電壓準(zhǔn)位時(shí)，它便是作為一個(gè)NMOS的柵極。如果在第一區(qū)域中的柵結(jié)構(gòu)具有一個(gè)浮動(dòng)的多晶硅區(qū)塊，它便是一個(gè)島結(jié)構(gòu)。如同之前的實(shí)施例所述，如此的ESD防護(hù)組件具有較低觸發(fā)電壓，具有較佳的ESD耐受力。
第八實(shí)施例圖13A至圖13F描述了本發(fā)明的ESD防護(hù)組件在另一套制造過(guò)程中不同制造階段的剖面圖。
圖13A與圖13B跟圖12A與圖12B完全相同，在此不在重復(fù)解釋。
圖13C顯示了一個(gè)已經(jīng)定義好的氮化硅形成于半導(dǎo)體芯片上。第一區(qū)域69(也就是將來(lái)要形成薄柵氧化層的區(qū)域)上設(shè)有一個(gè)被定義好的氮化硅層71。第二區(qū)域68(也就是將來(lái)要形成厚柵氧化層的區(qū)域)上則沒(méi)有氮化硅層71。
接著，可以利用現(xiàn)有的氧化制造過(guò)程，來(lái)加厚第二區(qū)域68中的柵氧化層。而氮化硅層71保護(hù)了第一區(qū)域69中的柵氧化層免于被增厚。所以，第二區(qū)域形成了厚柵氧化層，第一區(qū)域形成了薄柵氧化層。
雖然本發(fā)明已以較佳實(shí)施例公開，然其并非用以限定本發(fā)明，任何本領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可作些等效更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍以權(quán)利要求為準(zhǔn)。
權(quán)利要求
1.一用于靜電放電防護(hù)的金氧半晶體管(MOS)結(jié)構(gòu)，適用于一種雙柵結(jié)構(gòu)制造過(guò)程，其特征在于，該雙柵結(jié)構(gòu)制造過(guò)程用以制作具有一第一厚度的一第一柵氧化層以及具有一第二厚度的一第二柵氧化層，該第一厚度小于該第二厚度，該MOS結(jié)構(gòu)包括有至少一第一島結(jié)構(gòu)，具有一第一導(dǎo)電區(qū)塊以及一第一柵氧化物區(qū)塊，該第一導(dǎo)電區(qū)塊堆棧于該第一柵氧化物區(qū)塊上；以及一柵結(jié)構(gòu)，具有一柵介電層，該柵介電層較該第一柵氧化層厚。
2.如權(quán)利要求1所述的MOS結(jié)構(gòu)，其特征在于，該柵介電層為該第二柵氧化層。
3.如權(quán)利要求2所述的MOS結(jié)構(gòu)，其特征在于，該柵結(jié)構(gòu)具有一第二導(dǎo)電區(qū)塊堆棧于該該柵介電層上。
4.如權(quán)利要求1所述的MOS結(jié)構(gòu)，其特征在于，該柵介電層為一場(chǎng)氧化層。
5.如權(quán)利要求1所述的MOS結(jié)構(gòu)，其特征在于，該MOS結(jié)構(gòu)具有一漏極區(qū)，且該第一島結(jié)構(gòu)至少部分的與該漏極區(qū)重疊。
6.如權(quán)利要求5所述的MOS結(jié)構(gòu)，其特征在于，該第一島結(jié)構(gòu)置于該漏極區(qū)中。
7.如權(quán)利要求5所述的MOS結(jié)構(gòu)，其特征在于，該第一島結(jié)構(gòu)鄰接于圍繞該漏極區(qū)的一場(chǎng)氧化區(qū)。
8.如權(quán)利要求5所述的MOS結(jié)構(gòu)，其特征在于，該MOS結(jié)構(gòu)具有一漏極以及一源極，分別耦接至一接合焊墊以及一電源線。
9.如權(quán)利要求5所述的MOS結(jié)構(gòu)，其特征在于，該MOS結(jié)構(gòu)具有一漏極以及一源極，分別耦接至二電源線。
10.如權(quán)利要求1所述的MOS結(jié)構(gòu)，其特征在于，該MOS結(jié)構(gòu)另具有一第二島結(jié)構(gòu)，該第二島結(jié)構(gòu)具有厚度為該第二厚度的一第二柵氧化物區(qū)塊。
11.一種提早觸發(fā)一靜電放電防護(hù)組件的方法，適用于一種雙柵結(jié)構(gòu)制造過(guò)程，該雙柵結(jié)構(gòu)制造過(guò)程用以制作具有一第一厚度的一第一柵氧化層以及具有一第二厚度的一第二柵氧化層，該第一厚度不同于該第二厚度，其特征在于，該方法包括有提供該靜電放電防護(hù)組件，該靜電放電防護(hù)組件具有一第一靜電放電觸發(fā)電壓；以及放置一島結(jié)構(gòu)于該靜電放電防護(hù)組件之中或是鄰接于該靜電放電防護(hù)組件，其中，該島結(jié)構(gòu)具有一第二靜電放電觸發(fā)電壓，該第二靜電放電觸發(fā)電壓較該第一靜電放電觸發(fā)電壓低，以使該靜電放電組件于一靜電放電事件中能提早觸發(fā)。
12.如權(quán)利要求11所述的方法，其特征在于，該第一厚度小于該第二厚度。
13.如權(quán)利要求11所述的方法，其特征在于，該靜電放電防護(hù)組件具有一MOS結(jié)構(gòu)，該MOS結(jié)構(gòu)具有一柵極區(qū)、一漏極區(qū)以及一源極區(qū)，該島結(jié)構(gòu)置于該漏極區(qū)之中或是鄰接于該漏極區(qū)。
14.如權(quán)利要求11所述的方法，其特征在于，該靜電放電防護(hù)組件具有一二極管結(jié)構(gòu)，該二極管結(jié)構(gòu)具有一陽(yáng)極區(qū)以及一陰極區(qū)，該島結(jié)構(gòu)置于該陰極區(qū)或該陽(yáng)極區(qū)之中，或是鄰接于該陰極區(qū)或陽(yáng)極區(qū)。
15.如權(quán)利要求11所述的方法，其特征在于，該第二靜電放電觸發(fā)電壓較該第一靜電放電觸發(fā)電壓低至少0.5伏特。
16.如權(quán)利要求11所述的方法，其特征在于，該第二靜電放電觸發(fā)電壓較該第一靜電放電觸發(fā)電壓低至少1伏特。
17.如權(quán)利要求11所述的方法，其特征在于，該第二靜電放電觸發(fā)電壓較該第一靜電放電觸發(fā)電壓低至少1.5伏特。
18.一種具有低觸發(fā)電壓的一靜電放電防護(hù)組件的制作方法，其特征在于，該方法包括有形成一主動(dòng)區(qū)于一半導(dǎo)體芯片上，該主動(dòng)區(qū)被一場(chǎng)氧化區(qū)環(huán)繞；形成一第一柵氧化層于一第一區(qū)域以及一第二柵氧化層于一第二區(qū)域，該第一與該第二區(qū)域位于該主動(dòng)區(qū)中，其中，該第一氧化層與該第二氧化層的厚度不同；形成一導(dǎo)電層于該第一與該第二柵氧化層上；以及圖案化該導(dǎo)電層，以在該第一區(qū)域形成一第一組件，在該第二區(qū)域形成一第二組件。
19.如權(quán)利要求18所述的制作方法，其特征在于，該導(dǎo)電層為多晶硅。
20.如權(quán)利要求18所述的制作方法，其特征在于，該第一組件構(gòu)成一MOS的一柵結(jié)構(gòu)。
21.如權(quán)利要求18所述的制作方法，其特征在于，該第二組件具有一島狀結(jié)構(gòu)，該島狀結(jié)構(gòu)具有一導(dǎo)電區(qū)塊堆棧于一氧化物區(qū)塊。
22.如權(quán)利要求18所述的制作方法，其特征在于，形成該第一柵氧化層與該第二柵氧化層的步驟包括有下列步驟形成一基礎(chǔ)柵氧化層于整個(gè)主動(dòng)區(qū)上；去除該第一區(qū)域中的該基礎(chǔ)柵氧化層，但沒(méi)有去除該第二區(qū)域中的基礎(chǔ)柵氧化層；以及形成該第一柵氧化層于該第一區(qū)域上，同時(shí)增厚該第二區(qū)域中的該基礎(chǔ)柵氧化層，使的成為該第二柵氧化層。
23.如權(quán)利要求18所述的制作方法，其特征在于，形成該第一柵氧化層與該第二柵氧化層的步驟包括有下列步驟形成一基礎(chǔ)柵氧化層于整個(gè)主動(dòng)區(qū)上；形成一抗氧化層于該第一區(qū)域上；增厚該第二區(qū)域中的該基礎(chǔ)柵氧化層以形成該第二氧化層，同時(shí)，該第一區(qū)域中的該基礎(chǔ)柵氧化層受該抗氧化層的保護(hù)；以及去除該抗氧化層，以使該第一區(qū)域中的該基礎(chǔ)柵氧化層成為該第一柵氧化層。
24.一種具低ESD觸發(fā)電壓的二極管結(jié)構(gòu)，其特征在于，該二極管結(jié)構(gòu)包括有一第一區(qū)域，用以形成一第一導(dǎo)電性的一第一層；至少一島結(jié)構(gòu)，具有一第一導(dǎo)電區(qū)塊以及一第一柵氧化物區(qū)塊，該第一導(dǎo)電區(qū)塊堆棧于該第一柵氧化物區(qū)塊上；以及在該第一區(qū)域中的一第二區(qū)域，用以形成一第二導(dǎo)電性的一第二層以及一PN接面介于該第一層與該第二層之間，該第二層的輪廓由該第二區(qū)域與該島結(jié)構(gòu)所定義；其中，該島結(jié)構(gòu)至少部分的與該第二區(qū)域重疊，用以降低該P(yáng)N接面的ESD觸發(fā)電壓。
25.如權(quán)利要求24所述的二極管結(jié)構(gòu)，其特征在于，該二極管結(jié)構(gòu)以一雙柵結(jié)構(gòu)制造過(guò)程制作，該雙柵結(jié)構(gòu)制造過(guò)程用以制作具有一第一厚度的一第一柵氧化層以及具有一第二厚度的一第二柵氧化層，該第一厚度小于該第二厚度，該第一柵氧化物區(qū)塊為該第一柵氧化層。
26.如權(quán)利要求25所述的二極管結(jié)構(gòu)，其特征在于，該二極管結(jié)構(gòu)具有另一島結(jié)構(gòu)，其柵氧化物區(qū)塊為該第二柵氧化層。
27.如權(quán)利要求24所述的二極管結(jié)構(gòu)，其特征在于，該島結(jié)構(gòu)位于該第二區(qū)之中。
28.如權(quán)利要求24所述的二極管結(jié)構(gòu)，其特征在于，該島結(jié)構(gòu)切割該第二區(qū)為復(fù)數(shù)的子區(qū)域。
29.如權(quán)利要求24所述的二極管結(jié)構(gòu)，其特征在于，該第一層與該第二層分別耦合至一集成電路的二接合焊墊。
30.一種操作于一相對(duì)高電壓的調(diào)整結(jié)構(gòu)(exceeding-voltage-ratingstructure)，用以增強(qiáng)靜電放電防護(hù)，適用于一種雙柵結(jié)構(gòu)制造過(guò)程，該雙柵結(jié)構(gòu)制造過(guò)程用以制作具有用于一相對(duì)低電壓的一第一柵結(jié)構(gòu)以及用于該相對(duì)高電壓的一第二柵結(jié)構(gòu)，其特征在于，該調(diào)整結(jié)構(gòu)包括有一第一區(qū)域，用以形成一第一導(dǎo)電型的一第一層；至少一島結(jié)構(gòu)，具有該第一柵結(jié)構(gòu)，形成于該第一層上；以及一第二區(qū)域，設(shè)于該第一區(qū)域中，用以形成一第二導(dǎo)電型的一第二層，并形成一PN接面于該第一層與該第二層之間，該第二層的輪廓由該島結(jié)構(gòu)與該第二區(qū)域所限定；其中，該島結(jié)構(gòu)至少部分的與該第二區(qū)域重疊，以降低該P(yáng)N接面的靜電放電觸發(fā)電壓，且該調(diào)整結(jié)構(gòu)用以操作在適用于該相對(duì)高電壓的一規(guī)格。
31.如權(quán)利要求30所述的調(diào)整結(jié)構(gòu)，其特征在于，該調(diào)整結(jié)構(gòu)為一金氧半晶體管(metal-oxide-semiconductor transistor)，有一為該第二柵結(jié)構(gòu)的柵極，且該第二層為該金氧半晶體管的漏極。
32.如權(quán)利要求30所述的調(diào)整結(jié)構(gòu)，其特征在于，該調(diào)整結(jié)構(gòu)為一金氧半晶體管(metal-oxide-semiconductor transistor)，有一為一場(chǎng)氧化層結(jié)構(gòu)的柵極，且該第二層為該金氧半晶體管的漏極。
33.如權(quán)利要求30所述的調(diào)整結(jié)構(gòu)，其特征在于，該調(diào)整結(jié)構(gòu)作為一二極管。
34.如權(quán)利要求30所述的調(diào)整結(jié)構(gòu)，其中，該調(diào)整結(jié)構(gòu)另包括有一具有該第二柵結(jié)構(gòu)的島結(jié)構(gòu)。
35.如權(quán)利要求30所述的調(diào)整結(jié)構(gòu)，其特征在于，該相對(duì)高電壓為該相對(duì)低電壓的至少1.2倍。
36.一金氧半晶體管結(jié)構(gòu)，適用于靜電放電防護(hù)，設(shè)置于被一隔絕區(qū)包圍的一主動(dòng)區(qū)中，其特征在于，該金氧半晶體管結(jié)構(gòu)包括有一主體；一第一厚度的一第一介電層，于該主體上以及與該主動(dòng)區(qū)中的一第一區(qū)域相重疊；一第二厚度的一第二介電層，于該主體上以及與該主動(dòng)區(qū)中的一第二區(qū)域相重疊；一第一導(dǎo)電區(qū)塊，位于該第一介電層上，作為該金氧半晶體管的柵極；以及一第二導(dǎo)電區(qū)塊，位于該第二介電層上。
37.如權(quán)利要求36所述的金氧半晶體管結(jié)構(gòu)，其特征在于，該第二導(dǎo)電區(qū)塊電性地浮置于該第二介電層上。
38.如權(quán)利要求36所述的金氧半晶體管結(jié)構(gòu)，其特征在于，該第二導(dǎo)電區(qū)塊包括于一島結(jié)構(gòu)。
39.如權(quán)利要求36所述的金氧半晶體管結(jié)構(gòu)，其特征在于，該第一厚度較該第二厚度厚。
40.如權(quán)利要求36所述的金氧半晶體管結(jié)構(gòu)，其特征在于，該隔絕區(qū)以一第三厚度的一第三介電層所構(gòu)成。
41.如權(quán)利要求36所述的金氧半晶體管結(jié)構(gòu)，其特征在于，該第一導(dǎo)電區(qū)塊包括有多晶硅。
42.如權(quán)利要求36所述的金氧半晶體管結(jié)構(gòu)，其特征在于，該第二導(dǎo)電區(qū)塊包括有多晶硅。
43.如權(quán)利要求36所述的金氧半晶體管結(jié)構(gòu)，其特征在于，該第二導(dǎo)電區(qū)塊部分的與該隔絕區(qū)重疊。
44.如權(quán)利要求36所述的金氧半晶體管結(jié)構(gòu)，其特征在于，該第二導(dǎo)電區(qū)塊至少部分的與該主動(dòng)區(qū)重疊。
45.如權(quán)利要求36所述的金氧半晶體管結(jié)構(gòu)，其特征在于，該第二導(dǎo)電區(qū)塊完全的被該主動(dòng)區(qū)所涵蓋。
46.如權(quán)利要求36所述的金氧半晶體管結(jié)構(gòu)，其特征在于，該金氧半晶體管結(jié)構(gòu)另包括有一島結(jié)構(gòu)，具有一第三導(dǎo)電區(qū)塊于該第一介電層上。
47.如權(quán)利要求36所述的金氧半晶體管結(jié)構(gòu)，其特征在于，該金氧半晶體管結(jié)構(gòu)另包括有一島結(jié)構(gòu)，具有一第三導(dǎo)電區(qū)塊于該第二介電層上。
48.一靜電放電防護(hù)結(jié)構(gòu)，設(shè)置于被一隔絕區(qū)包圍的一主動(dòng)區(qū)中，其特征在于，該靜電放電防護(hù)結(jié)構(gòu)包括有一主體；一第一厚度的一第一介電層，設(shè)于該主體上；一第二厚度的一第二介電層，設(shè)于該主體上；一第一導(dǎo)電區(qū)塊，位于該第一介電層上；以及一第二導(dǎo)電區(qū)塊，位于該第二介電層上。
49.如權(quán)利要求48所述的靜電放電防護(hù)結(jié)構(gòu)，其特征在于，該第一導(dǎo)電區(qū)塊電性地浮置于該第一介電層上。
50.如權(quán)利要求48所述的靜電放電防護(hù)結(jié)構(gòu)，其特征在于，該第二導(dǎo)電區(qū)塊電性地浮置于該第二介電層上。
51.如權(quán)利要求48所述的靜電放電防護(hù)結(jié)構(gòu)，其特征在于，該第一或第二導(dǎo)電區(qū)塊包括于一島結(jié)構(gòu)。
52.如權(quán)利要求48所述的靜電放電防護(hù)結(jié)構(gòu)，其特征在于，該第一厚度大于該第二厚度。
53.如權(quán)利要求48所述的靜電放電防護(hù)結(jié)構(gòu)，其特征在于，該第一介電層與該主動(dòng)區(qū)的一第一部分重疊，該第二介電層與該主動(dòng)區(qū)的一第二部分重疊。
54.如權(quán)利要求48所述的靜電放電防護(hù)結(jié)構(gòu)，其特征在于，該隔絕區(qū)以具有一第三厚度的一第三介電層所構(gòu)成。
55.如權(quán)利要求48所述的靜電放電防護(hù)結(jié)構(gòu)，其特征在于，該第一導(dǎo)電區(qū)塊包括有多晶硅。
56.如權(quán)利要求48所述的靜電放電防護(hù)結(jié)構(gòu)，其特征在于，該第二導(dǎo)電區(qū)塊包括有多晶硅。
57.如權(quán)利要求48所述的靜電放電防護(hù)結(jié)構(gòu)，其特征在于，該第二導(dǎo)電區(qū)塊部分地與該隔絕區(qū)重疊。
58.如權(quán)利要求48所述的靜電放電防護(hù)結(jié)構(gòu)，其特征在于，該第二導(dǎo)電區(qū)塊部分地與該主動(dòng)區(qū)重疊。
59.如權(quán)利要求48所述的靜電放電防護(hù)結(jié)構(gòu)，其特征在于，該第二導(dǎo)電區(qū)塊完全地被該主動(dòng)區(qū)所涵蓋。
60.如權(quán)利要求48所述的靜電放電防護(hù)結(jié)構(gòu)，其特征在于，其特征在于，該靜電放電防護(hù)結(jié)構(gòu)另包括有一信道區(qū)，設(shè)于該主動(dòng)區(qū)中；以及一第一以及一第二重?fù)诫s區(qū)，設(shè)于該主動(dòng)區(qū)中，其中該信道區(qū)隔離該第一與該第二重?fù)诫s區(qū)，且該第一與該第二導(dǎo)電區(qū)塊鄰近于該第一重?fù)诫s區(qū)且部分地被該第一重?fù)诫s區(qū)所環(huán)繞。
61.如權(quán)利要求60所述的靜電放電防護(hù)結(jié)構(gòu)，其特征在于，該靜電放電防護(hù)結(jié)構(gòu)另含有一柵結(jié)構(gòu)，具有一第三導(dǎo)電區(qū)塊于該第一介電層上，設(shè)于該信道區(qū)上。
62.如權(quán)利要求60所述的靜電放電防護(hù)結(jié)構(gòu)，其特征在于，該靜電放電防護(hù)結(jié)構(gòu)另包括有一條隔絕組件，由該隔絕區(qū)延伸所形成，設(shè)于該信道區(qū)上。
63.一種集成電路，以一制造過(guò)程制作，該制造過(guò)程來(lái)制作一金氧半晶體管的一柵極下的絕緣物，而該金氧半晶體管適用以操作在一第一操作電壓，其特征在于，該集成電路包括有一主動(dòng)區(qū)，大致的被一隔絕區(qū)所環(huán)繞；一第一重?fù)诫s區(qū)，設(shè)置于該主動(dòng)區(qū)的內(nèi)；以及一第一島結(jié)構(gòu)，具有一第一導(dǎo)電區(qū)塊堆棧于一第一柵氧化層上，該第一柵氧化層具有一第一厚度，該第一島結(jié)構(gòu)鄰接于該第一重?fù)诫s區(qū)，該第一重?fù)诫s區(qū)耦合至一電源線，該電源線在該集成電路正常操作時(shí)，提供一第二操作電壓；其中，該第二操作電壓高于該第一操作電壓。
64.如權(quán)利要求63所述的集成電路，其特征在于，該第一島結(jié)構(gòu)被該第一重?fù)诫s區(qū)所部分圍繞。
65.如權(quán)利要求63所述的集成電路，其特征在于，該第一導(dǎo)電區(qū)塊為多晶硅。
66.如權(quán)利要求63所述的集成電路，其特征在于，該集成電路另包括有一第二重?fù)诫s區(qū)，設(shè)置于該主動(dòng)區(qū)的內(nèi)；以及一信道區(qū)，設(shè)置于該第一與該第二重?fù)诫s區(qū)之間。
67.如權(quán)利要求66所述的集成電路，其特征在于，該集成電路另包括有一柵結(jié)構(gòu)于該信道區(qū)上。
68.如權(quán)利要求67所述的集成電路，其特征在于，該集成電路另包括有一隔絕組件，由該絕緣區(qū)所延伸出來(lái)，設(shè)于該信道區(qū)上。
69.如權(quán)利要求63所述的集成電路，其特征在于，該第一島結(jié)構(gòu)部分的與該隔絕區(qū)重疊。
70.如權(quán)利要求63所述的集成電路，其特征在于，該第一島結(jié)構(gòu)完全的被該第一重?fù)诫s區(qū)所包圍。
71.如權(quán)利要求63所述的集成電路，其特征在于，該集成電路另包括有一第二島結(jié)構(gòu)，該第二島結(jié)構(gòu)至少部分的被該第一重?fù)诫s區(qū)所環(huán)繞。
72.如權(quán)利要求71所述的集成電路，其特征在于，該第二島結(jié)構(gòu)完全的被該第一重?fù)诫s區(qū)所環(huán)繞。
全文摘要
本發(fā)明涉及一種用于靜電放電防護(hù)的金氧半晶體管(MOS)結(jié)構(gòu)，適用于一種雙柵結(jié)構(gòu)制造過(guò)程。該雙柵結(jié)構(gòu)制造過(guò)程用以制作具有一第一厚度的一第一柵氧化層以及具有一第二厚度的一第二柵氧化層，該第一厚度小于該第二厚度。該MOS結(jié)構(gòu)包括有至少一第一島結(jié)構(gòu)以及一柵結(jié)構(gòu)。該第一島結(jié)構(gòu)具有一第一導(dǎo)電區(qū)塊以及一第一柵氧化物區(qū)塊，該第一導(dǎo)電區(qū)塊是堆棧于該第一柵氧化物區(qū)塊上。該柵結(jié)構(gòu)具有一柵介電層，該柵介電層較該第一柵氧化層厚。
文檔編號(hào)H01L21/70GK1501494SQ02150419
公開日2004年6月2日 申請(qǐng)日期2002年11月12日 優(yōu)先權(quán)日2002年11月12日
發(fā)明者林錫聰, 陳偉梵 申請(qǐng)人:華邦電子股份有限公司