專利名稱：低襯底損耗電感的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電感，尤其涉及一種半導(dǎo)體集成電路技術(shù)所制造的低襯底損耗電感。
背景技術(shù)：
無源元件，如電感或變壓器，被廣泛應(yīng)用在微波(microwave)或高頻無線通訊電路中。由于半導(dǎo)體集成電路制造技術(shù)的進步，以及小體積、低成本、高集成度的系統(tǒng)應(yīng)用需求下，無源元件逐漸被集成到單一芯片中。在芯片中，電感元件通常設(shè)計在高阻抗或幾乎無能量損耗的絕緣襯底上，如砷化鎵(gallium arsenide，GaAs)，以得到高品質(zhì)因數(shù)及高自振頻率的電感元件，但由于此類襯底的成本太高，大部分還是使用低阻抗的硅襯底(阻抗約在0.01-10ohm-cm等級)，以降低芯片成本。
請參考圖1、圖2及圖3，圖1為現(xiàn)有硅襯底電感13的示意圖，圖2為圖1硅襯底電感13沿切線2-2的剖面圖，圖3為圖1硅襯底電感13的等效電路的示意圖，其中Ls及Rs分別是電感14的電感值及電阻值，Cox為電感14與襯底10間的寄生電容，而Csub及Rsub則是襯底10所造成的寄生電容及電阻。如圖1及圖2所示，電感14利用一金屬導(dǎo)線以螺旋環(huán)繞的方式形成，電感14與襯底10之間有一絕緣層12用來隔離電感14與襯底10，一般使用二氧化硅(SiO2)作為絕緣層12的材料。電感14包含兩個端點，電流由一端流入，而從另一端流出，若電感14上的電流以順時針方向流動時，會產(chǎn)生一磁場穿透襯底10，襯底10上便會產(chǎn)生一逆時針的感應(yīng)(image)電流18，或稱做渦流(eddy current)，感應(yīng)電流18將導(dǎo)致能量損耗。
請參考圖4、圖5及圖6，圖4為耗盡區(qū)防護層電感結(jié)構(gòu)21的示意圖，圖5為圖4電感結(jié)構(gòu)21沿切線5-5的剖面圖，圖6為圖4電感結(jié)構(gòu)21的等效電路的示意圖，為了說明的簡潔，圖中相同的元件使用相同的附圖標(biāo)記。由于感應(yīng)電流18造成能量損耗，在圖4至圖6的現(xiàn)有技術(shù)中，在電感14與襯底10之間使用多晶硅或金屬來形成一圖案型接地(patterned GroundShield，PGS)防護層16，如圖4及圖5所示。由于圖案型接地防護層16的條狀導(dǎo)線間有溝槽分隔，而且其排列方式與電感14上的電流方向成正交，可以防止電感14的磁場所造成的感應(yīng)電流18，減少襯底10上的能量損耗，以提高電感14的品質(zhì)因數(shù)。然而使用圖案型接地防護層16雖然可防止電感14的磁場所造成的感應(yīng)電流18，但同時也因電感14與防護層16之間的距離縮短，而加大電感14的寄生電容，使得電感14的自振頻率降低，減少了電感14的頻率應(yīng)用范圍。由于Cox變大，圖案型接地防護層的電感結(jié)構(gòu)的寄生電容值大于現(xiàn)有硅襯底電感結(jié)構(gòu)，而電感14的自振頻率和寄生電容值及電感值的乘積根方成反比，寄生電容值及電感值的乘積值越大，則電感14的自振頻率越小。
由上述可知，使用現(xiàn)有硅襯底所設(shè)計的電感結(jié)構(gòu)13，由于電感14的磁場在襯底10上產(chǎn)生感應(yīng)電流18，造成能量損耗，導(dǎo)致電感14的品質(zhì)因數(shù)降低。而使用多晶硅或金屬層來設(shè)計圖案型接地防護層16雖然可防止電感14的磁場所造成的感應(yīng)電流18，但同時也因電感14與防護層16之間的距離縮短，而加大電感14的寄生電容，使得電感14的自振頻率降低，減少了電感14的頻率應(yīng)用范圍。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的是提供一種半導(dǎo)體集成電路技術(shù)所制造的低襯底損耗電感，以解決上述問題。
本發(fā)明提供一種電感，其包含一襯底，多個p型摻雜區(qū)及多個n型摻雜區(qū)，以交替的方式形成于該襯底內(nèi)，一絕緣層，形成于該襯底的上方，以及一金屬線圈，形成于該絕緣層上。其中該絕緣層會隔離該金屬線圈及該多個p型、n型摻雜區(qū)，且該多個p型、n型摻雜區(qū)的排列方式與該金屬線圈成正交。


圖1為現(xiàn)有硅襯底電感結(jié)構(gòu)的示意圖；圖2為圖1硅襯底電感結(jié)構(gòu)沿切線2-2的剖面圖；圖3為圖1電感結(jié)構(gòu)的等效電路的示意圖；圖4為圖案型接地防護層的電感結(jié)構(gòu)的示意圖；
圖5為圖4電感結(jié)構(gòu)沿切線5-5的剖面圖；圖6為圖4電感結(jié)構(gòu)的等效電路的示意圖；圖7為本發(fā)明低襯底損耗電感結(jié)構(gòu)的示意圖；圖8為圖7電感結(jié)構(gòu)沿切線8-8的剖面圖；圖9為圖7電感結(jié)構(gòu)的等效電路的示意圖；圖10為本發(fā)明另一低襯底損耗電感結(jié)構(gòu)的示意圖；以及圖11為圖10電感結(jié)構(gòu)沿切線11-11的剖面圖。
附圖中的附圖標(biāo)記說明如下10 襯底 12 絕緣層13 現(xiàn)有硅襯底電感結(jié)構(gòu) 14 電感16 多晶硅圖案型接地防護層 18 感應(yīng)電流20 n+摻雜區(qū) 21 圖案型接地防護層電感22 p+摻雜區(qū) 24 內(nèi)環(huán)隔離保護圈26 外環(huán)隔離保護圈 28 X形金屬線30 耗盡區(qū) 31 低襯底損耗電感結(jié)構(gòu)32 n型阱 33 低襯底損耗電感第二結(jié)構(gòu)34 耗盡區(qū)具體實施方式
請參考圖7及圖8，圖7為本發(fā)明低襯底損耗電感結(jié)構(gòu)31的示意圖，圖8為圖7電感結(jié)構(gòu)31沿切線8-8的剖面圖。本發(fā)明低襯底損耗電感結(jié)構(gòu)31是在一p型襯底10表層，使用高濃度的n型及p型兩種摻雜劑所形成的一n+摻雜區(qū)20及一p+摻雜區(qū)22，其中n+摻雜區(qū)20中含有多個n+條狀導(dǎo)線，而p+摻雜區(qū)22中亦含有多個p+條狀導(dǎo)線。n+摻雜區(qū)20及p+摻雜區(qū)22中的條狀導(dǎo)線以相互交替的方式作排列，也就是每二個n+條狀導(dǎo)線之間有一p+條狀導(dǎo)線，而每二個p+條狀導(dǎo)線之間亦有一n+條狀導(dǎo)線，并且在n+條狀導(dǎo)線及p+條狀導(dǎo)線之間有一溝槽將其分隔。于n+摻雜區(qū)20及p+摻雜區(qū)22的上方有一絕緣層12將其與一金屬線圈所形成的電感14隔離。在本實施例中，電感14可為一平衡-不平衡變壓器(balanced-unbalancedtransformer，BALLN)的任一次級側(cè)的金屬線圈。
如圖7所示，使用高濃度的n型及p型兩種摻雜劑所形成的一n+摻雜區(qū)20及一p+摻雜區(qū)22來實現(xiàn)圖案型接地防護層，n+摻雜區(qū)20及p+摻雜區(qū)22中的條狀導(dǎo)線以p型n型穿插的方式排列，而條狀導(dǎo)線的排列方向與電感14上電流的流動方向成正交，因為當(dāng)電感14上流有電流時，會產(chǎn)生一磁場穿透襯底10，襯底10上便會產(chǎn)生一反方向流動的感應(yīng)電流，該感應(yīng)電流將導(dǎo)致能量損耗，而n+摻雜區(qū)20及p+摻雜區(qū)22中的條狀導(dǎo)線便是用來阻斷電感14的磁場在襯底10上所產(chǎn)生的感應(yīng)電流。
由于現(xiàn)有使用多晶硅或金屬層來實現(xiàn)圖案型接地防護層16，會導(dǎo)致電感14下方的寄生電容值增加，而降低電感14的自振頻率。在本發(fā)明的電感結(jié)構(gòu)中，n+摻雜區(qū)20與p型襯底10的pn結(jié)間會產(chǎn)生一耗盡區(qū)(depletionregion)30，為了控制耗盡區(qū)30的深度，在n+摻雜區(qū)20及p+摻雜區(qū)22之間加上一反偏電壓，如圖8所示，也就是n+摻雜區(qū)20連接一高電壓，p+摻雜區(qū)22連接一低電壓，通常該低電壓為接地，利用該反偏電壓可以控制襯底10中的pn結(jié)間的耗盡區(qū)30的深度。由于pn結(jié)的耗盡區(qū)30含有一耗盡區(qū)電容，該耗盡區(qū)電容串聯(lián)于襯底與電感間的寄生電容，使整體的等效電容降低。此外，在圖7中，圖案型接地防護層外圍另含有二個環(huán)狀隔離保護圈(guard ring)，其中內(nèi)環(huán)圈24的摻雜劑與n+摻雜區(qū)20相同，并且連接到該高電壓，而外環(huán)圈26的摻雜劑則與p+摻雜區(qū)22相同，并且接到該低電壓。將p+摻雜區(qū)22及外環(huán)圈26連接至該低電壓的方法如圖中X形金屬線28所示，而圖7的各個網(wǎng)狀格25即為金屬線28連接至p+摻雜區(qū)22及外環(huán)圈26的接點。
請參考圖9，圖9為圖7的等效電路圖，其中Ls及Rs分別為電感14的電感值及電阻值，Cox為電感14與襯底10間的寄生電容，Rsub為低阻抗襯底10所造成的電阻，Cd為pn結(jié)所產(chǎn)生的耗盡區(qū)30的耗盡區(qū)電容。由圖9的等效電路圖中可知，襯底10中的pn結(jié)形成的耗盡區(qū)30的耗盡區(qū)電容Cd串聯(lián)電感14與襯底10間的寄生電容Cox，由于串聯(lián)后的等效電容Ct會變小，其關(guān)系式為1/Ct＝1/Cox+1/Cd利用耗盡區(qū)30的耗盡區(qū)電容來降低電感14下方整體的寄生電容，可以提高電感14的自振頻率以擴充電感14的應(yīng)用范圍。
請參考圖10，圖10為本發(fā)明另一低襯底損耗電感結(jié)構(gòu)33的示意圖。如圖10所示，于p型襯底10表層，先以低濃度n型摻雜劑形成n型阱32，然后在n型阱32區(qū)域內(nèi)，使用高濃度的n型及p型兩種摻雜劑所形成的n+摻雜區(qū)20及p+摻雜區(qū)22來實現(xiàn)圖案型接地防護層，其中n+摻雜區(qū)20中含有多個n+條狀導(dǎo)線，而p+摻雜區(qū)22中亦含有多個p+條狀導(dǎo)線，n+摻雜區(qū)20及p+摻雜區(qū)22中的條狀導(dǎo)線以相互交替的方式排列，也就是每二個n+條狀導(dǎo)線之間有一p+條狀導(dǎo)線，而每二個p+條狀導(dǎo)線之間亦有一n+條狀導(dǎo)線，并且在n+條狀導(dǎo)線及p+條狀導(dǎo)線之間有一溝槽將其分隔。n+摻雜區(qū)20及p+摻雜區(qū)22中條狀導(dǎo)線的排列方向與電感14之上電流的流動方向成正交，當(dāng)電感14上流有電流時，會產(chǎn)生一磁場穿透襯底10，襯底10上便會產(chǎn)生一反方向流動的感應(yīng)電流，而n+摻雜區(qū)20及p+摻雜區(qū)22中的條狀導(dǎo)線便是用來阻斷電感14的磁場在襯底10上所產(chǎn)生的感應(yīng)電流。
請參考圖11，圖11為圖10電感結(jié)構(gòu)沿切線11-11的剖面圖。由于現(xiàn)有使用多晶硅或金屬層來實現(xiàn)圖案型接地防護層16，會導(dǎo)致電感14下方的寄生電容值增加，而降低電感14的自振頻率。為了降低電感14下方整體的寄生電容，在本發(fā)明的電感結(jié)構(gòu)的第二實施例中，利用在p+摻雜區(qū)22及n型阱32之間的pn結(jié)產(chǎn)生一耗盡區(qū)30，耗盡區(qū)30含有一耗盡區(qū)電容，由于該耗盡區(qū)電容串聯(lián)于襯底10與電感14間的寄生電容，使整體的等效電容降低。如圖11所示，在n+摻雜區(qū)20及p+摻雜區(qū)22之間加上一反偏電壓，也就是n+摻雜區(qū)20連接一高電壓，p+摻雜區(qū)22連接一低電壓，通常該低電壓為接地，如此，便可利用該反偏電壓控制襯底10中pn結(jié)間的耗盡區(qū)30的深度。此外，n型阱32與p型襯底10間的pn結(jié)所形成的耗盡區(qū)34，可以隔離電感14與其他電路，避免互相干擾。
在圖10中，圖案型接地防護層外圍也含有二個環(huán)狀隔離保護圈，其中內(nèi)環(huán)圈24的摻雜劑與n+摻雜區(qū)20相同，并且連接到該高電壓，而外環(huán)圈26的摻雜劑則與p+摻雜區(qū)22相同，并且接到該低電壓。與圖7中不同的是，圖10中的環(huán)狀隔離保護圈的內(nèi)環(huán)圈24位于n型阱32之內(nèi)，而外環(huán)圈26則位于n型阱32之外。而連接p+摻雜區(qū)22及外環(huán)圈26至該低電壓的方法如圖中X金屬線28所示，而圖10的各個網(wǎng)狀格25即為金屬線28連接至p+摻雜區(qū)22及外環(huán)圈26的接點。
由上述可知，本發(fā)明低襯底損耗電感結(jié)構(gòu)的兩個實施例皆使用低成本的硅襯底及標(biāo)準(zhǔn)的互補型金屬氧化半導(dǎo)體晶體管(CMOS)工藝技術(shù)來設(shè)計，可以降低芯片成本，亦不須更改工藝技術(shù)。在本發(fā)明低襯底損耗電感結(jié)構(gòu)中，利用兩種高濃度n型及p型摻雜劑所形成的圖案型接地防護層，可以防止電感14的磁場在襯底10上所造成的感應(yīng)電流，以減少襯底10上的能量損耗，提高電感14的品質(zhì)因數(shù)。于該圖案型接地防護層中的n+型摻雜區(qū)20及p+型摻雜區(qū)22加上一反偏電壓，控制襯底10中的pn結(jié)產(chǎn)生的耗盡區(qū)30的深度，耗盡區(qū)30中的耗盡區(qū)電容可以降低電感14下方的整體寄生電容，提高電感14的自振頻率及電感14的應(yīng)用范圍。此外圖案型接地防護層中的兩種摻雜區(qū)的其中一種與襯底10屬于相同的形態(tài)，如p型襯底10中的p+摻雜區(qū)22或n型阱32中的n+摻雜區(qū)20，可使電感14下方的襯底10區(qū)域透過條狀導(dǎo)線，而使得電位可以平均分布。
與現(xiàn)有技術(shù)相比，本發(fā)明的電感結(jié)構(gòu)主要是利用n型及p型兩種高濃度摻雜區(qū)來實現(xiàn)圖案型接地防護層，除了可以防止電感的磁場在穿透襯底時產(chǎn)生的感應(yīng)電流所造成的能量損耗，也可以避免現(xiàn)有使用多晶硅或金屬層來實現(xiàn)圖案型接地防護層，導(dǎo)致電感下方的寄生電容值增加，而降低電感的自振頻率。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種電感元件，其包含一襯底；多個條狀摻雜區(qū)，以p型、n型交替的方式形成于該襯底內(nèi)；一絕緣層，形成于該襯底的上方；以及一金屬線圈，形成于該絕緣層上；其中該絕緣層隔離該金屬線圈及該多個條狀摻雜區(qū)，且該多個條狀摻雜區(qū)的排列方式是與該金屬線圈成正交。
2.如權(quán)利要求1所述的電感元件，其中該多個條狀摻雜區(qū)形成一圖案型接地防護層。
3.如權(quán)利要求2所述的電感元件，其中該多個p型條狀摻雜區(qū)連接至一低電壓，該多個n型條狀摻雜區(qū)連接至一高電壓，用來增加p-n結(jié)的耗盡區(qū)。
4.如權(quán)利要求3所述的電感元件，其另包含一內(nèi)環(huán)圈摻雜區(qū)，其是一n型摻雜區(qū)，設(shè)于該圖案型接地防護層的外圍，并連接于該高電壓，以及一外環(huán)圈摻雜區(qū)，其是一p型摻雜區(qū)，設(shè)于該內(nèi)環(huán)摻雜區(qū)的外圍，并連接于該低電壓。
5.如權(quán)利要求1所述的電感元件，其中該金屬線圈是一變壓器的任一次級側(cè)。
6.如權(quán)利要求5所述的電感元件，其中該變壓器是平衡-不平衡變壓器。
7.如權(quán)利要求1所述的電感元件，其中該襯底為一p型襯底。
8.如權(quán)利要求7所述的電感元件，其另包含一n型阱，形成于該襯底上，而該多個p型及n型摻雜區(qū)形成于該n型阱內(nèi)。
9.一種電感元件，其包含一p型襯底；一n型阱，形成于該p型襯底上；多個條狀摻雜區(qū)，以p、n型交替的方式形成于該n型阱內(nèi)；一絕緣層，形成于該襯底的上方；以及一金屬線圈，形成于該絕緣層上；其中該絕緣層隔離該金屬線圈及該多個條狀摻雜區(qū)，且該多個條狀摻雜區(qū)的排列方式是與該金屬線圈成正交。
全文摘要
本發(fā)明提供一種低襯底損耗電感，其由半導(dǎo)體集成電路技術(shù)所制造。該低襯底損耗電感包含一襯底，多個p型摻雜區(qū)及多個n型摻雜區(qū)，以交替的方式形成于該襯底內(nèi)，一絕緣層，形成于該襯底的上方，以及一金屬線圈，形成于該絕緣層上。該絕緣層隔離該金屬線圈及該多個p型、n型摻雜區(qū)，且該多個p型、n型摻雜區(qū)的排列方式是與該金屬線圈成正交。
文檔編號H01F17/00GK1416145SQ0215486
公開日2003年5月7日 申請日期2002年12月3日 優(yōu)先權(quán)日2002年12月3日
發(fā)明者游永杰 申請人:威盛電子股份有限公司