專利名稱：高密度多芯片模塊的制作方法
技術領域：
本實用新型涉及一種高密度多芯片模塊，尤其是一種多芯片以面對背(face-to-back)內聯(lián)線的三度空間堆棧方式，整合主動組件及被動組件的多芯片模塊，可提高構裝集成電路的品質、加速制程運作的效率、并可增加構裝集成電路內的電路密度。
集成電路藉由一硅晶圓經過復雜的蝕刻、摻雜、沉積及切割等技術，在集成電路設備中制造出來。一硅晶圓至少包含一集成電路芯片，每一芯片代表一單獨的集成電路。最后，此芯片可藉由包圍在芯片四周的塑料灌膠混合物(Molding Compound)構裝起來，且有多樣化的針腳露出和互相連接的設計。例如提供一相當平坦構裝的M型雙列直插式構裝體(M Dual-In-Line-Package；M-Dip)，該構裝體有兩列平行的引腳從底部穿通孔中延伸出來，接觸并固定于在下面的集成電路板上。容許較高密度集成電路的印刷電路板為單列式構裝體(Single-In-Line-Package；SIP)和小外型接腳構裝(Small Outline J-leaded；SOJ)，其為采用模型的構裝。
依照構裝中組合的集成電路芯片數目，構裝集成電路的種類大致可分為單芯片構裝(Single Chip Package；SCP)與多芯片構裝(MultichipPackage；MCP)兩大類，多芯片構裝也包括多芯片模塊構裝(MultichipModule；MCM)。若依照組件與電路板的接合方式，構裝集成電路可區(qū)分為引腳插入型(Pin-Through-Hole；PTH)與表面黏著型(Surface MountTechnology；SMT)兩大類。引腳插入型組件的引腳為細針狀或是薄板狀金屬，以供插入腳座(Socket)或電路板的導孔(Via)中進行焊接固定。而表面黏著型的組件則先黏貼于電路板上后再以焊接的方式固定。目前所采用的較先進的構裝技術為芯片直接黏結(Direct Chip Attach；DCA)構裝，以降低構裝集成電路的體積的大小，并增加構裝集成電路內部的電路的積集度。芯片直接黏結的技術為直接將集成電路的芯片(Integrated Circuit Chip)固定至基板(Substrate)上，再進行電路的連結。
參照

圖1所示，此為傳統(tǒng)的技術是在封裝基板上布置多芯片的結構。在圖1A中，多數個芯片10可藉由多數個焊接凸塊20覆晶連接于基板30上，或是先將部分多數個芯片10黏結于基板30上，再將芯片10與基板30藉由引線35相互連接，以使訊號能夠在芯片與基板之間傳遞。最后在芯片上覆蓋封膠40，以保護基板上的多數個芯片10。在圖1B中，多數個芯片10則是以堆棧的方式與基板30相互連結。
在上述傳統(tǒng)技術中，多數個芯片均直接或間接連結至基板上，并藉由基板的電路繞線(routing)來彼此電性溝通，會增加傳統(tǒng)技術中基板本身電路繞線的困難度，并因芯片與芯片之間的距離較大而造成構裝集成電路的體積無法順利縮小而增加封裝體尺寸，故而提高基板的成本，更因為芯片之間電路溝通的路徑較長，而使電性效能受限。雖然目前業(yè)界已提出整合主動組件及被動組件的多功能的單一芯片(Silicon on a Chip；SOC)的解決方案，但其設計及制程的困難度仍高，且價格較貴。
本實用新型的第二個目的為利用在集成電路底材形成多數個導通插塞，并以此導通插塞連結多數個芯片而形成高密度多芯片模塊，以簡化多芯片模塊的制程步驟，并容易整合主動組件及被動組件。
本實用新型的第三個目的為利用在集成電路底材形成多數個導通插塞，并以此導通插塞連結多數個芯片而形成高密度多芯片模塊，以提高多芯片模塊封裝的良率及其電性的表現(Electrical Performance)。
根據以上所述的目的，本實用新型提供了一種高密度多芯片模塊，利用在集成電路底材形成多數個導通插塞，并以此導通插塞連結多數個芯片而形成高密度多芯片模塊。本實用新型首先在一集成電路底材上依序形成一絕緣層及多層內聯(lián)線層，其中多層內聯(lián)線層的第一表面設有多數個第一焊墊、第二表面設有多數個第二焊墊。接著，利用研磨制程以減少集成電路底材的厚度至約為10至500微米。接下來再進行蝕刻制程依序貫穿集成電路底材及絕緣層，以于其內形成多數個導通孔(via)，其中任一導通孔的底部均露出第二焊墊。接下來在多數個導通孔內填入金屬以形成多數個導通插塞，并在任一導通插塞的表面上形成第三焊墊。最后，可將至少一芯片電性連接至此第三焊墊，其中該芯片可為主動芯片或被動芯片或上述兩者，并針對任一主動芯片與第三焊墊接觸處進行覆晶接合構裝制程，即可完成本實用新型的高密度多芯片模塊。
圖中符號說明10 芯片20 焊接凸塊30 基板35 引線40 封膠100 晶圓底材102 晶圓底材的第一表面104 晶圓底材的第一表面110 絕緣層120 多層內聯(lián)線層122 多層內聯(lián)線層的第一表面124 多層內聯(lián)線層的第二表面131 第一焊墊132 第二焊墊140 導通孔150 導通插塞170 第三焊墊
200 主動式芯片210 第一焊接凸塊250 被動式芯片260 電極400 覆晶填充物500 基板510 第四焊墊520 第二焊接凸塊600 IC芯片610 高密度多芯片模塊的底材620 第三焊接凸塊630 覆晶填充物本實用新型提供了一種高密度多芯片模塊，利用在集成電路底材形成多數個導通插塞，并以此導通插塞連結多數個芯片而形成高密度多芯片模塊，以提高芯片聚集的密度。參照圖2所示，此為本實用新型實施例所提供的集成電路底材并在該底材上形成一絕緣層、一多層內聯(lián)線層、與第一及第二焊墊的示意圖。本實用新型首先提供一集成電路硅晶圓底材100，并在晶圓底材100第一表面102上形成一絕緣層110。接下來在此絕緣層110的表面上形成多層內聯(lián)線層120，其中多層內聯(lián)線層120的第一表面122形成有多數個第一焊墊131、第二表面124形成有多數個第二焊墊132。接下來進行一研磨的程序由晶圓底材100的一第二表面104上移除部分的晶圓底材100，以減少該晶圓底材100的厚度。通常在經過研磨制程后，晶圓底材的厚度大約為10至500微米(micron meter)，且此研磨的程序大部分采用化學機械研磨的制程。
參照圖3所示，此為在晶圓底材內形成多數個導通孔的示意圖。當利用研磨的方式由晶圓底材100的第二表面104縮小晶圓底材100的厚度后，隨即由晶圓底材100的第二表面104上進行蝕刻的制程，以移除部分的晶圓底材100及部分的絕緣層110，在晶圓底材100及絕緣層110內形成多數個導通孔140，其中任一導通孔140的底部均露出該第二焊墊132。在蝕刻的過程中，首先在部分的晶圓底材100的第二表面104上形成一第一光阻層。接下來即可利用離子束蝕刻、反應式離子蝕刻(Reactive Ion Etching)、化學蝕刻(Chemical Etching)、雷射蝕刻、紫外光蝕刻、或是電化學蝕刻等制程依序移除部分的晶圓底材100及部分的絕緣層110。最后移除此第一光阻層即可在晶圓底材100與絕緣層110內形成多數個導通孔140，并露出多層內聯(lián)線層120的第二焊墊132。
參照圖4所示，此為在晶圓底材及絕緣層內形成多數個導通插塞，并在任一導通插塞的表面形成一第三焊墊的示意圖。當在晶圓底材100及絕緣層110內形成多數個導通孔140后，隨即可在晶圓底材的第二表面上形成一第二光阻層并在多數個導通孔140內形成一金屬層150，其中此金屬層150的材質為鎢或銅或其它金屬，且此金屬層150將填滿任一導通孔。最后移除第二光阻層與多余的金屬層150以在晶圓底材100及絕緣層110內形成多數個導通插塞。此些導通插塞的用途即為用來連接多層內聯(lián)線層120與其它組件，以使訊號能在多層內聯(lián)線層120與其它組件之間傳遞。在晶圓底材100及絕緣層110內形成多數個導通插塞150之后，隨即在在晶圓底材的第二表面上形成一第三光阻層，并在任一導通插塞150的表面上形成一第三焊墊170。最后移除第三光阻層即可完成本實用新型的高密度多芯片模塊的底材。其中第三焊墊170的位置即為后續(xù)與其它組件電性接觸的位置。
參照圖5所示，此為將多數個芯片連接第三焊墊并進行覆晶接合構裝的示意圖。所采用的多數個芯片分為兩種形式的芯片，一種為主動式芯片(Active Chip)200，另一種為被動式芯片(Passive Chip)250。主動式芯片200為一覆晶芯片(Flip-Chip)，其上包含多數個第一焊接凸塊210。當多數個第一焊接凸塊210黏結至第三焊墊170上時，即可將主動式芯片電性連結于高密度多芯片模塊的底材300上。被動式芯片250上則包含多數個電極260。當多數個電極260黏結至第三焊墊170上時，即可將被動式芯片電性連結于高密度多芯片模塊的底材300上。最后進行一覆晶接合構裝制程，以將覆晶填充物400充填至各芯片與高密度多芯片模塊底材300之間，用以保護多數個芯片200及250與高密度多芯片模塊底材300之間的接合處即可完成本實用新型的高密度多芯片模塊。由于在本實用新型的高密度多芯片模塊上，被動式芯片可被設計安排在主動式芯片的旁邊，因此將可改善構裝集成電路的電性表現。由于本實用新型先對多數個芯片進行一模塊化制程，因此訊號在多數個芯片之間的傳遞不再像是傳統(tǒng)技術一樣必須經由基板上的電路傳遞，因此本實用新型所提供的芯片不但可縮小多芯片封裝的體積，更可提高多芯片封裝體的效能。
當本實用新型的高密度多芯片模塊制作完成之后，隨即可視制程與產品需求的不同做各種變化，以下所述的實施例僅為應用本實用新型的兩種方式，但并不限制本實用新型的范圍。
參照圖6所示，此為將本實用新型的高密度多芯片模塊黏結至封裝基板上的示意圖。首先提供一封裝基板500且此基板的表面上包含多數個第四焊墊510。接下來可將多數個第二焊接凸塊520黏結至高密度多芯片模塊上的多層內聯(lián)線層的第一表面122上的第一焊墊131上。最后將多數個第二焊接凸塊520以覆晶接合方式黏結至基板500表面上的多數個第四焊墊510，上即可一多芯片模塊封裝體結構。
參照圖7所示，此為將本實用新型另一實施例的高密度多芯片模塊黏結至基板上的示意圖。本實施例中一被動芯片250及一主動IC芯片200分別連結并堆棧于另一IC芯片600的背面，而該IC芯片600則覆晶堆棧于如前述的多芯片模塊底材610，焊接凸塊之間包含覆晶填充物630以保護焊接凸塊與高密度多芯片模塊。高密度多芯片模塊中諸芯片的電性連接方式均是利用本實用新型所提出的面對背內聯(lián)線的三度空間堆棧方式，以增加各芯片間訊號傳輸的效能。當然，堆棧的層數及芯片數目將不限于本實施例。當本實用新型的高密度多芯片模塊形成之后，還可視產品的需求與另一多芯片模塊的底材以覆晶方式相互結合。
綜合上述，本實用新型提供了一種高密度多芯片模塊，利用在集成電路底材形成多數個導通插塞，并以此導通插塞連結多數個芯片，以面對背內聯(lián)線的三度空間堆棧方式完成芯片間的電性連接，而形成高密度多芯片模塊，以提高芯片聚集的密度。本實用新型首先在一集成電路底材上依序形成一絕緣層及多層內聯(lián)線層，其中多層內聯(lián)線層的第一表面設有多數個第一焊墊、第二表面設有多數個第二焊墊。接著，利用研磨制程以減少集成電路底材的厚度，其中此研磨的制程通常為化學機械研磨制程。經過此研磨制程后，晶圓底材的厚度大約為10至500微米。接下來進行蝕刻的制程依序貫穿集成電路底材及絕緣層，以于其內形成多數個導通孔，其中任一導通孔的底部均露出第二焊墊。接下來在多數個導通孔內填入金屬以形成多數個導通插塞，并在任一導通插塞的表面上形成第三焊墊。最后，可將至少一芯片電性連接至此第三焊墊，其中該芯片可為主動芯片或被動芯片或上述兩者，并針對任一主動芯片與第三焊墊接觸處進行覆晶接合構裝制程，即可完成本實用新型的高密度多芯片模塊。利用本實用新型所提出的面對背內聯(lián)線的三度空間堆棧方式，可增加各芯片間訊號傳輸的效能，且模塊中芯片的數目及堆棧的層數可任意組合，并可同時整合主動及被動組件于同一芯片模塊中。利用本實用新型的高密度多芯片模塊可簡化多芯片組件的制程步驟并可提高多芯片模塊構裝的品質。利用本實用新型的高密度多芯片模塊更可改善多芯片模塊構的裝電性表現，不僅具有實用功效外，并且為前所未見的設計，具有顯著的功效性與進步性。
以上所述僅為本實用新型的較佳實施例而已，并非用以限定本實用新型的申請專利范圍；凡其它未脫離本實用新型所揭示的精神下所完成的等效改變或修飾，均應包含在權利要求所限定的專利范圍內。
權利要求1.一種高密度多芯片模塊結構，其中該結構包含一第一多芯片模塊底材，包含一集成電路底材，包含一第一表面與一第二表面；一絕緣層，位于該集成電路底材的該第一表面上；一多層內聯(lián)線結構，其特征在于，位于該絕緣層上，包含一第三表面與一第四表面，其中該第四表面系為該絕緣層與該多層內聯(lián)線結構的界面，且該第三表面設有多數個第一焊墊、該第四表面設有多數個第二焊墊；多數個導通插塞，貫穿該集成電路底材與該絕緣層，并分別與該些第二焊墊相接觸；多數個第三焊墊，位于該集成電路底材的第二表面，并分別與該些導通插塞相接觸；及多數個芯片，位于該集成電路底材的該第二表面上且電性連接至該些第三焊墊。
2.如權利要求1所述的高密度多芯片模塊結構，其特征在于，上述的該集成電路底材系為硅晶圓基材。
3.如權利要求1所述的高密度多芯片模塊結構，其特征在于，上述的芯片系為主動式芯片。
4.如權利要求3所述的高密度多芯片模塊結構，其特征在于，上述的主動式芯片系以覆晶接合方式固定于該集成電路底材的該第二表面上。
5.如權利要求1所述的高密度多芯片模塊結構，其特征在于，上述的芯片系為被動式芯片。
6.如權利要求1所述的高密度多芯片模塊結構，其特征在于，上述的該多數個芯片系分別各自電性連接至該集成電路底材的該些第三焊墊。
7.如權利要求1所述的高密度多芯片模塊結構，其特征在于，上述的該多數個芯片系包括下述結構至少一芯片系電性連結并堆棧于一第一主動式芯片的背面，其中該第一主動式芯片系以覆晶接合方式固定于所述的第一多芯片模塊底材。
8.如權利要求7所述的高密度多芯片模塊結構，其特征在于，上述的至少一芯片系包括一第二主動式芯片，其系以覆晶接合方式固定于該第一主動式芯片的背面。
9.如權利要求7所述的高密度多芯片模塊結構，其特征在于，上述的至少一芯片系包括一被動式芯片。
專利摘要本實用新型涉及一種高密度多芯片模塊(Multi Chip Module；MCM)。這種高密度多芯片模塊首先在一集成電路底材上依序形成一絕緣層及多層內聯(lián)線層，其中多層內聯(lián)線層的第一表面設有多數個第一焊墊、第二表面設有多數個第二焊墊。接著，利用研磨制程以減少集成電路底材的厚度，接下來再進行蝕刻制程依序貫穿集成電路底材及絕緣層，以于其內形成多數個導通孔，其中任一導通孔的底部均露出第二焊墊。接下來在多數個導通孔內填入金屬以形成導通插塞，并在任一導通插塞的表面上形成第三焊墊。最后，可將至少一芯片電性連接至此第三焊墊，并針對任一芯片與第三焊墊接觸處進行一覆晶接合構裝制程，即可完成本實用新型的高密度多芯片模塊。
文檔編號H01L23/48GK2593365SQ0229447
公開日2003年12月17日 申請日期2002年12月31日 優(yōu)先權日2002年12月31日
發(fā)明者何昆耀, 宮振越 申請人:威盛電子股份有限公司