專(zhuān)利名稱(chēng)：互補(bǔ)型mis器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及半導(dǎo)體器件，特別涉及平衡p通道MIS晶體管和n通道MIS晶體管的載流子遷移率的互補(bǔ)型MIS器件。
背景技術(shù)：
CMOS電路是含有p通道MOS晶體管和n通道MOS晶體管的基本電子電路，而構(gòu)成所述CMOS電路的CMOS器件被廣泛應(yīng)用于各種電子裝置中。
以往，CMOS器件形成在可形成優(yōu)質(zhì)熱氧化膜的Si基片的(100)面上。
但是在Si基片的(100)面上，電子和空穴間的有效質(zhì)量和晶格散射幾率明顯不同，其結(jié)果，電子遷移率與空穴遷移率相比大了2～3倍。
圖1表示典型的CMOS反相器10的電路。
參照?qǐng)D1，CMOS反相器10通過(guò)串聯(lián)連接p通道MOS晶體管11和n通道MOS晶體管12而構(gòu)成，并形成同時(shí)向p通道MOS晶體管和n通道MOS晶體管供給輸入信號(hào)的結(jié)構(gòu)。
在這種CMOS反相器中，如上所述的那樣，p通道MOS晶體管的空穴遷移率，進(jìn)而電流驅(qū)動(dòng)能力只是n通道MOS晶體管的電子遷移率的1/2～1/3。因此，從CMOS器件整體出發(fā)，為了實(shí)現(xiàn)足夠的電流驅(qū)動(dòng)能力以及動(dòng)作速度，在以往的CMOS反相器中，需要將p通道MOS晶體管11的通道寬度W1設(shè)定為n通道MOS晶體管12的通道寬度W2的2～3倍。
但是，在以往的裝置中，會(huì)產(chǎn)生導(dǎo)致p通道MOS晶體管的通道區(qū)域的面積比n通道MOS晶體管的通道區(qū)域的面積大，或在設(shè)計(jì)微小化的高速集成電路裝置時(shí)需要排列大小不同的元件等的各種困難。此外，在面積大的p通道MOS晶體管中寄生電容也增大，其結(jié)果會(huì)產(chǎn)生動(dòng)作速度下降，電力消耗增大的問(wèn)題。
另外，由于p通道MOS晶體管和n通道MOS晶體管的特性如上述那樣不對(duì)稱(chēng)，因此，這種CMOS電路表現(xiàn)出非線性動(dòng)作特性，從而限制了在要求線性動(dòng)作的模擬電路等中的應(yīng)用。
此外，如上所述，以CMOS電路為主的半導(dǎo)體器件以往在Si基片的(100)面上形成，但是由于硅結(jié)晶的(100)面的原子密度低，容易分裂，因此，增大晶片的直徑時(shí)，也有處理變得困難的問(wèn)題。

發(fā)明內(nèi)容
因此，本發(fā)明的總的目的是提供一種解決上述問(wèn)題的新型實(shí)用的半導(dǎo)體器件及其制造方法。
本發(fā)明更具體的目的是提供一種平衡p通道MOS晶體管和n通道MOS晶體管之間的電流驅(qū)動(dòng)能力的CMOS器件。
本發(fā)明的另一目的是提供一種互補(bǔ)型MIS器件，其特征在于，所述互補(bǔ)型MIS器件由以下部分構(gòu)成半導(dǎo)體基片，具有作為主面的第一結(jié)晶面，并被分劃成p通道MIS晶體管區(qū)域和n通道MIS晶體管區(qū)域；p通道MIS晶體管，包括第一半導(dǎo)體結(jié)構(gòu)，作為所述半導(dǎo)體基片的一部分形成在所述p通道MIS晶體管區(qū)域中，由一對(duì)側(cè)壁面和頂面構(gòu)成，其中，所述一對(duì)側(cè)壁面由不同于所述第一結(jié)晶面的第二結(jié)晶面形成，所述頂面由不同于所述第二結(jié)晶面的第三結(jié)晶面形成；第一柵極絕緣膜，形成在所述p通道MIS晶體管區(qū)域中，以均勻的厚度實(shí)際覆蓋所述主面和所述第一半導(dǎo)體結(jié)構(gòu)的側(cè)壁面及頂面；第一柵電極，形成在所述p通道MIS晶體管區(qū)域中，通過(guò)所述第一柵極絕緣膜連續(xù)覆蓋在所述主面和所述第一半導(dǎo)體結(jié)構(gòu)的側(cè)壁面及頂面上；第一及第二p型擴(kuò)散區(qū)域，在所述p通道MIS晶體管區(qū)域內(nèi)，形成在所述半導(dǎo)體基片及所述第一半導(dǎo)體結(jié)構(gòu)中的所述第一柵電極的一側(cè)和另一側(cè)上，并均沿著所述半導(dǎo)體基片主面和所述第一半導(dǎo)體結(jié)構(gòu)的側(cè)壁面以及頂面連續(xù)延伸；以及n通道MIS晶體管，包括第二半導(dǎo)體結(jié)構(gòu)，作為所述半導(dǎo)體基片的一部分形成在所述n通道MIS晶體管區(qū)域中，由一對(duì)側(cè)壁面和頂面構(gòu)成，其中，所述一對(duì)側(cè)壁面由不同于所述第一結(jié)晶面的第四結(jié)晶面形成，所述頂面由不同于所述第四結(jié)晶面的第五結(jié)晶面形成；第二柵極絕緣膜，形成在所述n通道MIS晶體管區(qū)域中，以均勻的厚度實(shí)際覆蓋所述主面和所述第二半導(dǎo)體結(jié)構(gòu)的側(cè)壁面及頂面；第二柵電極，形成在所述n通道MIS晶體管區(qū)域中，通過(guò)所述第二柵極絕緣膜連續(xù)覆蓋在所述主面和所述第二半導(dǎo)體結(jié)構(gòu)的側(cè)壁面及頂面上；第一及第二n型擴(kuò)散區(qū)域，在所述n通道MIS晶體管區(qū)域內(nèi)，形成在所述半導(dǎo)體基片及所述第二半導(dǎo)體結(jié)構(gòu)中的所述第二柵電極的一側(cè)和另一側(cè)上，并均沿著所述半導(dǎo)體基片主面和所述第二半導(dǎo)體結(jié)構(gòu)的側(cè)壁面及頂面連續(xù)延伸；其中，設(shè)定所述第一半導(dǎo)體結(jié)構(gòu)的頂面和側(cè)壁面的寬度以及所述第二半導(dǎo)體結(jié)構(gòu)的頂面和側(cè)壁面的寬度，使得所述p通道MIS晶體管的電流驅(qū)動(dòng)能力與所述n通道MIS晶體管的電流驅(qū)動(dòng)能力實(shí)際平衡。
本發(fā)明的另一目的是提供一種互補(bǔ)型MIS器件，其特征在于，所述互補(bǔ)型MIS器件由以下部分構(gòu)成半導(dǎo)體基片；n通道MIS晶體管，包括第一柵電極，在所述半導(dǎo)體基片的主面上通過(guò)第一柵極絕緣膜在第一結(jié)晶方位上形成；第一及第二n型擴(kuò)散區(qū)域，形成在所述半導(dǎo)體器件基片中的所述第一柵電極的一側(cè)和另一側(cè)上；以及p通道MIS晶體管，包括第二柵電極，在所述半導(dǎo)體基片上通過(guò)第二柵極絕緣膜在第二結(jié)晶方位上形成；第一及第二p型擴(kuò)散區(qū)域，形成在所述半導(dǎo)體器件基片中的所述第二柵電極的一側(cè)和另一側(cè)上；其中，所述第一柵電極與所述第二柵電極相互連接；所述第二p型擴(kuò)散區(qū)域與所述第一n型擴(kuò)散區(qū)域相互連接；設(shè)定所述第一結(jié)晶方位及所述第二結(jié)晶方位，使得所述p通道MIS晶體管的電流驅(qū)動(dòng)能力與所述n通道MIS晶體管的電流驅(qū)動(dòng)能力相平衡。
根據(jù)本發(fā)明，通過(guò)使用硅(100)面以外的結(jié)晶面，可以使p通道MOS晶體管和n通道MOS晶體管的電流驅(qū)動(dòng)能力平衡，從而能夠促進(jìn)CMOS器件的微小化，同時(shí)提高動(dòng)作速度。


圖1是表示以往的CMOS器件結(jié)構(gòu)的等價(jià)電路圖。
圖2是在本發(fā)明中使用的基片處理裝置的結(jié)構(gòu)示意圖。
圖3是使用圖2的基片處理裝置的硅基片氧化處理的示意圖。
圖4是使用圖2的基片處理裝置后各種結(jié)晶面上形成的氧化膜的膜質(zhì)和熱氧化膜的比較示意圖。
圖5A～圖5C是在各種結(jié)晶面上形成的p通道MOS晶體管的漏極電流特性示意圖。
圖6是本發(fā)明第一實(shí)施例的CMOS器件的結(jié)構(gòu)示意圖。
圖7是圖6的CMOS器件的部分示意圖。
圖8是本發(fā)明第二實(shí)施例的CMOS器件的結(jié)構(gòu)示意圖。
圖9是本發(fā)明第三實(shí)施例的3輸入NAND電路的結(jié)構(gòu)示意圖。
圖10是本發(fā)明第四實(shí)施例的3輸入NOR電路的結(jié)構(gòu)示意圖。
圖11是本發(fā)明第五實(shí)施例的5輸入NAND電路的結(jié)構(gòu)示意圖。
圖12是本發(fā)明第六實(shí)施例的5輸入NOR電路的結(jié)構(gòu)示意圖。
圖13是本發(fā)明第七實(shí)施例的CMOS開(kāi)關(guān)的結(jié)構(gòu)示意圖。
圖14A～圖14C是圖13的CMOS開(kāi)關(guān)的動(dòng)作說(shuō)明圖。
圖15是本發(fā)明第八實(shí)施例的推挽放大器的結(jié)構(gòu)示意圖。
具體實(shí)施例方式圖2表示本發(fā)明中用于柵極絕緣膜的形成的微波基片處理裝置20的結(jié)構(gòu)。
參照?qǐng)D2，微波處理裝置20具有通過(guò)排氣口21A排氣的處理容器21，在所述處理容器21中設(shè)有支承被處理基片24的樣品支承臺(tái)23。所述排氣口21A包圍所述樣品支承臺(tái)23四周而形成，并通過(guò)驅(qū)動(dòng)連接在所述排氣口21A上的真空泵，將多余的原子團(tuán)和在基片處理中產(chǎn)生的副生成物，從被處理基片24表面附近的處理空間沿基片表面向裝置外均勻排出。
此外，在所述處理容器21中，與所述被處理基片24相對(duì)，作為壁面的一部分形成有一般由Al2O3或石英組成的平板形狀的微波窗22，而且在所述微波窗22的內(nèi)側(cè)與所述被處理基片24相對(duì)，形成有均勻地供給處理氣體的平板形狀的噴盤(pán)(shower plate)25。
另外，在所述處理容器21的外側(cè)，與所述微波窗相結(jié)合，設(shè)有通過(guò)同軸波導(dǎo)管27供電的如徑向線縫隙天線等的微波天線26，通過(guò)以900MHz～10GHz，一般為2.45GHz的微波驅(qū)動(dòng)所述微波天線26，在所述噴盤(pán)的正下方均勻形成高密度且低能量的等離子體。
圖2的微波基片處理裝置20通過(guò)等離子體激發(fā)從噴盤(pán)25供給的處理氣體，并使用由此形成的原子團(tuán)對(duì)被處理基片24的表面進(jìn)行處理。
更具體地說(shuō)，首先對(duì)所述處理容器21的內(nèi)部進(jìn)行排氣使其成高真空狀態(tài)，接著從所述噴盤(pán)25導(dǎo)入Kr和O2的混合氣體，使所述處理容器21的內(nèi)部壓強(qiáng)達(dá)到約1Torr(約133Pa)。另外，將處理基片24的溫度設(shè)定為200～550℃，最好是400℃，并在此狀態(tài)下向所述微波天線供給微波，從而在被處理基片24的表面附近形成均勻的高密度等離子體。
所述等離子體形成的結(jié)果，Kr被激發(fā)成中間激發(fā)態(tài)，通過(guò)這樣激發(fā)的Kr*和氧分子的相互碰撞，在所述被處理基片24的表面附近高效形成氧原子O*。使用這樣形成的氧原子O*處理被處理基片表面，不僅在硅基片的(100)面上，還能在(111)面以及(110)面上，形成適于作為柵極絕緣膜的高質(zhì)量的氧化膜。
圖3對(duì)比表示通過(guò)圖2的微波基片處理裝置20氧化硅基片的(100)面、(111)面以及(110)面時(shí)Kr/O2等離子體氧化膜的成長(zhǎng)速度和熱氧化膜的成長(zhǎng)速度。
參照?qǐng)D3可知，在Kr/O2等離子體氧化膜中得到遠(yuǎn)大于熱氧化膜時(shí)的成長(zhǎng)速度，而使用活性氧原子O*的Si基片的氧化則可高效地進(jìn)行。另外通過(guò)圖3可知，在Kr/O2等離子體氧化膜中，Si原子面密度大的(111)面及(110)面上的成長(zhǎng)速度變得比(100)面上的成長(zhǎng)速度還小。這與從原料供給速率確定過(guò)程導(dǎo)出的結(jié)果一致，并暗示這樣形成的等離子體氧化膜具有優(yōu)良的膜質(zhì)。
與此相反，在Si基片的(111)面、(110)面上形成熱氧化膜時(shí)，與在(100)面上形成熱氧化膜時(shí)相比氧化膜的成長(zhǎng)速度變大，這暗示在(111)面、(110)面上形成的熱氧化膜的膜質(zhì)較差。
圖4表示對(duì)這樣形成的Kr/O2等離子體氧化膜與熱氧化膜上的表面能級(jí)密度進(jìn)行比較的結(jié)果。
參照?qǐng)D4，可知Kr/O2等離子體氧化膜不管是形成在硅的(100)面上，還是形成在(111)面、(110)面上時(shí)，其表面能級(jí)密度都比形成在(100)面上的熱氧化膜的表面能級(jí)密度還低，從而得到了質(zhì)量非常高的氧化膜。
與此相反，在形成于硅的(111)面、(110)面上的熱氧化膜中，正如從圖3的結(jié)果預(yù)測(cè)的那樣，表面能級(jí)密度非常大，因此，用于MOS晶體管的柵極絕緣膜中時(shí)，會(huì)產(chǎn)生因載流子的捕獲而引起的臨界值電壓變化或柵極漏電流增大等各種問(wèn)題。
圖5A～圖5C表示通過(guò)圖2的基片處理裝置分別在硅基片的(100)面、(111)面、及(110)面形成氧化硅膜，并將所述氧化硅膜作為柵極絕緣膜形成p通道MOS晶體管時(shí)的對(duì)應(yīng)漏極電壓的標(biāo)準(zhǔn)化漏極電流特性。圖5A、5B表示氧化硅膜通過(guò)所述Kr/O2等離子體處理形成的情況和通過(guò)熱氧化處理形成的情況。與此相對(duì)，由于通過(guò)熱氧化處理不能在(110)面上形成氧化膜，因此，在圖5C中只表示通過(guò)Kr/O2等離子體處理形成的柵極氧化膜的例子。圖5A是關(guān)于柵極長(zhǎng)度為10μm、柵極寬度為50μm的p通道MOS晶體管的結(jié)果，圖5B、圖5C是關(guān)于柵極長(zhǎng)度為10μm、柵極寬度為300μm的p通道MOS晶體管的結(jié)果。
參照?qǐng)D5A～圖5B可知，p通道MOS晶體管的漏極電流，即互導(dǎo)或電流驅(qū)動(dòng)能力，可以通過(guò)在硅的(100)面以外的結(jié)晶面，例如(111)面或(110)面上形成晶體管來(lái)使之增大，特別是在硅的(111)面上形成p通道MOS晶體管時(shí)，可獲得約為在(100)面上形成的p通道MOS晶體管1.3倍的電流驅(qū)動(dòng)能力，此外，在(110)面上形成時(shí)可獲得約1.8倍的電流驅(qū)動(dòng)能力。
圖6、7表示本發(fā)明第一實(shí)施例的CMOS器件30的結(jié)構(gòu)。其中，圖7是取出圖6的一部分來(lái)表示的圖。
參照?qǐng)D6、7，CMOS器件30形成在以(100)面為主面的Si基片31上，在所述(100)面上形成有被元件分離區(qū)域31C分隔的p型區(qū)域A和n型區(qū)域B，如圖7所示，所述區(qū)域A中的寬度為W1A、高度為HA的突出部分31A，以及所述區(qū)域B中的寬度為W1B、高度為HB的突出部分31B形成在兩側(cè)壁面上。由圖7可知，所述突出部分31A、31B的頂面由(100)面、側(cè)壁面由(110)面形成。
在圖7的Si基片31上，通過(guò)先前在圖2中說(shuō)明的基片處理裝置20均勻地形成有氧化硅膜，接著在其上面，分別在區(qū)域A和區(qū)域B上形成圖6所示的多晶硅柵電極33A及33B。另外，隨著所述柵電極33A和33B的圖案化，所述氧化硅膜也被圖案化，從而形成與所述柵電極33A對(duì)應(yīng)的柵極絕緣膜32A，以及與柵電極33B對(duì)應(yīng)的柵極絕緣膜32B。
另外，在圖6的CMOS器件30中，在所述p型區(qū)域A中對(duì)所述柵電極33A通過(guò)向自對(duì)準(zhǔn)掩膜中進(jìn)行n型雜質(zhì)的離子注入，在所述柵電極33A的兩側(cè)形成包含所述突出部分31A的n型擴(kuò)散區(qū)域31a和31b。同樣地，也在所述n型區(qū)域B的所述柵電極33B的兩側(cè)形成包含所述突出部分31B的p型擴(kuò)散區(qū)域31c和31d。其結(jié)果，在所述Si基片31上，在所述區(qū)域A中形成p通道MOS晶體管，并且在所述區(qū)域B中形成n通道MOS晶體管。
在圖6的CMOS器件中，p通道MOS晶體管具有柵極長(zhǎng)度LgA，n通道MOS晶體管具有柵極長(zhǎng)度LgB，所述柵電極33A在所述突出部分31A的各側(cè)以柵極寬度W2A/2覆蓋Si基片31的平坦部分。其結(jié)果，所述柵電極33A的(100)面上的柵極寬度包括所述突出部分31A的頂面部分成W1A+W2A。與此相反，所述柵電極33A的(110)面上的柵極寬度WA由于形成在兩側(cè)壁面上因此為2HA，其結(jié)果，在所述區(qū)域A中形成的p通道MOS晶體管的電流驅(qū)動(dòng)能力，可通過(guò)公式μp1(W1A+W2A)+2μp2HA求出。其中，μp1表示(100)面中的空穴遷移率，μp2表示(110)面中的空穴遷移率。
同樣地，在所述區(qū)域B中形成的n通道MOS晶體管的電流驅(qū)動(dòng)能力，可通過(guò)公式μn1(W1A+W2A)+2μn2HA求出。其中，μn1表示(100)面中的電子遷移率，μn2表示(110)面中的電子遷移率。
這里，在本實(shí)施例的CMOS器件30中，由于p通道MOS晶體管也形成在兩側(cè)壁面上，因此為了使其電流驅(qū)動(dòng)能力與n通道MOS晶體管的電流驅(qū)動(dòng)能力相平衡，設(shè)定所述突出部分31A、31B的寬度和高度，使其滿足公式μp1(W1A+W2A)+μp2WA＝μn1(W1A+W2A)+μn2WB其中，這里使用了WA＝2HA，WB＝2HB的關(guān)系。
尤其，在所述結(jié)構(gòu)中，通過(guò)設(shè)定所述突出部分31A、31B的高度HA和HB，使得盡管元件的面積相同，也能夠使p通道MOS晶體管和n通道MOS晶體管的電流驅(qū)動(dòng)能力平衡。
在側(cè)壁面上形成的晶體管，不一定是要在兩個(gè)側(cè)壁面上，也可以是在單個(gè)側(cè)壁面上形成。
另外，在以上說(shuō)明中柵極絕緣膜32A、32B為氧化硅膜，但是在圖2的基片處理裝置中，也可以通過(guò)形成由Ar或Kr氣體組成的稀有氣體和NH3氣體的、或者所述稀有氣體和N2氣體及H2氣體的混合氣體等離子體，來(lái)形成作為柵極絕緣膜32A、32B的氮化硅膜。另外，還可以通過(guò)向其中添加O2氣體，用氮氧化硅膜形成所述柵極絕緣膜32A、32B。此時(shí)，代替p通道MOS晶體管和n通道MOS晶體管，可得到p通道MIS晶體管和n通道MIS晶體管。
另外，在本實(shí)施例中所述基片31不只限于硅，也可以是在Si上添加了其它元素、例如Ge的SiGe基片。
圖8表示本發(fā)明第二實(shí)施例的CMOS器件40的結(jié)構(gòu)。
參照?qǐng)D8，CMOS器件40形成在以(111)面或(110)面為主面的Si基片41上，由具有在所述Si基片41上向第一方位延伸的柵電極42A的n通道MOS晶體管40A和具有在所述Si基片41上向第二方位延伸的柵電極42B的p通道MOS晶體管40B組成，在所述柵電極40A的兩側(cè)上形成有n型擴(kuò)散區(qū)域43A、44A，并且在所述柵電極40B的兩側(cè)上形成有p型擴(kuò)散區(qū)域43B、44B。
此時(shí)，通過(guò)連接所述擴(kuò)散區(qū)域44A與所述擴(kuò)散區(qū)域43B，以及連接所述柵電極42A與42B，來(lái)形成CMOS電路。
在這種CMOS器件中，p通道MOS晶體管的電流驅(qū)動(dòng)能力根據(jù)晶體管對(duì)于n通道MOS晶體管的相對(duì)方位θ而變化。在(110)面方位的硅晶片中，晶體管的源漏極方向朝向(110)方位時(shí)電流驅(qū)動(dòng)能力最大，并且在其180°旋轉(zhuǎn)方向上電流驅(qū)動(dòng)能力最小。而在此之間的角度方向上，取最大值與最小值中間的值。在p通道晶體管中，最大值與最小值的比約為2.5。另外在n通道晶體管中，最大值與最小值的比約為1.4。
由此，通過(guò)最優(yōu)化相對(duì)方位θ，可使n通道MOS晶體管40A與p通道MOS晶體管40B的電流驅(qū)動(dòng)能力平衡。
圖9表示應(yīng)用了先前任一實(shí)施例的CMOS電路的3輸入NAND電路的結(jié)構(gòu)。
參照?qǐng)D9，3輸入NAND電路含有串聯(lián)連接在與輸出端子連接的輸出線和接地線之間的n通道MOS晶體管Tr1～Tr3，并在輸出線VOUT和電源電壓VDD之間，并聯(lián)連接有p通道MOS晶體管Tr4～Tr6。其中，向MOS晶體管Tr1和Tr4的柵極供給輸入邏輯信號(hào)A，向MOS晶體管Tr2和Tr5的柵極供給輸入邏輯信號(hào)B，向MOS晶體管Tr3和Tr6的柵極供給輸入邏輯信號(hào)C。
在圖9的各晶體管中附注的數(shù)字表示各晶體管的相對(duì)元件面積。因此，將所有晶體管形成在硅的(100)面上時(shí)，圖示NAND電路的相對(duì)面積為18，但是，例如通過(guò)圖6或圖8所示結(jié)構(gòu)將p通道MOS晶體管Tr4～Tr6的電流驅(qū)動(dòng)能力增大到3倍時(shí)，所需的元件面積減少到1/3，其結(jié)果，NAND電路的相對(duì)面積減少到12。這樣元件面積減少的結(jié)果，在連接31級(jí)所述NAND電路而形成的環(huán)形振蕩器中，各晶體管的柵極長(zhǎng)度為0.25μm時(shí)，振蕩頻率從以往的855MHz增大到879MHz。
圖10表示應(yīng)用了先前任一實(shí)施例的CMOS電路的3輸入NOR電路的結(jié)構(gòu)。
參照?qǐng)D10，3輸入NOR電路含有并聯(lián)連接在與輸出端子連接的輸出線和接地線之間的n通道MOS晶體管Tr11～Tr13，而在輸出線VOUT和電源電壓VDD之間，串聯(lián)連接有p通道MOS晶體管Tr14～Tr16。其中，向MOS晶體管Tr11和Tr14的柵極供給輸入邏輯信號(hào)A，向MOS晶體管Tr12和Tr15的柵極供給輸入邏輯信號(hào)B，向MOS晶體管Tr13和Tr16的柵極供給輸入邏輯信號(hào)C。
在圖10的各晶體管中附注的數(shù)字表示各晶體管的相對(duì)元件面積。因此，將所有晶體管形成在硅的(100)面上時(shí)，圖示NOR電路的相對(duì)面積為30，但是，例如通過(guò)圖6或圖8所示結(jié)構(gòu)將p通道MOS晶體管Tr4～Tr6的電流驅(qū)動(dòng)能力增大到3倍時(shí)，所需的元件面積減少到1/3，其結(jié)果，NOR電路的相對(duì)面積減少到12。這樣元件面積減少的結(jié)果，在連接31級(jí)所述NOR電路而形成的環(huán)形振蕩器中，各晶體管的柵極長(zhǎng)度為0.25μm時(shí)，振蕩頻率從以往的447MHz增大到879MHz。
圖11表示應(yīng)用了先前任一實(shí)施例的CMOS電路的5輸入NAND電路的結(jié)構(gòu)。
參照?qǐng)D11，5輸入NAND電路含有串聯(lián)連接在與輸出端子連接的輸出線和接地線之間的n通道MOS晶體管Tr21～Tr25，而在輸出線VOUT和電源電壓VDD之間，并聯(lián)連接有p通道MOS晶體管Tr26～Tr30。其中，向MOS晶體管Tr21和Tr26的柵極供給輸入邏輯信號(hào)A，向MOS晶體管Tr22和Tr27的柵極供給輸入邏輯信號(hào)B，向MOS晶體管Tr23和Tr28的柵極供給輸入邏輯信號(hào)C，向MOS晶體管Tr24和Tr29的柵極供給輸入邏輯信號(hào)D，向MOS晶體管Tr25和Tr30的柵極供給輸入邏輯信號(hào)E。
在圖11的各晶體管中附注的數(shù)字表示各晶體管的相對(duì)元件面積。因此，將所有晶體管形成在硅的(100)面上時(shí)，圖示NAND電路的相對(duì)面積為40，但是，例如通過(guò)圖6或圖8所示結(jié)構(gòu)將p通道MOS晶體管Tr26～Tr30的電流驅(qū)動(dòng)能力增大到3倍時(shí)，所需的元件面積減少到1/3，其結(jié)果，NAND電路的相對(duì)面積減少到30。
圖12表示應(yīng)用了先前任一實(shí)施例的CMOS電路的5輸入NOR電路的結(jié)構(gòu)。
參照?qǐng)D12，5輸入NOR電路含有并聯(lián)連接在與輸出端子連接的輸出線和接地線之間的n通道MOS晶體管Tr41～Tr45，而在輸出線VOUT和電源電壓VDD之間，串聯(lián)連接有p通道MOS晶體管Tr46～Tr50。其中，向MOS晶體管Tr41和Tr46的柵極供給輸入邏輯信號(hào)A，向MOS晶體管Tr42和Tr47的柵極供給輸入邏輯信號(hào)B，向MOS晶體管Tr43和Tr48的柵極供給輸入邏輯信號(hào)C，向MOS晶體管Tr44和Tr49的柵極供給輸入邏輯信號(hào)D，向MOS晶體管Tr45和Tr50的柵極供給輸入邏輯信號(hào)E。
在圖12的各晶體管中附注的數(shù)字表示各晶體管的相對(duì)元件面積。因此，將所有晶體管形成在硅的(100)面上時(shí)，圖示NOR電路的相對(duì)面積為80，例如通過(guò)圖6或圖8所示結(jié)構(gòu)將p通道MOS晶體管Tr46～Tr50的電流驅(qū)動(dòng)能力增大到3倍時(shí)，所需的元件面積減少到1/3，其結(jié)果，NOR電路的相對(duì)面積減少到30。這樣元件面積減少的結(jié)果，在連接31級(jí)所述NOR電路而形成的環(huán)形振蕩器中，各晶體管的柵極長(zhǎng)度為0.25μm時(shí)，振蕩頻率從以往的207MHz增大到431MHz。
圖13表示本發(fā)明第七實(shí)施例的CMOS開(kāi)關(guān)的結(jié)構(gòu)。
參照?qǐng)D13，CMOS開(kāi)關(guān)由相互并聯(lián)連接在輸入端子VIN與輸出端子VOUT之間的p通道MOS晶體管Tr51和n通道MOS晶體管Tr52組成，并對(duì)應(yīng)于供給到各自柵電極的時(shí)鐘信號(hào)CLKp和CLKn，對(duì)供給到輸入端子VIN中的信號(hào)進(jìn)行采樣。
圖14A表示所述時(shí)鐘信號(hào)CLKp和CLKn的波形，另外，圖14B表示作為所述CMOS開(kāi)關(guān)使用形成在硅基片的(100)面上的以往p通道MOS晶體管和n通道MOS晶體管時(shí)，在輸出端子VOUT得到的輸出信號(hào)的波形。
參照?qǐng)D14A、圖14B，在時(shí)鐘信號(hào)CLKp和CLKn發(fā)生躍變時(shí)，n通道MOS晶體管Tr52和p通道MOS晶體管Tr51的導(dǎo)通被關(guān)斷，然而此時(shí)，在以往的p通道MOS晶體管Tr51中會(huì)伴隨有與大于晶體管Tr52的元件面積對(duì)應(yīng)的較大的寄生電容，其結(jié)果，導(dǎo)致輸出電壓大大降低。
與此相反，圖14C表示使用先前在本發(fā)明第一實(shí)施例或第二實(shí)施例中說(shuō)明的CMOS器件時(shí)的CMOS開(kāi)關(guān)的輸出波形。
參照?qǐng)D14C可知，在使用本發(fā)明CMOS器件的CMOS開(kāi)關(guān)中，p通道MOS晶體管Tr51的寄生電容Cp減少到與n通道MOS晶體管Tr52的寄生電容Cn相等的程度，其結(jié)果，使得輸出電壓的偏移劇減。
這樣，通過(guò)使用本發(fā)明的CMOS器件，可以實(shí)現(xiàn)響應(yīng)速度非常好的CMOS開(kāi)關(guān)。
圖15表示使用本發(fā)明第八實(shí)施例的p通道MOS晶體管Tr61和n通道MOS晶體管Tr62的B類(lèi)推挽放大器的結(jié)構(gòu)。
參照?qǐng)D15，在本實(shí)施例的B類(lèi)推挽放大器中，通過(guò)p通道MOS晶體管Tr61和n通道MOS晶體管Tr62使動(dòng)作特性及寄生元件特性平衡，從而，可以得到動(dòng)態(tài)范圍寬、頻帶寬度大以及無(wú)諧波失真的增益。
以上，以最佳實(shí)施例對(duì)本發(fā)明進(jìn)行了說(shuō)明，但是本發(fā)明并不僅限于所述特定的實(shí)施例，可以在權(quán)利要求書(shū)所記載的要點(diǎn)范圍內(nèi)做各種變形和改變。
工業(yè)實(shí)用性對(duì)于本發(fā)明，通過(guò)使用硅的(100)面以外的結(jié)晶面，可以平衡p通道MOS晶體管和n通道MOS晶體管的電流驅(qū)動(dòng)能力，從而能夠促進(jìn)CMOS器件的微小化，同時(shí)還能夠提高動(dòng)作速度。
權(quán)利要求
1.一種互補(bǔ)型MIS器件，其特征在于，所述互補(bǔ)型MIS器件由以下部分構(gòu)成半導(dǎo)體基片，具有作為主面的第一結(jié)晶面，并被分劃成p通道MIS晶體管區(qū)域和n通道MIS晶體管區(qū)域；p通道MIS晶體管，包括第一半導(dǎo)體結(jié)構(gòu)，作為所述半導(dǎo)體基片的一部分形成在所述p通道MIS晶體管區(qū)域中，由一對(duì)側(cè)壁面和頂面構(gòu)成，其中，所述一對(duì)側(cè)壁面由不同于所述第一結(jié)晶面的第二結(jié)晶面形成，所述頂面由不同于所述第二結(jié)晶面的第三結(jié)晶面形成；第一柵極絕緣膜，形成在所述p通道MIS晶體管區(qū)域中，以均勻的厚度實(shí)際覆蓋所述主面和所述第一半導(dǎo)體結(jié)構(gòu)的側(cè)壁面及頂面；第一柵電極，形成在所述p通道MIS晶體管區(qū)域中，通過(guò)所述第一柵極絕緣膜連續(xù)覆蓋在所述主面和所述第一半導(dǎo)體結(jié)構(gòu)的側(cè)壁面及頂面上；第一及第二p型擴(kuò)散區(qū)域，在所述p通道MIS晶體管區(qū)域內(nèi)，形成在所述半導(dǎo)體基片及所述第一半導(dǎo)體結(jié)構(gòu)中的所述第一柵電極的一側(cè)和另一側(cè)上，并均沿著所述半導(dǎo)體基片主面和所述第一半導(dǎo)體結(jié)構(gòu)的側(cè)壁面及頂面連續(xù)延伸；以及n通道MIS晶體管，包括第二半導(dǎo)體結(jié)構(gòu)，作為所述半導(dǎo)體基片的一部分形成在所述n通道MIS晶體管區(qū)域中，由一對(duì)側(cè)壁面和頂面構(gòu)成，其中，所述一對(duì)側(cè)壁面由不同于所述第一結(jié)晶面的第四結(jié)晶面形成，所述頂面由不同于所述第四結(jié)晶面的第五結(jié)晶面形成；第二柵極絕緣膜，形成在所述n通道MIS晶體管區(qū)域中，以均勻的厚度實(shí)際覆蓋所述主面和所述第二半導(dǎo)體結(jié)構(gòu)的側(cè)壁面及頂面；第二柵電極，形成在所述n通道MIS晶體管區(qū)域中，通過(guò)所述第二柵極絕緣膜連續(xù)覆蓋在所述主面和所述第二半導(dǎo)體結(jié)構(gòu)的側(cè)壁面及頂面上；第一及第二n型擴(kuò)散區(qū)域，在所述n通道MIS晶體管區(qū)域內(nèi)，形成在所述半導(dǎo)體基片及所述第二半導(dǎo)體結(jié)構(gòu)中的所述第二柵電極的一側(cè)和另一側(cè)上，并均沿著所述半導(dǎo)體基片主面和所述第二半導(dǎo)體結(jié)構(gòu)的側(cè)壁面及頂面連續(xù)延伸；其中，設(shè)定所述第一半導(dǎo)體結(jié)構(gòu)的頂面和側(cè)壁面的寬度以及所述第二半導(dǎo)體結(jié)構(gòu)的頂面和側(cè)壁面的寬度，使得所述p通道MIS晶體管的電流驅(qū)動(dòng)能力與所述n通道MIS晶體管的電流驅(qū)動(dòng)能力實(shí)際平衡。
2.如權(quán)利要求1所述的互補(bǔ)型MIS器件，其特征在于，所述第一結(jié)晶面和所述第三結(jié)晶面及所述第五結(jié)晶面由同一個(gè)結(jié)晶面構(gòu)成，所述第二結(jié)晶面和所述第四結(jié)晶面由同一個(gè)結(jié)晶面構(gòu)成。
3.如權(quán)利要求2所述的互補(bǔ)型MIS器件，其特征在于，設(shè)定所述第一半導(dǎo)體結(jié)構(gòu)的頂面和側(cè)壁面的寬度及所述第二半導(dǎo)體結(jié)構(gòu)的頂面和側(cè)壁面的寬度，從而設(shè)所述第一半導(dǎo)體結(jié)構(gòu)的頂面和側(cè)壁面的寬度分別為W1A和WA、所述第二半導(dǎo)體結(jié)構(gòu)的頂面和側(cè)壁面的寬度分別為W1B和WB、所述主面中的所述第一柵電極的柵極寬度為W2A、所述主面中的所述第二柵電極的柵極寬度為W2B、所述第一結(jié)晶面上的空穴遷移率為μp1、所述第二結(jié)晶面上的空穴遷移率為μp2、所述第一結(jié)晶面上的電子遷移率為μn1、以及所述第二結(jié)晶面上的電子遷移率為μn2時(shí)，使其滿足公式μp1(W1A+W2A)+μp2WA＝μn1(W1A+W2A)+μn2WB。
4.如權(quán)利要求2或3所述的互補(bǔ)型MIS器件，其特征在于，所述第一結(jié)晶面由硅的(100)面或其附近的結(jié)晶面構(gòu)成，所述第二結(jié)晶面由硅的(110)面或其附近的結(jié)晶面構(gòu)成。
5.如權(quán)利要求1至4中任一項(xiàng)所述的互補(bǔ)型MIS器件，其特征在于，所述第一及第二柵極絕緣膜由氧化膜、氮化膜或氮氧化膜形成。
6.一種互補(bǔ)型MIS器件，其特征在于，所述互補(bǔ)型MIS器件由以下部分構(gòu)成半導(dǎo)體基片；n通道MIS晶體管，包括第一柵電極，在所述半導(dǎo)體基片的主面上通過(guò)第一柵極絕緣膜在第一結(jié)晶方位上形成；第一及第二n型擴(kuò)散區(qū)域，形成在所述半導(dǎo)體器件基片中的所述第一柵電極的一側(cè)和另一側(cè)上；以及p通道MIS晶體管，包括第二柵電極，在所述半導(dǎo)體基片上通過(guò)第二柵極絕緣膜在第二結(jié)晶方位上形成；第一及第二p型擴(kuò)散區(qū)域，形成在所述半導(dǎo)體器件基片中的所述第二柵電極的一側(cè)和另一側(cè)上；其中，所述第一柵電極與所述第二柵電極相互連接；所述第二p型擴(kuò)散區(qū)域與所述第一n型擴(kuò)散區(qū)域相互連接；設(shè)定所述第一結(jié)晶方位及所述第二結(jié)晶方位，使得所述p通道MIS晶體管的電流驅(qū)動(dòng)能力與所述n通道MIS晶體管的電流驅(qū)動(dòng)能力相平衡。
7.如權(quán)利要求6所述的互補(bǔ)型MIS器件，其特征在于，所述半導(dǎo)體基片以硅的(111)面或(110)面或者其附近的結(jié)晶面為主面。
全文摘要
一種CMOS器件，包括在硅基片的(100)面上形成并具有其他結(jié)晶面的結(jié)構(gòu)，以及由在所述結(jié)構(gòu)上通過(guò)微波等離子體處理形成的高質(zhì)量的柵極絕緣膜和在其上形成的柵電極構(gòu)成的p通道MOS晶體管和n通道MOS晶體管，其中，設(shè)定所述結(jié)構(gòu)的尺寸和形狀，使得所述p通道MOS晶體管和n通道MOS晶體管之間的載流子遷移率平衡。
文檔編號(hào)H01L27/092GK1500291SQ0280754
公開(kāi)日2004年5月26日 申請(qǐng)日期2002年12月10日 優(yōu)先權(quán)日2001年12月13日
發(fā)明者大見(jiàn)忠弘, 小谷光司, 須川成利, 利, 司 申請(qǐng)人:東京毅力科創(chuàng)株式會(huì)社, 大見(jiàn)忠弘