專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置及其制造方法。特別地，本發(fā)明涉及可有效應(yīng)用于在同一布線襯底上安裝多個(gè)半導(dǎo)體芯片的多芯片模塊(MCM)或多芯片封裝(MCP)的技術(shù)。
背景技術(shù)：
作為增加快速存儲(chǔ)器和DRAM(動(dòng)態(tài)隨機(jī)存儲(chǔ)器)等的存儲(chǔ)器LSI(大規(guī)模集成電路)的容量的對(duì)策，已提出了在單一的封裝中密封其上層疊有這種存儲(chǔ)器LSI的各種存儲(chǔ)器模塊結(jié)構(gòu)。
例如，日本特開(kāi)平4-302164號(hào)公報(bào)公開(kāi)了這樣一種封裝結(jié)構(gòu)，其中，通過(guò)絕緣層以階梯狀層疊具有相同功能和相同尺寸的多個(gè)半導(dǎo)體芯片，并且從各半導(dǎo)體芯片的階梯狀部分露出的鍵合焊盤通過(guò)引線與封裝的內(nèi)部引線電連接。
另外，在日本特開(kāi)平11-204720號(hào)公報(bào)中，公開(kāi)了這樣一種封裝結(jié)構(gòu)，其中，通過(guò)熱壓結(jié)合板在絕緣襯底上安裝第1半導(dǎo)體芯片，通過(guò)熱壓結(jié)合板在第1半導(dǎo)體芯片上安裝外形尺寸小于第1半導(dǎo)體芯片的第2半導(dǎo)體芯片，通過(guò)引線使第1半導(dǎo)體芯片和第2半導(dǎo)體芯片上的鍵合焊盤和絕緣襯底上的布線層電連接，并用樹(shù)脂密封第1半導(dǎo)體芯片、第2半導(dǎo)體芯片和引線。

發(fā)明內(nèi)容
本發(fā)明人開(kāi)發(fā)了一種在一個(gè)封裝中安裝多個(gè)半導(dǎo)體芯片(以下簡(jiǎn)稱為“芯片”)的多芯片模塊。
根據(jù)本發(fā)明人開(kāi)發(fā)的多芯片模塊，具有DRAM(動(dòng)態(tài)隨機(jī)存儲(chǔ)器)的芯片、具有快速存儲(chǔ)器的芯片和具有高速微處理器(MPU超小型運(yùn)算處理裝置)的芯片被密封于單一的樹(shù)脂封裝中，其目的在于實(shí)現(xiàn)比具有由樹(shù)脂密封的多個(gè)存儲(chǔ)芯片的常規(guī)存儲(chǔ)模塊更加通用的系統(tǒng)。
另外，在這種多芯片模塊中，為了減少安裝面積，在三個(gè)芯片中，在封裝襯底的主面上并排配置并通過(guò)倒裝芯片法安裝具有DRAM的芯片和具有快速存儲(chǔ)器的芯片，而在以上兩個(gè)存儲(chǔ)芯片上層疊并按照引線鍵合法安裝具有微處理器的第3芯片。
但是，在上述結(jié)構(gòu)的多芯片模塊中，如果從高密度安裝的角度考慮，那么并排配置的兩個(gè)存儲(chǔ)芯片之間的間距為幾十微米，因此非常狹窄；另外，在這兩個(gè)存儲(chǔ)芯片上層疊第3芯片，因此，如果用成形樹(shù)脂密封這些存儲(chǔ)芯片，就會(huì)出現(xiàn)成形樹(shù)脂難于進(jìn)入兩個(gè)存儲(chǔ)芯片之間的間隙的問(wèn)題。
為了使成形樹(shù)脂的熱膨脹系數(shù)接近于硅芯片，通常在成形樹(shù)脂中混合石英填料(silica filler)。但是，石英填料的粒子直徑(例如，70-100微米)大于上述兩存儲(chǔ)芯片的間距(幾十微米)，這是難于將成形樹(shù)脂注入芯片與芯片之間的間隙的一個(gè)原因。
如果不在兩存儲(chǔ)芯片的間隙中填充成形樹(shù)脂，就會(huì)在其中形成氣穴(氣孔)。由于氣孔中的空氣反復(fù)熱膨脹，就會(huì)很大程度上以氣孔為中心使成形樹(shù)脂和芯片相互剝離。結(jié)果，例如，當(dāng)使用回流焊技術(shù)在安裝襯底上安裝MCP時(shí)，就會(huì)存在出現(xiàn)封裝裂紋的危險(xiǎn)。
本發(fā)明的目的在于，提供一種用于改善在布線襯底上安裝多個(gè)芯片并用樹(shù)脂密封其主面的多芯片模塊的可靠性、高密度密封化和低成本化的技術(shù)。
本發(fā)明的另一目的在于，提供一種改善在多個(gè)芯片上層疊另一芯片并用樹(shù)脂密封這些芯片的多芯片模塊的可靠性的技術(shù)。
本發(fā)明的又一目的在于，提供可以降低在多個(gè)芯片上層疊另一芯片并用樹(shù)脂密封這些芯片的多芯片模塊的制造成本的技術(shù)。
通過(guò)下表面的說(shuō)明和附圖，本發(fā)明的上述目的和其它目的以及新穎性特征將會(huì)變得更加明顯。
下表面簡(jiǎn)述這里公開(kāi)的本發(fā)明的典型方式。
根據(jù)本發(fā)明的多芯片模塊包含下列部分其主面上形成多個(gè)布線和多個(gè)電極焊盤的布線襯底；安裝于布線襯底的主面的第1區(qū)域中并通過(guò)多個(gè)第1凸點(diǎn)電極與布線電連接的第1半導(dǎo)體芯片；安裝于布線襯底的主面的第2區(qū)域中并通過(guò)多個(gè)第2凸點(diǎn)電極與布線電連接的第2半導(dǎo)體芯片；層疊于第1半導(dǎo)體芯片和第2半導(dǎo)體芯片上并通過(guò)多個(gè)鍵合引線與電極焊盤電連接的第3半導(dǎo)體芯片；注入第1半導(dǎo)體芯片、第2半導(dǎo)體芯片和布線襯底之間的間隙中并注入第1半導(dǎo)體芯片和第2半導(dǎo)體芯片之間形成的間隙中的第1密封樹(shù)脂；密封第1半導(dǎo)體芯片、第2半導(dǎo)體芯片和第3半導(dǎo)體芯片的第2密封樹(shù)脂。
根據(jù)本發(fā)明的多芯片模塊制造方法包含下列工序(a)準(zhǔn)備下列部分長(zhǎng)方狀襯底(稱為多布線襯底或多襯底)，它具有分成多個(gè)布線襯底形成區(qū)域的主面，并具有多個(gè)布線和在各個(gè)布線襯底形成區(qū)域中形成的多個(gè)電極焊盤；具有其上形成有多個(gè)第1凸點(diǎn)電極的主面的第1半導(dǎo)體芯片；具有其上形成有多個(gè)第2凸點(diǎn)電極的主面的第2半導(dǎo)體芯片；和第3半導(dǎo)體芯片；(b)在各個(gè)布線襯底形成區(qū)域的第1區(qū)域中配置第1半導(dǎo)體芯片，使得其主面與多布線襯底的主面相對(duì)，并在多個(gè)布線襯底形成區(qū)域的第2區(qū)域中配置第2半導(dǎo)體芯片，使得其主面與多布線襯底的主面相對(duì)，由此通過(guò)多個(gè)第1凸點(diǎn)電極使第1半導(dǎo)體芯片和多布線襯底的布線電連接，并通過(guò)多個(gè)第2凸點(diǎn)電極使第2半導(dǎo)體芯片和多布線襯底的布線電連接；(c)在第1半導(dǎo)體芯片、第2半導(dǎo)體芯片和多布線襯底之間的間隙以及在第1半導(dǎo)體芯片和第2半導(dǎo)體芯片之間形成的間隙中填充第1密封樹(shù)脂；(d)在第1半導(dǎo)體芯片和第2半導(dǎo)體芯片上層疊第3半導(dǎo)體芯片，使得其背面與第1半導(dǎo)體芯片和第2半導(dǎo)體芯片相對(duì)，然后通過(guò)多個(gè)鍵合引線將第3半導(dǎo)體芯片和多布線襯底的電極焊盤電連接；(e)用第2密封樹(shù)脂密封安裝于多布線襯底的主面上的第1半導(dǎo)體芯片、第2半導(dǎo)體芯片和第3半導(dǎo)體芯片；(f)沿多個(gè)布線襯底形成區(qū)域的邊界部分切多布線襯底，以提供分別具有安裝于其主面上的第1半導(dǎo)體芯片、第2半導(dǎo)體芯片和第3半導(dǎo)體芯片的布線襯底。


圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的平面圖。
圖2是根據(jù)本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的斷面圖。
圖3是根據(jù)本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的平面圖。
圖4是制造根據(jù)本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置時(shí)所用的多布線襯底的平面圖。
圖5是制造根據(jù)本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置時(shí)所用的多布線襯底的平面圖。
圖6是圖5中所示的多布線襯底的主要部分的放大平面圖。
圖7是圖5中所示的多布線襯底的主要部分的放大斷面圖。
圖8是圖5中所示的多布線襯底的主要部分的放大平面圖。
圖9是多布線襯底的主要部分的放大斷面圖，用于說(shuō)明本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖10是多布線襯底的主要部分的放大平面圖，用于說(shuō)明本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖11是多布線襯底的主要部分的放大斷面圖，用于說(shuō)明本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖12是多布線襯底的主要部分的放大平面圖，用于說(shuō)明本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖13是制造本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置時(shí)所用的半導(dǎo)體芯片的平面圖。
圖14是制造本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置時(shí)所用的半導(dǎo)體芯片的平面圖。
圖15是多布線襯底的主要部分的放大斷面圖，用于說(shuō)明本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖16是多布線襯底的主要部分的放大斷面圖，用于說(shuō)明本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖17是多布線襯底的主要部分的放大平面圖，用于說(shuō)明本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖18是制造本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置所用的半導(dǎo)體芯片的平面圖。
圖19是半導(dǎo)體晶片的透視圖，用于說(shuō)明本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖20是半導(dǎo)體晶片的側(cè)面圖，用于說(shuō)明本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖21是多布線襯底的放大斷面圖，用于說(shuō)明本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖22是多布線襯底的主要部分的放大平面圖，用于說(shuō)明本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖23是多布線襯底的平面圖，用于說(shuō)明本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖24是多布線襯底的主要部分的放大斷面圖，用于說(shuō)明本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖25是多布線襯底的主要部分的放大斷面圖，用于說(shuō)明本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖26是多布線襯底的主要部分的放大斷面圖，用于說(shuō)明本發(fā)明的一個(gè)實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖27是制造根據(jù)本發(fā)明的其它實(shí)施方式的半導(dǎo)體裝置時(shí)所用的半導(dǎo)體芯片的平面圖。
圖28是多布線襯底的主要部分的放大斷面圖，用于說(shuō)明本發(fā)明的其它實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖29是多布線襯底的主要部分的放大斷面圖，用于說(shuō)明本發(fā)明的其它實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖30是多布線襯底的主要部分的放大斷面圖，用于說(shuō)明本發(fā)明的其它實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖31是多布線襯底的主要部分的放大平面圖，用于說(shuō)明本發(fā)明的其它實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖32是多布線襯底的主要部分的放大斷面圖，用于說(shuō)明本發(fā)明的其它實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖33是多布線襯底的主要部分的放大斷面圖，用于說(shuō)明本發(fā)明的其它實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖34是多布線襯底的主要部分的放大斷面圖，用于說(shuō)明本發(fā)明的其它實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖35是多布線襯底的主要部分的放大斷面圖，用于說(shuō)明本發(fā)明的其它實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖36是多布線襯底的主要部分的放大斷面圖，用于說(shuō)明本發(fā)明的其它實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖37是多布線襯底的主要部分的放大斷面圖，用于說(shuō)明本發(fā)明的其它實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖38是根據(jù)本發(fā)明的其它實(shí)施方式的半導(dǎo)體裝置的斷面圖。
圖39是將圖38的一部分放大后的斷面圖。
圖40是本發(fā)明的其它實(shí)施方式的半導(dǎo)體裝置中的引腳(端子)配置圖。
圖41是多布線襯底的平面圖，用于說(shuō)明本發(fā)明的其它實(shí)施方式的半導(dǎo)體裝置中的試驗(yàn)引腳的配置。
圖42是多布線襯底的平面圖，用于說(shuō)明本發(fā)明的其它實(shí)施方式中的地址引腳群和數(shù)據(jù)引腳群的配置。
圖43是用于說(shuō)明存儲(chǔ)芯片上的地址引腳群和數(shù)據(jù)引腳群的配置的平面圖。
圖44是平面圖，用于說(shuō)明本發(fā)明的其它實(shí)施方式的半導(dǎo)體裝置中的存儲(chǔ)芯片的最優(yōu)安裝方向。
圖45(a)-(c)是平面圖，用于說(shuō)明本發(fā)明的其它實(shí)施方式的半導(dǎo)體裝置中的存儲(chǔ)芯片的最優(yōu)安裝方向。
圖46是根據(jù)本發(fā)明的其它實(shí)施方式的半導(dǎo)體裝置的斷面圖。
具體實(shí)施例方式
下面，參照附圖詳述本發(fā)明的實(shí)施方式。在用于說(shuō)明實(shí)施方式的所有附圖中，具有相同功能的部分由相同的附圖標(biāo)記表示，并不再對(duì)其進(jìn)行重復(fù)說(shuō)明。
(實(shí)施方式1)圖1是表示本實(shí)施方式的半導(dǎo)體裝置的上表面的平面圖，圖2是該半導(dǎo)體裝置的斷面圖，圖3是表示該半導(dǎo)體裝置的下表面的平面圖。
本實(shí)施方式的半導(dǎo)體裝置是在封裝襯底1的主面上安裝三個(gè)芯片2A，2B和2C并用成形樹(shù)脂3密封這些芯片2A，2B和2C的多芯片模塊(MCM)。在三個(gè)芯片2A-2C中，兩個(gè)芯片2A和2B并排配置于封裝襯底1的主面上，并通過(guò)在芯片2A、2B的主面上形成的多個(gè)Au凸點(diǎn)4與封裝襯底1上的布線5電連接。即，分別按照倒裝芯片法安裝芯片2A和2B。
用下填樹(shù)脂(密封樹(shù)脂)6填充芯片2A、2B的主面(下表面)與封裝襯底1的主面之間的間隙。例如，芯片2A是硅芯片，其上形成包括具有多個(gè)存儲(chǔ)元件的存儲(chǔ)電路的DRAM。例如，芯片2B是其上形成有快速存儲(chǔ)器的硅芯片。
配置跨過(guò)兩個(gè)芯片2A和2B的芯片2C，并通過(guò)粘合劑7使之與芯片2A和2B的上表面結(jié)合。在芯片2C的主面上形成的鍵合焊盤13通過(guò)多個(gè)Au引線8與封裝襯底1上的鍵合焊盤9電連接。即，按照引線結(jié)合法安裝芯片2C。例如，芯片2C是由包括根據(jù)程序而動(dòng)作的處理器電路的高速微處理器(MPU超小型運(yùn)算處理裝置)形成的硅芯片。
其上安裝有上述三個(gè)芯片2A、2B和2C的封裝襯底1是以包含玻璃纖維的環(huán)氧樹(shù)脂(玻璃纖維基的環(huán)氧樹(shù)脂)等的通用樹(shù)脂為主體構(gòu)成的多層布線襯底。在其主面(上表面)、下表面上以及內(nèi)部形成4-6層左右布線5。
在封裝襯底1的下表面上以陣列狀配置與布線5電連接的多個(gè)電極焊盤10。構(gòu)成多芯片模塊(MCM)的外部連接端子的焊接凸點(diǎn)11分別與電極焊盤10相連。例如，通過(guò)焊接凸點(diǎn)11在電子裝置的布線襯底上安裝多芯片模塊(MCM)。用環(huán)氧樹(shù)脂或丙烯酸樹(shù)脂等的焊料抗蝕劑(絕緣膜)12涂敷封裝襯底1的主面和下表面，但布線5和芯片2A、2B之間以及鍵合焊盤9和電極焊盤10之間的連接表面除外。
現(xiàn)在說(shuō)明上述多芯片模塊(MCM)的尺寸的一例。封裝襯底1的外形尺寸為縱×橫＝13mm×13mm，厚度為0.3mm。安裝于封裝襯底1上的各芯片2A、2B和2C的厚度分別為0.15mm。并排配置的兩個(gè)芯片2A和2B的間距為20-100μm。密封芯片2A、2B和2C的成形樹(shù)脂3的厚度為0.66mm，從成形樹(shù)脂3的上表面到各焊接凸點(diǎn)11之間的距離，即多芯片模塊(MCM)的安裝高度為1.468mm。
下面，參照?qǐng)D4-26順序說(shuō)明上述本實(shí)施方式的半導(dǎo)體裝置的制造方法。
圖4-8表示制造多芯片模塊(MCM)所用的長(zhǎng)方形襯底(以下稱“多布線襯底或多布線襯底100”)。其中，圖4表示該多布線襯底100的主面(芯片安裝面)的整體平面圖，圖5表示多布線襯底100的背面的整體平面圖，圖6是表示多布線襯底100的一部分的平面圖和側(cè)面圖，圖7是表示多布線襯底100的一部分的斷面圖，圖8是表示多布線襯底100的一部分(對(duì)應(yīng)于一個(gè)封裝襯底的區(qū)域)的放大平面圖。
多布線襯底100是用作上述封裝襯底1的母體的襯底。通過(guò)沿圖4和圖5中所示的分切線L以格子狀將多布線襯底100分切為單片，得到多個(gè)封裝襯底1。圖中所示的多布線襯底100在其長(zhǎng)邊方向分為6塊封裝襯底形成區(qū)域，在其短邊方向分為3塊封裝襯底形成區(qū)域，從而得到3×6＝18個(gè)封裝襯底1。
上述多布線襯底100是以玻璃纖維基環(huán)氧樹(shù)脂等的通用樹(shù)脂為主體構(gòu)成的多層布線襯底。在多布線襯底100的主面上形成布線5和鍵合焊盤9，而在其背面形成電極焊盤10。另外，在多布線襯底100的內(nèi)層形成多層布線5。通過(guò)使用便宜且通用的樹(shù)脂制造封裝襯底1，可以降低多芯片模塊(MCM)的制造成本。
通過(guò)蝕刻貼附于多布線襯底100的兩面上的Cu箔，形成多布線襯底100的主面的布線5和鍵合焊盤9以及其背面的電極焊盤10。在多布線襯底100的主面的布線5中，未被焊料抗蝕劑12覆蓋的區(qū)域表面，即連接芯片2A和2B的Au凸點(diǎn)4的區(qū)域的表面鍍有Ni和Au。另外，鍵合焊盤9和電極焊盤10的表面也鍍有Ni和Au?？梢允褂脽o(wú)電解鍍法進(jìn)行鍍層。但由于無(wú)電解鍍法形成的鍍層較薄，所以在鍵合焊盤9上連接Au引線時(shí)難于保證足夠的結(jié)合強(qiáng)度。因此，通過(guò)與無(wú)電解鍍法相比可以提供膜厚較厚的鍍層的電解鍍法進(jìn)行上述鍍Ni和鍍Au。
在通過(guò)電解鍍法在布線5、鍵合焊盤9和電極焊盤的表面上鍍Ni和Au的情況下，在多布線襯底100的整個(gè)區(qū)域?qū)щ姷臓顟B(tài)下對(duì)布線5、鍵合焊盤9和電極焊盤10進(jìn)行鍍層處理，然后通過(guò)刳刨機(jī)(router)切斷分切線L上的布線5，然后，對(duì)各封裝襯底形成區(qū)域進(jìn)行導(dǎo)通試驗(yàn)。因此，如圖6和圖7所示，沿多布線襯底100的主面上的分切線L留下通過(guò)用刳刨機(jī)在上述區(qū)域中切斷布線5而形成的溝槽101。由于刳刨機(jī)切斷了導(dǎo)通試驗(yàn)用的封裝襯底之間連續(xù)形成的布線，所以可以分別進(jìn)行導(dǎo)通試驗(yàn)。另外，由于多布線襯底100沒(méi)有被完全切斷，所以可以有利于大塊成形工序以及其后的襯底搬運(yùn)處理。切斷的布線的端部從溝槽101的側(cè)面露出。
如圖8所示，在封裝襯底形成區(qū)域的周邊部分中形成圍繞芯片安裝區(qū)域的多個(gè)鍵合焊盤13。在封裝襯底形成區(qū)域的4個(gè)邊上沿兩列配置鍵合焊盤13。在鍵合焊盤13和芯片安裝區(qū)域之間形成圍繞芯片安裝區(qū)域的壩區(qū)(dam area)16。該壩區(qū)16是沒(méi)有形成焊料抗蝕劑12的區(qū)域，并且，由于其表面高度小于壩區(qū)內(nèi)側(cè)和外側(cè)形成了焊料抗蝕劑12的區(qū)域，因此，當(dāng)在芯片2A和2B的下表面上填充下填樹(shù)脂6時(shí)，壩區(qū)16可以防止下填樹(shù)脂6流到封裝襯底形成區(qū)域的周邊部分中，即流到形成鍵合焊盤13的區(qū)域。
為了使用多布線襯底100制造多芯片模塊(MCM)，如圖9(表示對(duì)應(yīng)于兩個(gè)封裝襯底的區(qū)域的斷面圖)和圖10(表示對(duì)應(yīng)于一個(gè)封裝襯底的區(qū)域的放大平面圖)所示，在多布線襯底100的主面上貼附樹(shù)脂帶6a。例如，由其間分散有粒徑約為3μm的石英的熱硬性環(huán)氧樹(shù)脂形成樹(shù)脂帶6a。預(yù)先剪斷樹(shù)脂帶6a，使其尺寸基本等于兩個(gè)芯片(芯片2A，2B)。例如，也可以由其間分散有導(dǎo)電性微細(xì)粉末的各向異性導(dǎo)電性樹(shù)脂(ACF)構(gòu)成樹(shù)脂帶6a。作為樹(shù)脂帶6a，可以使用分割為尺寸基本等于各半導(dǎo)體芯片2A(2B)的尺寸的兩個(gè)樹(shù)脂帶。
由于大氣中的水分會(huì)浸入在大氣中放置的布線襯底100，所以如果在多布線襯底100的主面上貼附樹(shù)脂帶6a，兩者間的粘著性會(huì)下降。因此，當(dāng)在襯底主面上貼附樹(shù)脂帶6a時(shí)，在貼附前最好烘烤多布線襯底100，以去除水分。例如，烘烤條件包括例如溫度為125℃，烘烤時(shí)間為2小時(shí)。另外，如果在烘烤處理后用等離子對(duì)多布線襯底100進(jìn)行處理，以使其表面活性化，可以進(jìn)一步改善樹(shù)脂帶6a和多布線襯底100之間的粘著性。
然后，如圖11和圖12所示，通過(guò)面朝下結(jié)合的方式，在貼附于多布線襯底100的主面上的樹(shù)脂帶6a上安裝兩個(gè)芯片2A和2B。此時(shí)，將芯片2A和2B之間的間隙設(shè)置為20-100μm。樹(shù)脂帶6a中所含的石英粒子的直徑約為3μm，所以即使兩個(gè)芯片之間的間隙小于20μm，也可以將下填樹(shù)脂6注入上述間隙中。另一方面，如果芯片2A和2B之間的間隙太寬，下填樹(shù)脂6沒(méi)有完全填充該間隙，就會(huì)在背面的成形工序中形成氣穴(氣孔)。另外，加寬芯片與芯片之間的間隙就意味著增大了各布線襯底的面積，從而妨礙高密度安裝。
如圖13所示，按照球狀鍵合(ball bonding)方法，預(yù)先在其上形成DRAM的芯片2A的主面上形成Au凸點(diǎn)4。并且，如圖14所示，以同樣的方式預(yù)先在其上形成快速存儲(chǔ)器的芯片2B的主面上形成Au凸點(diǎn)4。晶片過(guò)程的最終工序中形成這些Au凸點(diǎn)4。即，在完成通常的晶片過(guò)程后，按照球狀鍵合方法在晶片的鍵合焊盤上形成Au凸點(diǎn)4，然后，分切晶片以得到單個(gè)芯片2A和2B。
通常，在芯片的中央配置一列DRAM的鍵合焊盤，但沿芯片的短邊以兩列配置快速存儲(chǔ)器的鍵合焊盤。因此，就焊盤間距而言，DRAM的鍵合焊盤比快速存儲(chǔ)器的鍵合焊盤窄，焊盤直徑也隨之減小(例如，快速存儲(chǔ)器的端子間距為150μm，而DRAM為85μm)。因此，當(dāng)在DRAM的鍵合焊盤上形成Au凸點(diǎn)4時(shí)通常使用小直徑(例如直徑20μm)的Au線，而當(dāng)在快速存儲(chǔ)器的鍵合焊盤上形成Au凸點(diǎn)4時(shí)通常使用大直徑(例如直徑30μm)的Au線。
但是，在本實(shí)施方式的多芯片模塊(MCM)中，由于在兩個(gè)芯片2A和2B上層疊第3芯片2C，所以必須通過(guò)使兩個(gè)芯片的芯片厚度和Au凸點(diǎn)4的直徑相等，使得芯片2A和芯片2B的安裝高度相等。因此，在本實(shí)施方式中，用于在快速存儲(chǔ)器的鍵合焊盤上形成Au凸點(diǎn)4的Au線的直徑(例如直徑為20μm)與用于在DRAM的鍵合焊盤上形成Au凸點(diǎn)4的Au線的直徑相等。在這種情況下，當(dāng)考慮焊料抗蝕劑12的厚度(例如，25μm)時(shí)，使用細(xì)的Au線而形成的Au凸點(diǎn)4與鍵合焊盤的接觸面積減少，因而有可能引起接觸不良。在本實(shí)施方式中，為了保證Au凸點(diǎn)4與鍵合焊盤之間的所需接觸面積，采用在Au凸點(diǎn)4上疊置Au凸點(diǎn)4的多段凸點(diǎn)結(jié)構(gòu)。
然后，如圖15所示，在兩個(gè)芯片2A和2B上緊壓其底面平坦的加熱工具(也稱為加熱塊)102。例如，加熱工具102的壓力為15kg/10mm2，加熱溫度為235℃，從而，不僅樹(shù)脂帶6a溶融，下填樹(shù)脂6填充芯片2A、2B與多布線襯底100之間的間隙以及芯片2A、2B之間的間隙，而且芯片2A、2B上的Au凸點(diǎn)4與多布線襯底100上的布線(圖15中未示出)電連接在一起。形成下填樹(shù)脂6是用于保護(hù)芯片2A和2B的主面(形成半導(dǎo)體元件和電極(鍵合焊盤)的表面)，用于在多布線襯底上結(jié)合芯片2A和2B，并用于保證凸點(diǎn)電極4和多布線襯底100上的電極焊盤之間的連接強(qiáng)度。
因此，在本實(shí)施方式中，通過(guò)溶融尺寸基本等于芯片2A和2B的樹(shù)脂帶，下填樹(shù)脂6填充芯片2A、2B與多布線襯底100之間的間隙以及芯片2A、2B之間的間隙。根據(jù)這種方法，例如與使用分送器沿芯片2A和2B周圍供給液態(tài)下填樹(shù)脂的樹(shù)脂填充方法相比，可以減少沿芯片2A和2B周圍凸出的下填樹(shù)脂6的量，并使得配置于芯片2A和2B周圍的多布線襯底100上的鍵合焊盤9不被下填樹(shù)脂6覆蓋。
然后，如圖16和圖17所示，在兩個(gè)芯片2A和2B上安裝芯片2C。如圖18所示，沿其上形成微處理器的芯片2C的主面的4個(gè)邊上形成鍵合焊盤13。鍵合焊盤13的數(shù)量大于在芯片2A和2B上形成的鍵合焊盤的數(shù)量。因此，通過(guò)面朝下方式安裝具有相對(duì)較少數(shù)量的鍵合焊盤的芯片，而通過(guò)面朝上方法安裝具有相對(duì)較多數(shù)量的鍵合焊盤的芯片，從而降低布線襯底的布線密度(布線間距)和布線的分布，并可以以低成本進(jìn)行高密度安裝。
在各封裝襯底形成區(qū)域的中心配置芯片2C，使得連接多布線襯底100和芯片2C的Au引線8在長(zhǎng)度上盡可能一致。另外，以下面的方式在芯片2C的背面貼附預(yù)先剪斷后尺寸與芯片2C相同的帶狀粘合劑7。如圖19和圖20所示，在完成通常的晶片處理后，當(dāng)在晶片14的背面貼附分切帶15時(shí)，使得在晶片14和分切帶15之間夾持帶狀粘合劑7。并且在這種狀態(tài)下，分切晶片14以得到芯片2C。然后，從芯片2C的背面去除分切帶15，由此在芯片2C的背面保留尺寸與芯片2C相同的粘合劑7。例如，粘合劑7使用聚酰亞胺樹(shù)脂系的粘合劑。
然后，在180℃的溫度下在加熱爐內(nèi)加熱多布線襯底100，時(shí)間為1小時(shí)，由此軟化粘合劑7，并在芯片2A和2B上結(jié)合芯片2C。
然后，如圖21和圖22所示，通過(guò)Au引線8將多布線襯底100上的鍵合焊盤9與芯片2C上的鍵合焊盤13(圖21和圖22中未示出)連接在一起。例如，通過(guò)使用超聲振動(dòng)和熱壓結(jié)合兩種方法的引線結(jié)合器進(jìn)行Au引線8的連接。
然后，如圖23和圖24所示，將多布線襯底100容納于成形模(未示出)中，并同時(shí)用樹(shù)脂密封多布線襯底100的整個(gè)主面。成形樹(shù)脂3是粒徑約為70-100μm的石英分散于其中的熱硬性環(huán)氧樹(shù)脂。如前所述，由于預(yù)先用下填樹(shù)脂6填充芯片2A、2B和多布線襯底100之間的間隙以及芯片2A和2B之間的間隙，所以不必?fù)?dān)心當(dāng)樹(shù)脂密封多布線襯底100的主面時(shí)在這些間隙中形成氣穴(氣孔)。
然后，如圖25所示，焊盤凸點(diǎn)11與在多布線襯底100的背面形成的電極焊盤9(圖25中未示出)相連。例如，通過(guò)向電極焊盤9的表面供給低熔點(diǎn)Pb-Sn共晶合金的焊料球，并隨后回流該焊料球，進(jìn)行焊接凸點(diǎn)11的連接。
然后，如圖26所示，沿圖4和圖5中所示的分切線L將多布線襯底100分切為單個(gè)片，從而完成圖1-3中所示的本實(shí)施方式的多芯片模塊(MCM)。當(dāng)分切多布線襯底100時(shí)，使用寬度小于在多布線襯底100的分切線L中形成的各個(gè)溝槽101(圖6和圖7)的分切刀片。通過(guò)這樣做，成形樹(shù)脂3覆蓋封裝襯底1的側(cè)面的一部分(見(jiàn)圖2)，使得從封裝襯底1的側(cè)面浸入內(nèi)部的水分的量降低，并由此提高多芯片模塊(MCM)的可靠性。例如，通過(guò)焊接凸點(diǎn)11在印刷電路板(PCB)等的安裝用襯底上安裝單個(gè)的多芯片模塊(MCM)。
(實(shí)施方式2)下面，參照?qǐng)D27-34順序說(shuō)明本實(shí)施方式的半導(dǎo)體裝置的制造方法。
在上面的實(shí)施方式1中，在其上形成了DRAM的芯片2A的主面以及在其上形成快速存儲(chǔ)器的芯片2B的主面上，形成Au凸點(diǎn)4。但是在本實(shí)施方式中使用焊接凸點(diǎn)20代替Au凸點(diǎn)4。
圖27是表示其上形成DRAM的芯片2A的主面上形成焊接凸點(diǎn)20的狀態(tài)的平面圖。如該圖所示，在芯片2A的主面上以陣列狀配置焊接凸點(diǎn)20。通過(guò)稱為再布線的Cu布線21將鍵合焊盤13和焊接凸點(diǎn)20電連接在一起。Cu布線21用作將鍵合焊盤13的間距變換為焊接凸點(diǎn)20的間距的內(nèi)插器(interposer)，這樣使得焊接凸點(diǎn)20的間距比鍵合焊盤13寬，使得無(wú)須用昂貴的逐步構(gòu)建(build-up)的襯底作為封裝襯底1，并且可以使用布線5的間距較寬且便宜的樹(shù)脂襯底。
在晶片處理的最終工序中形成Cu布線21和焊接凸點(diǎn)20。即，在芯片的表面保護(hù)膜上形成聚酰亞胺等的有機(jī)絕緣膜后，通過(guò)諸如電解鍍法在該有機(jī)絕緣膜上形成Cu布線21。通過(guò)鍵合焊盤13上的有機(jī)絕緣膜中形成的通孔，將Cu布線21和鍵合焊盤13電連接在一起。通過(guò)絲網(wǎng)印刷方法將焊料糊印刷到Cu布線21的一端，然后加熱晶片以溶融焊料糊，形成焊接凸點(diǎn)20。例如，由包含2wt％的Sn的Pb-Sn合金(液相線溫度320-325℃)構(gòu)成焊接凸點(diǎn)20。雖然未示出，但也以相同的方式在其上形成快速存儲(chǔ)器的芯片2B的主面上形成Cu布線21和焊接凸點(diǎn)20。
然后，如圖28所示，將芯片2A和2B置于多布線襯底100的各個(gè)封裝襯底形成區(qū)域中，然后在電爐內(nèi)將多布線襯底100加熱到340℃，以使焊接凸點(diǎn)20回流，由此將芯片2A和2B上的焊接凸點(diǎn)20與多布線襯底100上的布線5電連接在一起。
然后，如圖29所示，在兩個(gè)芯片2A和2B上安裝芯片2C。和實(shí)施方式1中一樣，使用貼附于芯片2C的背面的粘合劑7進(jìn)行芯片2C與芯片2A、2B的結(jié)合。
然后，如圖30和圖31所示，通過(guò)Au引線8將多布線襯底100上的鍵合焊盤9與芯片2C上的鍵合焊盤13電連接在一起。和實(shí)施方式1中一樣，例如，通過(guò)使用超聲振動(dòng)和熱壓結(jié)合兩種方法的引線結(jié)合器進(jìn)行Au引線8的連接。
然后，如圖32所示，使用分送器等向芯片2A和2B的周邊部分中供給液態(tài)下填樹(shù)脂6，然后加熱并固化該液態(tài)下填樹(shù)脂6，從而在芯片2A、2B和多布線襯底100之間的間隙中以及芯片2A和2B之間的間隙中填充下填樹(shù)脂6。由于液態(tài)下填樹(shù)脂的流動(dòng)性較高，并且其中添加的石英填料的粒子直徑(約為3μm)小于芯片2A和2B之間的間隙(約為20-100μm)，所以在芯片與芯片之間的間隙中可以完全填充下填樹(shù)脂6。
另外，在本實(shí)施方式中，當(dāng)將液態(tài)下填樹(shù)脂6供給到芯片2A和2B的周邊部分中時(shí)，它也被供應(yīng)給封裝襯底形成區(qū)域的周邊部分中，以由下填樹(shù)脂6覆蓋鍵合焊盤13的表面。對(duì)于下填樹(shù)脂6來(lái)說(shuō)，不必完全覆蓋所有的鍵合焊盤13的表面。如果在這種狀態(tài)下固化下填樹(shù)脂6，就會(huì)通過(guò)下填樹(shù)脂6固定與鍵合焊盤13的表面連接的Au引線8的一端部分，從而提高鍵合焊盤13和Au引線8之間的連接可靠性。另外，由于在填充下填樹(shù)脂6之前完成引線結(jié)合過(guò)程，所以下填樹(shù)脂6可以避免在襯底上形成的電極焊盤受到污染。
然后，如圖33所示，將多布線襯底100容納于成形模(未示出)中，并同時(shí)用樹(shù)脂密封多布線襯底100的整個(gè)主面。成形樹(shù)脂3是粒徑約為70-100μm的石英分散于其中的熱硬性環(huán)氧樹(shù)脂。前已述及，由于預(yù)先用下填樹(shù)脂6填充芯片2A、2B和多布線襯底100之間的間隙以及芯片2A和2B之間的間隙，所以不必?fù)?dān)心當(dāng)樹(shù)脂密封多布線襯底100的主面時(shí)在這些間隙中形成氣穴(氣孔)。并且，在本實(shí)施方式中，由于通過(guò)下填樹(shù)脂6將Au引線8的一端部分固定于鍵合焊盤13的表面上，所以可以確保防止在將溶融的成形樹(shù)脂3注入成形模時(shí)所產(chǎn)生的壓力導(dǎo)致Au引線出現(xiàn)斷線。
然后，如圖34所示，焊接凸點(diǎn)11與在多布線襯底100的背面上形成的電極焊盤10連接。雖然未示出，但也以與實(shí)施方式1相同的方式通過(guò)切斷多布線襯底100完成本實(shí)施方式的多芯片模塊(MCM)。
(實(shí)施方式3)下表面，參照?qǐng)D35-37逐步說(shuō)明本實(shí)施方式的半導(dǎo)體裝置的制造方法。
首先，如圖35所示，將芯片2A、2B上的焊接凸點(diǎn)20和多布線襯底100上的布線5電連接在一起，然后通過(guò)粘合劑7在兩個(gè)芯片2A和2B上安裝芯片2C，然后通過(guò)Au引線8將多布線襯底100上的鍵合焊盤9與芯片2C上的鍵合焊盤13連接在一起。這些工序與上面所述的實(shí)施方式2中的圖27-31所述的工序相同。
然后，如圖36所示，將多布線襯底100容納于成形模(未示出)中，并同時(shí)用樹(shù)脂密封多布線襯底100的整個(gè)主面。此時(shí)，在本實(shí)施方式中，與上述實(shí)施方式1和實(shí)施方式2中所用的下填樹(shù)脂6相同，使用其中添加了粒徑約為3μm的石英填料的成形樹(shù)脂3。添加到成形樹(shù)脂3中的石英填料的粒子直徑小于芯片2A和2B之間的間隙(約20-100μm)，使得芯片2A、2B和多布線襯底100之間的間隙中，以及芯片2A和2B之間的間隙中，可以充分填充成形樹(shù)脂3。與實(shí)施方式1和實(shí)施方式2中所用的其中添加粒徑約為3μm的石英的成形樹(shù)脂3相比，該成形樹(shù)脂成本較高，但它可以省去在芯片2A、2B和多布線襯底100之間的間隙中以及芯片2A和2B之間的間隙中填充下填樹(shù)脂6的工序。
然后，如圖37所示，以與實(shí)施方式1和實(shí)施方式2相同的方式將焊接凸點(diǎn)11和多布線襯底100的背面的電極焊盤9連接。然后，雖然未示出，但也以與實(shí)施方式1和實(shí)施方式2相同的方式通過(guò)切斷多布線襯底100完成本實(shí)施方式的多芯片模塊(MCM)。
(實(shí)施方式4)圖38是表示本實(shí)施方式的半導(dǎo)體裝置的斷面圖，圖39是表示圖38的一部分的放大斷面圖。
本實(shí)施方式的半導(dǎo)體裝置是這樣一種多芯片模塊(MCM)，其中，在封裝1的主面上安裝其上形成DRAM的芯片2A，在芯片2A上層疊其上形成高速微處理器(MPU)的芯片2C，并用成形樹(shù)脂3密封兩個(gè)芯片2A和2C。
下層芯片2A通過(guò)在封裝襯底1的主面上形成的Au凸點(diǎn)4與封裝襯底1上的布線5電連接。即，按照倒裝芯片法安裝芯片2A。用下填樹(shù)脂6填充芯片2A的主面(下表面)和封裝襯底1的主面之間形成的間隙。
上層芯片2C通過(guò)粘合劑7與芯片2A的上表面結(jié)合。芯片2C的主面上形成的鍵合焊盤13通過(guò)多個(gè)Au引線8與封裝襯底1上的鍵合焊盤9電連接。即，按照引線結(jié)合法安裝芯片2C。
在安裝上述兩個(gè)芯片2A和2C的封裝襯底1的下表面上以陣列狀配置與布線5電連接的多個(gè)電極焊盤10，并且構(gòu)成多芯片模塊(MCM)的外部連接端子(引腳)的焊接凸點(diǎn)11分別與電極焊盤10連接。由環(huán)氧樹(shù)脂或丙烯酸樹(shù)脂等的焊料抗蝕劑12涂敷封裝襯底1的主面和下表面，但布線5和芯片2A之間的連接部分以及鍵合焊盤9和電極焊盤10的表面除外。
如圖13所示，其上形成有DRAM的芯片2A具有長(zhǎng)方形的平面形狀，并且在芯片2A的主面的中心配置一列多個(gè)Au凸點(diǎn)4。另外，如圖18所示，其上形成有微處理器的芯片2C具有大致四方形的平面形狀，并且沿芯片2C的主面的4個(gè)邊形成鍵合焊盤13。在芯片2C上形成的鍵合焊盤13的數(shù)量大于在芯片2A上形成的鍵合焊盤(Au凸點(diǎn)4)的數(shù)量。
前已述及，對(duì)于鍵合焊盤的數(shù)量少而鍵合焊盤的最小間距大的芯片2A以及鍵合焊盤的數(shù)量多而鍵合焊盤的最小間距小的芯片2C，當(dāng)將其中一個(gè)層疊于另一個(gè)上時(shí)，用Au凸點(diǎn)4以面朝下方式安裝鍵合焊盤的最小間距大的芯片2A，而通過(guò)引線結(jié)合以面朝上方式安裝鍵合焊盤的最小間距小的芯片2C。這樣做容易滿足對(duì)于封裝襯底1的布線密度的要求，并可以使用低成本的襯底作為封裝襯底1并提供低成本且容許高密度安裝的封裝。
如圖39所示，當(dāng)在上述具有長(zhǎng)方形的平面形狀的芯片2A上層疊具有大致四方形的平面形狀的芯片2C時(shí)，有時(shí)會(huì)出現(xiàn)上層芯片2C的周邊部分從下層芯片2A的周邊部分向外凸出的情況(外伸)。
此時(shí)，如果上層芯片2C的外伸量較多，那么當(dāng)在形成于該芯片2C的周邊部分中的鍵合焊盤13上鍵合Au引線13時(shí)，芯片2C在施加于芯片2C的周邊部分的載荷的作用下可能會(huì)出現(xiàn)破裂。作為對(duì)策，可以考慮采用這樣一種方法，即，增加注入下層芯片與襯底之間的間隙的樹(shù)脂的量，以使得芯片2C的周邊部分正下方也填充樹(shù)脂(日本特開(kāi)2000-299431號(hào)公報(bào))。根據(jù)這種方法，由于由樹(shù)脂支撐芯片2C的周邊部分，所以在引線結(jié)合時(shí)即使在上層芯片2C的周邊部分上施加載荷，也可以防止芯片2C的破裂。
但是，根據(jù)上述對(duì)策，由于從下層芯片2A到其外緣的下填樹(shù)脂6的外伸量受該樹(shù)脂供給量的控制，所以很難精確控制外伸量。特別是，如果由于下填樹(shù)脂6的過(guò)剩外伸而使封裝襯底1的主面的鍵合焊盤受到污染，那么在其后的引線結(jié)合工序中，可能在鍵合引線和鍵合焊盤9之間出現(xiàn)接觸不良。為了解決這種問(wèn)題，即，為了防止即使帶有過(guò)剩外伸的下填樹(shù)脂6的鍵合焊盤9也不會(huì)受到污染，而設(shè)法保證從配置上層芯片2C的鍵合焊盤13的區(qū)域到鍵合焊盤9之間有足夠的距離，那么這種想法會(huì)導(dǎo)致封裝襯底1的大型化進(jìn)而導(dǎo)致MCM的大型化，這是不希望看到的。
在本實(shí)施方式中，如圖39所示，為了即使在下填樹(shù)脂6的外伸量有所不同時(shí)也可避免鍵合焊盤9受到污染，采用這樣一種結(jié)構(gòu)，即，在上層芯片2C伸出下層芯片2A以外的情況下，下填樹(shù)脂6的鍵合焊盤13不支撐上層芯片2C的鍵合焊盤13。并且，為了避免在引線結(jié)合工序中上層芯片2C出現(xiàn)破裂，將上層芯片2C的未被支撐部分的長(zhǎng)度(h)的值設(shè)置為不大于1.5mm，優(yōu)選不大于1mm。
圖40是根據(jù)本實(shí)施方式的多芯片模塊(MCM)的引腳(端子)的配置圖。
本實(shí)施方式的多芯片模塊(MCM)中所用的封裝襯底1與用于安裝其上形成高速微處理器(MPU)的單個(gè)芯片2C而設(shè)計(jì)的封裝襯底具有共用的引腳配置。因此，在圖40所示的引腳之中，通過(guò)共用布線5將控制引腳(對(duì)于CASL、RASL、CS3、RDWR、WE1、WE0，以下均稱為“C”)、地址引腳(A0-A14以下均稱為“A”)和數(shù)據(jù)引腳(D0-D15以下均稱為“D”)連接在一起。
另外，在通過(guò)安裝除芯片2C以外的芯片2A而構(gòu)成多芯片模塊(MCM)的情況下，對(duì)于封裝襯底1來(lái)說(shuō)，除了須設(shè)置用于測(cè)試芯片2C的電學(xué)特性的引腳外，還必須設(shè)置用測(cè)試芯片2A的特性的引腳(DRAM的場(chǎng)合為2個(gè))。因此，在本實(shí)施方式中，如圖41所示，僅在芯片安裝區(qū)域下表面配置芯片2A的試驗(yàn)引腳11t。
在這種情況下，如果僅在封裝襯底1的中心附近配置試驗(yàn)引腳11t，那么與試驗(yàn)引腳相連的布線5就會(huì)變得較長(zhǎng)，使得封裝襯底1的布線設(shè)計(jì)變得困難。另一方面，為了使與試驗(yàn)引腳11t相連的布線5的長(zhǎng)度變得最短，如果在配置了其它引腳(焊接凸點(diǎn)11)的區(qū)域附近配置試驗(yàn)引腳11t，那么其它引腳(焊接凸點(diǎn)11)和試驗(yàn)引腳11t之間的距離就會(huì)變得較短，使得與鄰近于試驗(yàn)引腳11t的其它引腳相連的布線5的布局就變得比較困難；在這種情況下，用于安裝MCM的安裝襯底的布線設(shè)計(jì)就變得困難。
為了解決上述問(wèn)題，如圖41所示，不應(yīng)在配置了其它引腳(焊接凸點(diǎn)11)的區(qū)域附近配置試驗(yàn)引腳11t，但優(yōu)選將試驗(yàn)引腳以一列配置在其它引腳的內(nèi)側(cè)。在其它引腳(焊接凸點(diǎn)11)中有兩個(gè)以上非連接引腳的情況下，可以在配置了非連接引腳的區(qū)域中配置試驗(yàn)引腳11t。
因此，通過(guò)使用與為了安裝其上形成有高速微處理器的單個(gè)芯片2C而設(shè)計(jì)的封裝襯底具有相同的引腳布局(試驗(yàn)引腳11t除外)的封裝襯底1，構(gòu)成多芯片模塊(MCM)。使用這種結(jié)構(gòu)，就可以降低封裝襯底1的設(shè)計(jì)成本，并可以改善封裝襯底1的易處理性。
圖42表示封裝襯底1上的地址引腳(A)群和數(shù)據(jù)引腳(D)群的配置。在該圖中，在用于安裝具有大量引腳的芯片2C的封裝襯底1中，與高速微處理器(MPU)相同，一般地址引腳(A)和數(shù)據(jù)引腳(D)分別集中于特定的區(qū)域，并且地址引腳(A)群和數(shù)據(jù)引腳(D)群相鄰配置，那么，例如當(dāng)封裝襯底1與外部存儲(chǔ)芯片相連時(shí)，就可以縮短布線長(zhǎng)度。
另一方面，如圖43所示，在其上形成DRAM的芯片2A中，一般將地址引腳(A)群設(shè)置在芯片2A沿長(zhǎng)度方向的一端側(cè)，而將數(shù)據(jù)引腳(D)群設(shè)置在另一端側(cè)。
因此，在如本實(shí)施方式那樣在芯片2A上層疊2C而構(gòu)成多芯片模塊(MCM)的情況下，優(yōu)選對(duì)芯片2A的方向進(jìn)行布局，以使封裝襯底1上的地址引腳(A)群和芯片2A上的地址引腳(A)群相鄰配置，并使封裝襯底1上的數(shù)據(jù)引腳(D)群與芯片2A上的數(shù)據(jù)引腳(D)群相鄰配置，如圖44所示。
這樣，對(duì)于用于連接封裝襯底1的地址引腳(A)群與芯片2A的地址引腳(A)群的布線5群，和用于連接封裝襯底1的數(shù)據(jù)引腳(D)群與芯片2A的數(shù)據(jù)引腳(D)群的布線5群，可以防止兩者相互交叉，從而使封裝襯底1的布線設(shè)計(jì)變得容易。
圖45(a)-(c)表示封裝襯底1上的地址引腳(A)群和數(shù)據(jù)引腳(D)群的布局例子，其中，由符號(hào)(D＞A)標(biāo)明的區(qū)域表示主要配置數(shù)據(jù)引腳(D)的區(qū)域，而由符號(hào)(A＞D)標(biāo)明的區(qū)域表示主要配置地址引腳(A)的區(qū)域。在這些例子中，如果使其上形成有DRAM的芯片2A如圖配向，那么，對(duì)于用于連接封裝襯底1的地址引腳(A)群與芯片2A的地址引腳(A)群的布線5群，和用于連接封裝襯底1的數(shù)據(jù)引腳(D)群與芯片2A的數(shù)據(jù)引腳(D)群的布線5群，就可以防止兩者在封裝襯底1上相互交叉。
在本實(shí)施方式的多芯片模塊(MCM)中，在其上形成有DRAM的芯片2A上層疊芯片2C，并且在通過(guò)在其上形成有快速存儲(chǔ)器的芯片2B上層疊芯片2C而構(gòu)成多芯片模塊(MCM)的情況下，例如如圖14所示，優(yōu)選地，對(duì)芯片2B的方向按與上述相同的方式進(jìn)行布局。
更加具體而言，一般在如圖14所示的其上形成有快速存儲(chǔ)器的芯片2B中，沿相對(duì)的兩個(gè)短邊中的一個(gè)短邊設(shè)置地址引腳(A)群，并沿另一短邊設(shè)置數(shù)據(jù)引腳(D)群。因此，在這種情況下，使芯片2B配向，以使封裝襯底1的地址引腳(A)群和芯片2B的地址引腳(A)群相鄰配置，并使封裝襯底1的數(shù)據(jù)引腳(D)群和芯片2B的數(shù)據(jù)引腳(D)群相鄰配置。那么，對(duì)于用于連接封裝襯底1的地址引腳(A)群與芯片2B的地址引腳(A)群的布線5群，和用于連接封裝襯底1的數(shù)據(jù)引腳(D)群與芯片2B的數(shù)據(jù)引腳(D)群的布線5群，就可以防止兩者在封裝襯底1上相互交叉。
另外，在其上形成DRAM的芯片2A和其上形成快速存儲(chǔ)器的芯片2B上都層疊其上形成微處理器(MPU)的芯片2C的情況下，與上述實(shí)施方式1的多芯片模塊(MCM)相同，有時(shí)會(huì)出現(xiàn)作為MPU芯片2C的基座的兩個(gè)芯片2A和2B的中心與封裝襯底1的中心不一致的情況。通常，當(dāng)在布線襯底上層疊芯片時(shí)，待層疊的芯片的中心與作為基座的芯片中心對(duì)準(zhǔn)。但是，如果為了與作為基座的芯片的中心對(duì)準(zhǔn)，而使與DRAM芯片2A和快速芯片2B相比引腳數(shù)量較多而最小鍵合焊盤間距較小的MPU芯片2C偏離模塊襯底1的中心，就會(huì)出現(xiàn)鍵合引線長(zhǎng)度不均的問(wèn)題。
即，與MPU芯片2C連接所需的模塊襯底1上的鍵合焊盤9的數(shù)量非常多，所以通過(guò)沿模塊襯底1的外緣配置鍵合焊盤9，可以保證鍵合焊盤9的所需間距。但是，MPU芯片2C從模塊襯底1的偏離程度越大，沿MPU芯片2C的外緣配置的鍵合焊盤13與模塊襯底1上的鍵合焊盤9之間的距離就會(huì)越不均勻，使得鍵合引線8的長(zhǎng)度不均，那么，特別對(duì)于鍵合引線8的較長(zhǎng)部分，在用樹(shù)脂密封時(shí)可能會(huì)出現(xiàn)布線變形以及短路等的問(wèn)題。
為了解決這些問(wèn)題，并且為了在MPU芯片2C與模塊襯底1沒(méi)有對(duì)準(zhǔn)的情況下，使得鍵合焊盤13和鍵合焊盤9之間的距離變得均勻，必須縮短鍵合焊盤9的間距，使得鍵合焊盤9落到模塊襯底1的主面上，或者增加模塊襯底1的尺寸，使得可以在其上配置所有的鍵合焊盤9。
因此，當(dāng)在配置于偏離襯底的中心的位置上的芯片2A和2B上配置芯片2C時(shí)，如果芯片2C上的引腳與芯片2A和2B相比數(shù)量較多，且如果必須縮短與芯片2C對(duì)應(yīng)的鍵合焊盤9的間距，那么應(yīng)該層疊芯片2C，以使其中心接近封裝襯底1的中心，而不是接近芯片2A的中心。
雖然在上述實(shí)施方式的基礎(chǔ)上對(duì)本發(fā)明進(jìn)行了具體說(shuō)明，但勿庸置疑，本發(fā)明并不僅限于上述實(shí)施方式，在不背離本發(fā)明的精神的范圍內(nèi)可以做各種各樣的變化。
例如，在將其上形成DRAM的單個(gè)芯片2A與其上形成MPU的單個(gè)芯片2C組合在一起而構(gòu)成多芯片模塊(MCM)的情況下，例如如同上述實(shí)施方式4，應(yīng)采用如圖46所示的方法，其中，在封裝襯底1的主面上并排配置其上形成DRAM的單個(gè)芯片2A和偽芯片(dummy chip)2D，并且在兩個(gè)芯片2A和2D上層疊芯片2C。在這種情況下，例如，通過(guò)分切不是由集成電路形成的鏡面拋光晶片，并使其厚度等于芯片2A的厚度與Au凸點(diǎn)4的和，形成偽芯片2D。例如，當(dāng)上層芯片2C的外徑比下層芯片2A大很多時(shí)，以及不能將當(dāng)圖39中所述的上層芯片2C的外伸量的值設(shè)置為不小于1.5mm時(shí)，這種安裝方法是有效的。
通過(guò)倒裝芯片法安裝在封裝襯底上的芯片并不僅限于DRAM單獨(dú)，或快速存儲(chǔ)器單獨(dú)，或者DRAM和快速存儲(chǔ)器的組合?？梢詫?duì)各種存儲(chǔ)芯片任意組合，諸如DRAM相互組合，快速存儲(chǔ)器相互組合，或DRAM或快速存儲(chǔ)器與SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)的組合。另外，對(duì)于在存儲(chǔ)器上層疊的芯片，并不限于微處理器或ASIC，但必須使用用間距小于存儲(chǔ)芯片的LSI形成的芯片。并且，在封裝襯底上安裝的芯片的數(shù)量也不限于兩個(gè)或三個(gè)。
在封裝襯底上可以安裝芯片以外的電容和電阻等的其它小型電子部件。例如，通過(guò)沿存儲(chǔ)芯片的外緣安裝芯片電容，可以降低驅(qū)動(dòng)存儲(chǔ)芯片時(shí)所產(chǎn)生的噪音并由此實(shí)現(xiàn)高速動(dòng)作。
并且，在不背離本發(fā)明的精神的范圍內(nèi)可以進(jìn)行各種設(shè)計(jì)修改，諸如使用逐步構(gòu)建的襯底作為安裝芯片的襯底，或在封裝襯底的一部分中附加散熱用的散熱帽。
根據(jù)本發(fā)明的一優(yōu)選實(shí)施方式，可以改善在多個(gè)芯片上層疊其它芯片并用樹(shù)脂密封這些芯片的多芯片模塊的可靠性。
根據(jù)本發(fā)明的其它優(yōu)選實(shí)施方式，可以降低在多個(gè)芯片上層疊其它芯片并用樹(shù)脂密封這些芯片的多芯片模塊的制造成本。
權(quán)利要求
1.一種半導(dǎo)體裝置的制造方法，其特征在于包括下列工序(a)制備其主面上具有多個(gè)布線的布線襯底；(b)制備其主面上分別具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第1半導(dǎo)體芯片和第2半導(dǎo)體芯片；(c)通過(guò)多個(gè)第1凸點(diǎn)電極在布線襯底的主面上安裝第1半導(dǎo)體芯片，使得其主面與布線襯底的主面相對(duì)；(d)通過(guò)多個(gè)第2凸點(diǎn)電極在布線襯底的主面上安裝第2半導(dǎo)體芯片，使得其主面與布線襯底的主面相對(duì)，并使得第1半導(dǎo)體芯片的一個(gè)側(cè)面和第2半導(dǎo)體芯片的一個(gè)側(cè)面相鄰；(e)用第1樹(shù)脂填充由第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的相鄰的一個(gè)側(cè)面以及布線襯底的主面規(guī)定的區(qū)域；以及(f)在工序(e)后，用第2樹(shù)脂密封第1半導(dǎo)體芯片和第2半導(dǎo)體芯片。
2.根據(jù)權(quán)利要求1的方法，其特征在于，在工序(c)和工序(d)中，使用設(shè)置在布線襯底的主面與第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的主面之間的帶狀樹(shù)脂將第1半導(dǎo)體芯片和第2半導(dǎo)體芯片結(jié)合在一起，并且工序(e)中用的第1樹(shù)脂是帶狀樹(shù)脂的一部分。
3.根據(jù)權(quán)利要求1的方法，其特征在于在工序(e)之后且工序(f)之前，還包括在第1半導(dǎo)體芯片和第2半導(dǎo)體芯片上層疊第3半導(dǎo)體芯片，使得覆蓋所述由第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的相鄰的一個(gè)側(cè)面以及布線襯底的主面規(guī)定的區(qū)域的工序。
4.根據(jù)權(quán)利要求1的方法，其特征在于在工序(e)之后且工序(f)之前，還包含在第1半導(dǎo)體芯片和第2半導(dǎo)體芯片上層疊第3半導(dǎo)體芯片的工序，第3半導(dǎo)體芯片在其主面上具有多個(gè)半導(dǎo)體元件和多個(gè)電極，并且在層疊于第1半導(dǎo)體芯片和第2半導(dǎo)體芯片上時(shí)，使得其背面與第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的背面相對(duì)，上述布線襯底還具有用于與第3半導(dǎo)體芯片的多個(gè)電極電連接的電極焊盤，所述電極焊盤配置于第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的周圍，并且還包含通過(guò)鍵合引線使布線襯底的多個(gè)電極焊盤和第3半導(dǎo)體芯片的多個(gè)電極相互連接的工序。
5.一種半導(dǎo)體裝置的制造方法，其特征在于包含下列工序(a)制備其主面上具有多個(gè)布線的布線襯底；(b)制備其主面上具有多個(gè)半導(dǎo)體元件和多個(gè)凸點(diǎn)電極的第1半導(dǎo)體芯片和其主面上具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第2半導(dǎo)體芯片；(c)通過(guò)多個(gè)凸點(diǎn)電極在布線襯底的主面上安裝第1半導(dǎo)體芯片，使得其主面與布線襯底的主面相對(duì)，并通過(guò)帶狀樹(shù)脂將第1半導(dǎo)體芯片的主面和布線襯底的主面相互結(jié)合在一起；(d)在第1半導(dǎo)體芯片上層疊第2半導(dǎo)體芯片，使得第1半導(dǎo)體芯片的背面與第2半導(dǎo)體芯片的背面相對(duì)；(e)通過(guò)多個(gè)鍵合引線將布線襯底的多個(gè)布線和第3半導(dǎo)體芯片的多個(gè)電極相互連接；以及(f)用樹(shù)脂密封第1半導(dǎo)體芯片、第2半導(dǎo)體芯片和多個(gè)鍵合引線，上述布線襯底還具有配置于第1半導(dǎo)體芯片周圍的多個(gè)電極焊盤，并且，上述多個(gè)鍵合引線的一端部與布線襯底的相對(duì)應(yīng)的多個(gè)電極焊盤連接。
6.一種半導(dǎo)體裝置的制造方法，其特征在于包含下列工序(a)制備其主面上具有多個(gè)布線的布線襯底；(b)制備其主面具有多個(gè)半導(dǎo)體元件和多個(gè)第1凸點(diǎn)電極的第1半導(dǎo)體芯片、其主面具有多個(gè)半導(dǎo)體元件和多個(gè)第2凸點(diǎn)電極的第2半導(dǎo)體芯片、和其主面具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第3半導(dǎo)體芯片；(c)通過(guò)多個(gè)第1凸點(diǎn)電極在布線襯底的主面上安裝第1半導(dǎo)體芯片，使得其主面與布線襯底的主面相對(duì)，并且通過(guò)帶狀粘合劑將第1半導(dǎo)體芯片的主面與布線襯底的主面結(jié)合在一起；(d)通過(guò)多個(gè)第2凸點(diǎn)電極在布線襯底的主面上安裝第2半導(dǎo)體芯片，使得其主面與布線襯底的主面相對(duì)，并且第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的一個(gè)側(cè)面相鄰，并通過(guò)帶狀樹(shù)脂將第2半導(dǎo)體芯片的主面與布線襯底的主面結(jié)合在一起；(e)在工序(d)之后，以加熱塊與第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的背面保持接觸的狀態(tài)，沿布線襯底的主面方向?qū)λ黾訜釅K加壓；以及(f)在工序(e)之后，在第1半導(dǎo)體芯片和第2半導(dǎo)體芯片上層疊第3半導(dǎo)體芯片，使得第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的背面與第3半導(dǎo)體芯片的背面相對(duì)。
7.一種半導(dǎo)體裝置的制造方法，其特征在于包含下列工序(a)制備其主面上具有多個(gè)布線和多個(gè)電極焊盤的布線襯底；(b)制備其主面具有多個(gè)半導(dǎo)體元件和多個(gè)凸點(diǎn)電極的第1半導(dǎo)體芯片、其主面具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第2半導(dǎo)體芯片；(c)通過(guò)多個(gè)凸點(diǎn)電極在布線襯底的主面上安裝第1半導(dǎo)體芯片，使得其主面與布線襯底的主面相對(duì)；(d)在第1半導(dǎo)體芯片上層疊第2半導(dǎo)體芯片，使得第1半導(dǎo)體芯片的背面和第2半導(dǎo)體芯片的背面相對(duì)；(e)通過(guò)多個(gè)鍵合引線將布線襯底的多個(gè)電極焊盤和第2半導(dǎo)體芯片的多個(gè)電極相互連接；(f)在工序(e)之后，在第1半導(dǎo)體芯片的主面和布線襯底的主面之間填充第1樹(shù)脂；以及(g)在工序(f)之后，用第2樹(shù)脂密封第1半導(dǎo)體芯片、第2半導(dǎo)體芯片和多個(gè)鍵合引線。
8.一種半導(dǎo)體裝置，其特征在于包括(a)其主面具有多個(gè)布線和多個(gè)電極焊盤的四方形的布線襯底；(b)其主面具有多個(gè)半導(dǎo)體元件和多個(gè)電極的四方形的第1半導(dǎo)體芯片，通過(guò)多個(gè)第1凸點(diǎn)電極在布線襯底的主面上安裝所述第1半導(dǎo)體芯片，使得其主面與布線襯底的主面相對(duì)；(c)其主面具有多個(gè)半導(dǎo)體元件和多個(gè)電極的四方形的第2半導(dǎo)體芯片，通過(guò)多個(gè)第2凸點(diǎn)電極在布線襯底的主面上安裝所述第2半導(dǎo)體芯片，使得其主面與布線襯底的主面相對(duì)且其一個(gè)側(cè)面與第1半導(dǎo)體芯片的一個(gè)側(cè)面相鄰；(d)其主面具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第3半導(dǎo)體芯片，在第1半導(dǎo)體芯片和第2半導(dǎo)體芯片上層疊所述第3半導(dǎo)體芯片，使得其背面與第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的背面相對(duì)；(e)用于將布線襯底的多個(gè)電極焊盤和第3半導(dǎo)體芯片的多個(gè)電極電連接在一起的多個(gè)鍵合引線；以及(f)用于密封第1半導(dǎo)體芯片、第2半導(dǎo)體芯片和第3半導(dǎo)體芯片以及多個(gè)鍵合引線的樹(shù)脂構(gòu)件，且在第1半導(dǎo)體芯片和布線襯底的第1邊之間以及第2半導(dǎo)體芯片和布線襯底的與第1邊相對(duì)的第2邊之間設(shè)置布線襯底的多個(gè)電極焊盤，第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的一個(gè)相鄰的側(cè)面之間的距離小于第1半導(dǎo)體芯片和布線襯底的第1邊之間的距離以及第2半導(dǎo)體芯片與布線襯底的第2邊之間的距離。
9.一種半導(dǎo)體裝置，其特征在于包括(a)其主面上具有多個(gè)布線和多個(gè)電極焊盤的布線襯底；(b)其主面具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第1半導(dǎo)體芯片，通過(guò)多個(gè)凸點(diǎn)電極在布線襯底的主面上安裝所述第1半導(dǎo)體芯片，使得其主面與布線襯底的主面相對(duì)；(c)其主面具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第2半導(dǎo)體芯片，在第1半導(dǎo)體芯片上層疊所述第2半導(dǎo)體芯片，使得其背面與第1半導(dǎo)體芯片的背面相對(duì)；(d)用于將布線襯底的多個(gè)電極焊盤和第2半導(dǎo)體芯片的多個(gè)電極電連接在一起的多個(gè)鍵合引線；以及(e)用于密封第1半導(dǎo)體芯片和第2半導(dǎo)體芯片以及多個(gè)鍵合引線的樹(shù)脂構(gòu)件，且第1半導(dǎo)體芯片的多個(gè)電極之間的間距大于第2半導(dǎo)體芯片的多個(gè)電極之間的間距。
10.一種半導(dǎo)體裝置，其特征在于包含下列部件(a)其主面上具有多個(gè)布線和多個(gè)電極焊盤的布線襯底；(b)其主面具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第1半導(dǎo)體芯片，通過(guò)多個(gè)凸點(diǎn)電極在布線襯底的主面上安裝所述第1半導(dǎo)體芯片，使得其主面與布線襯底的主面相對(duì)；(c)其主面具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第2半導(dǎo)體芯片，在第1半導(dǎo)體芯片上層疊所述第2半導(dǎo)體芯片，使得其背面與第1半導(dǎo)體芯片的背面相對(duì)；(d)用于將布線襯底的多個(gè)電極焊盤和第2半導(dǎo)體芯片的多個(gè)電極電連接在一起的多個(gè)鍵合引線；以及(e)用于密封第1半導(dǎo)體芯片和第2半導(dǎo)體芯片以及多個(gè)鍵合引線的樹(shù)脂構(gòu)件，且多個(gè)凸點(diǎn)電極之間的間距大于第2半導(dǎo)體芯片的多個(gè)電極之間的間距。
11.一種半導(dǎo)體裝置的制造方法，包含下列工序(a)制備多布線襯底、其主面具有多個(gè)第1凸點(diǎn)電極的第1半導(dǎo)體芯片、其主面具有多個(gè)第2凸點(diǎn)電極的第2半導(dǎo)體芯片、和第3半導(dǎo)體芯片，所述多布線襯底具有分成多個(gè)布線襯底形成區(qū)域的主面，而在上述多個(gè)布線襯底形成區(qū)域的每一個(gè)中形成多個(gè)布線和多個(gè)電極焊盤；(b)在上述多個(gè)布線襯底形成區(qū)域的每一個(gè)的第1區(qū)域中設(shè)置第1半導(dǎo)體芯片，使得其主面與多布線襯底的主面相對(duì)，在上述多個(gè)布線襯底形成區(qū)域的每一個(gè)的第2區(qū)域中設(shè)置第2半導(dǎo)體芯片，使得其主面與多布線襯底的主面相對(duì)，由此通過(guò)多個(gè)第1凸點(diǎn)電極將第1半導(dǎo)體芯片和多布線襯底的布線電連接在一起，并通過(guò)多個(gè)第2凸點(diǎn)電極將第2半導(dǎo)體芯片和多布線襯底的布線電連接在一起；(c)在第1半導(dǎo)體芯片、第2半導(dǎo)體芯片和多布線襯底之間的間隙以及第1半導(dǎo)體芯片和第2半導(dǎo)體芯片之間的間隙中填充第1樹(shù)脂；(d)在第1半導(dǎo)體芯片和第2半導(dǎo)體芯片上層疊第3半導(dǎo)體芯片，使得其背面與第1半導(dǎo)體芯片和第2半導(dǎo)體芯片相對(duì)，然后通過(guò)多個(gè)引線將第3半導(dǎo)體芯片和多布線襯底的電極焊盤電連接在一起；(e)用第2密封樹(shù)脂密封在多布線襯底的主面上安裝的第1半導(dǎo)體芯片、第2半導(dǎo)體芯片和第3半導(dǎo)體芯片；以及(f)通過(guò)沿多個(gè)布線襯底形成區(qū)域的邊界部分分切多布線襯底，來(lái)獲得布線襯底，每個(gè)布線襯底具有安裝于其主面上的第1半導(dǎo)體芯片、第2半導(dǎo)體芯片和第3半導(dǎo)體芯片。
12.根據(jù)權(quán)利要求11的方法，其特征在于，沿各個(gè)布線襯底形成區(qū)域的邊界部分分別形成溝槽。
13.根據(jù)權(quán)利要求12的方法，其特征在于，在工序(f)中分切多布線襯底的邊界部分時(shí)，以小于溝槽的寬度的寬度分切溝槽的內(nèi)側(cè)。
14.根據(jù)權(quán)利要求1的方法，其特征在于，第1樹(shù)脂包含第1石英填料，所述第1石英填料的粒子直徑小于第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的相鄰的一個(gè)側(cè)面之間的距離，并且第2樹(shù)脂包含第2石英填料，所述第2石英填料的粒子直徑大于第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的相鄰的一個(gè)側(cè)面之間的距離。
15.根據(jù)權(quán)利要求1的方法，其特征在于，第1樹(shù)脂不包含作為添加劑的任何填料，并且第2樹(shù)脂包含石英填料，所述石英填料的粒子直徑大于第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的相鄰的一個(gè)側(cè)面之間的距離。
16.根據(jù)權(quán)利要求1的方法，其特征在于，第1凸點(diǎn)電極和第2凸點(diǎn)電極為Au凸點(diǎn)。
17.根據(jù)權(quán)利要求9的半導(dǎo)體裝置，其特征在于，各個(gè)第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的多個(gè)電極是以一定的間距配置在各第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的主面上的多個(gè)鍵合焊盤，并且在相對(duì)應(yīng)的多個(gè)鍵合焊盤上配置多個(gè)凸點(diǎn)電極。
18.根據(jù)權(quán)利要求17的半導(dǎo)體裝置，其特征在于，多個(gè)凸點(diǎn)電極為Au凸點(diǎn)。
19.根據(jù)權(quán)利要求10的半導(dǎo)體裝置，其特征在于，各個(gè)第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的多個(gè)電極是以一定的間距配置在各第1半導(dǎo)體芯片和第2半導(dǎo)體芯片的主面上的多個(gè)鍵合焊盤，通過(guò)在第1半導(dǎo)體芯片的主面上形成的多個(gè)布線層將第1半導(dǎo)體芯片的多個(gè)凸點(diǎn)電極與相對(duì)應(yīng)的多個(gè)鍵合焊盤電連接在一起，并且多個(gè)凸點(diǎn)電極之間的間距大于第1半導(dǎo)體芯片的多個(gè)鍵合焊盤之間的間距。
20.根據(jù)權(quán)利要求19的半導(dǎo)體裝置，其特征在于，多個(gè)凸點(diǎn)電極為焊接凸點(diǎn)。
21.根據(jù)權(quán)利要求17的半導(dǎo)體裝置，其特征在于，第1半導(dǎo)體芯片的電極的數(shù)量少于第2半導(dǎo)體芯片的電極的數(shù)量。
22.根據(jù)權(quán)利要求19的半導(dǎo)體裝置，其特征在于，第1半導(dǎo)體芯片的電極的數(shù)量少于第2半導(dǎo)體芯片的電極的數(shù)量。
23.根據(jù)權(quán)利要求1的方法，其特征在于還包含在與布線襯底的主面相對(duì)的背面上形成多個(gè)第3凸點(diǎn)電極的工序。
24.一種半導(dǎo)體裝置，其特征在于包括(a)其主面上具有多個(gè)布線和多個(gè)電極焊盤的布線襯底；(b)其主面上具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第1半導(dǎo)體芯片，通過(guò)多個(gè)凸點(diǎn)電極在布線襯底的主面上安裝第1半導(dǎo)體芯片，使得其主面與布線襯底的主面相對(duì)；(c)其主面上具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第2半導(dǎo)體芯片，在第1半導(dǎo)體芯片上安裝所述第2半導(dǎo)體芯片，使得其背面與第1半導(dǎo)體芯片的背面相對(duì)；(d)用于將布線襯底的多個(gè)電極焊盤和第2半導(dǎo)體芯片的多個(gè)電極電連接的多個(gè)鍵合引線；以及(e)用于密封第1半導(dǎo)體芯片、第2半導(dǎo)體芯片和多個(gè)鍵合引線的樹(shù)脂構(gòu)件，且第2半導(dǎo)體芯片的多個(gè)電極的數(shù)量大于第1半導(dǎo)體芯片的多個(gè)電極的數(shù)量。
25.一種半導(dǎo)體裝置的制造方法，其特征在于包含下列工序(a)制備具有分成多個(gè)布線襯底形成區(qū)域的主面的多布線襯底，在各個(gè)布線襯底形成區(qū)域中形成多個(gè)布線和多個(gè)電極焊盤，并制備多個(gè)半導(dǎo)體芯片，在各個(gè)半導(dǎo)體芯片的主面上形成多個(gè)半導(dǎo)體元件和多個(gè)電極；(b)在各個(gè)布線襯底形成區(qū)域中安裝上述第1半導(dǎo)體芯片；(c)將半導(dǎo)體芯片的多個(gè)電極與多布線襯底的布線電連接；(d)對(duì)分別安裝在上述多個(gè)布線襯底形成區(qū)域中的每一個(gè)中的半導(dǎo)體芯片進(jìn)行電氣試驗(yàn)；(e)用樹(shù)脂密封在多布線襯底的主面上安裝的多個(gè)半導(dǎo)體芯片；以及(f)在工序(e)之后，沿多個(gè)布線襯底形成區(qū)域的邊界部分分切由樹(shù)脂密封的多布線襯底，以提供其主面上安裝有半導(dǎo)體芯片的布線襯底，且在多個(gè)布線襯底形成區(qū)域的邊界部分中，多布線襯底具有從其主面沿深度方向形成的溝槽，在溝槽中，切斷多布線襯底的多個(gè)布線的一部分，所述溝槽在工序(d)之前形成。
26.根據(jù)權(quán)利要求25的方法，其特征在于，多布線襯底的多個(gè)布線的一部分終止于溝槽的側(cè)面。
27.根據(jù)權(quán)利要求9的方法，其特征在于，第1半導(dǎo)體芯片包含具有多個(gè)存儲(chǔ)元件的存儲(chǔ)電路，且第2半導(dǎo)體芯片包含適于按程序動(dòng)作的處理器電路。
28.根據(jù)權(quán)利要求10的方法，其特征在于，第1半導(dǎo)體芯片包含具有多個(gè)存儲(chǔ)元件的存儲(chǔ)電路，且第2半導(dǎo)體芯片包含適于按程序動(dòng)作的處理器電路。
29.一種半導(dǎo)體裝置，其特征在于包括(a)其主面上具有多個(gè)布線和多個(gè)電極焊盤的布線襯底；(b)其主面上具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第1半導(dǎo)體芯片，通過(guò)多個(gè)凸點(diǎn)電極在布線襯底的主面上安裝所述第1半導(dǎo)體芯片，使得其主面與布線襯底的主面相對(duì)；(c)其主面上具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第2半導(dǎo)體芯片，在第1半導(dǎo)體芯片上層疊所述第2半導(dǎo)體芯片，使得其背面與第1半導(dǎo)體芯片的背面相對(duì)；(d)用于將布線襯底的多個(gè)電極焊盤和第2半導(dǎo)體芯片的多個(gè)電極電連接的多個(gè)鍵合引線；以及(e)用于密封第1半導(dǎo)體芯片、第2半導(dǎo)體芯片和多個(gè)鍵合引線的樹(shù)脂構(gòu)件，且在第1半導(dǎo)體芯片上層疊第2半導(dǎo)體芯片時(shí)，使得第2半導(dǎo)體芯片的至少一部分從第1半導(dǎo)體芯片向外伸出，第2半導(dǎo)體芯片相對(duì)于第1半導(dǎo)體芯片的外伸量不大于1.5mm。
30.根據(jù)權(quán)利要求29的半導(dǎo)體裝置，其特征在于，第2半導(dǎo)體芯片相對(duì)于第1半導(dǎo)體芯片的外伸量不大于1mm。
31.根據(jù)權(quán)利要求29的半導(dǎo)體裝置，其特征在于，在布線襯底的主面與第1半導(dǎo)體芯片的主面之間的間隙中填充樹(shù)脂。
32.一種半導(dǎo)體裝置，其特征在于包括(a)其主面具有多個(gè)布線和多個(gè)電極焊盤的多布線襯底；(b)其主面具有多個(gè)半導(dǎo)體元件和多個(gè)電極焊盤的第1半導(dǎo)體芯片，通過(guò)多個(gè)凸點(diǎn)電極在多布線襯底的主面上安裝所述第1半導(dǎo)體芯片，使得其主面與多布線襯底的主面相對(duì)；(c)其主面具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第2半導(dǎo)體芯片，在第1半導(dǎo)體芯片上層疊所述第2半導(dǎo)體芯片，使得其背面與第1半導(dǎo)體芯片的背面相對(duì)；(d)用于將多布線襯底的多個(gè)電極焊盤與第2半導(dǎo)體芯片的多個(gè)電極電連接的多個(gè)鍵合引線；以及(e)用于密封第1半導(dǎo)體芯片、第2半導(dǎo)體芯片和多個(gè)鍵合引線的樹(shù)脂構(gòu)件，且多布線襯底的端子的配置與用于僅安裝第1半導(dǎo)體芯片而設(shè)計(jì)的布線襯底的端子的配置相同。
33.根據(jù)權(quán)利要求32的半導(dǎo)體裝置，其特征在于，多布線襯底還具有用于測(cè)試第2半導(dǎo)體芯片的電氣特性的試驗(yàn)端子，并在配置了第1半導(dǎo)體芯片的非連接端子的位置上設(shè)置所述試驗(yàn)端子。
34.根據(jù)權(quán)利要求33的半導(dǎo)體裝置，其特征在于，多布線襯底還具有用于測(cè)試第2半導(dǎo)體芯片的電氣特性的試驗(yàn)端子，并在多布線襯底上以矩陣狀配置的端子列中最內(nèi)側(cè)的端子列再向內(nèi)2列的位置上設(shè)置所述試驗(yàn)端子。
35.一種半導(dǎo)體裝置，其特征在于包括(a)其主面上具有多個(gè)布線和多個(gè)電極焊盤的布線襯底；(b)其主面上具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第1半導(dǎo)體芯片，通過(guò)多個(gè)凸點(diǎn)電極在布線襯底的主面上安裝第1半導(dǎo)體芯片，使得其主面與布線襯底的主面相對(duì)；(c)其主面上具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第2半導(dǎo)體芯片，在第1半導(dǎo)體芯片上層疊所述第2半導(dǎo)體芯片，使得其背面與第1半導(dǎo)體芯片的背面相對(duì)；(d)用于將布線襯底的多個(gè)電極焊盤和第2半導(dǎo)體芯片的多個(gè)電極電連接的多個(gè)鍵合引線；以及(e)用于密封第1半導(dǎo)體芯片、第2半導(dǎo)體芯片和多個(gè)鍵合引線的樹(shù)脂構(gòu)件，且在第1半導(dǎo)體芯片上層疊第2半導(dǎo)體芯片時(shí)使得其中心位置與布線襯底的中心位置一致。
36.一種半導(dǎo)體裝置，其特征在于包括(a)其主面上具有多個(gè)布線和多個(gè)電極焊盤的布線襯底；(b)其主面上具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第1半導(dǎo)體芯片，通過(guò)多個(gè)凸點(diǎn)電極在布線襯底的主面上安裝所述第1半導(dǎo)體芯片，使得其主面與布線襯底的主面相對(duì)；(c)其主面上具有多個(gè)半導(dǎo)體元件和多個(gè)電極的第2半導(dǎo)體芯片，在第1半導(dǎo)體芯片上層疊所述第2半導(dǎo)體芯片，使得其背面與第1半導(dǎo)體芯片的背面相對(duì)；(d)用于將布線襯底的多個(gè)電極焊盤和第2半導(dǎo)體芯片的多個(gè)電極電連接的多個(gè)鍵合引線；以及(e)用于密封第1半導(dǎo)體芯片、第2半導(dǎo)體芯片和多個(gè)鍵合引線的樹(shù)脂構(gòu)件，且布線襯底還具有主要集中配置多個(gè)地址端子的第1區(qū)域和主要集中配置多個(gè)數(shù)據(jù)端子的第2區(qū)域，在第1半導(dǎo)體芯片的主面的一個(gè)端側(cè)上主要集中配置多個(gè)地址端子，而在第1半導(dǎo)體芯片的主面的另一端側(cè)上主要集中配置多個(gè)數(shù)據(jù)端子，并且使在布線襯底的主面上安裝的第1半導(dǎo)體芯片配向，以使得第1半導(dǎo)體芯片的多個(gè)地址端子集中配置的一個(gè)端側(cè)與布線襯底的多個(gè)地址端子集中配置的第1區(qū)域相互接近，并使得多個(gè)數(shù)據(jù)端子集中配置的另一端側(cè)與布線襯底的多個(gè)數(shù)據(jù)端子集中配置的第2區(qū)域相互接近。
37.根據(jù)權(quán)利要求36的半導(dǎo)體裝置，其特征在于，在第1半導(dǎo)體芯片的主面上形成DRAM或快速存儲(chǔ)器。
全文摘要
提供一種半導(dǎo)體裝置及其制造方法。在安裝于多芯片模塊(MCM)的封裝襯底(1)上的三個(gè)芯片(2A)、(2B)和(2C)中，其上形成DRAM的芯片(2A)和其上形成快速存儲(chǔ)器的芯片(2B)通過(guò)Au凸點(diǎn)(4)與封裝襯底(1)的布線(5)電連接，并且在芯片(2A)和(2B)的主面(下表面)和封裝襯底(1)的主面之間的間隙中填充下填樹(shù)脂(6)。在兩個(gè)芯片(2A)和(2B)上安裝其上形成高速微處理器的芯片(2C)，并且該芯片(2C)通過(guò)Au引線(8)與封裝襯底(1)的鍵合焊盤(9)電連接。
文檔編號(hào)H01L23/31GK1516898SQ0281144
公開(kāi)日2004年7月28日 申請(qǐng)日期2002年4月5日 優(yōu)先權(quán)日2001年6月7日
發(fā)明者角義之, 內(nèi)藤孝洋, 洋, 佐藤俊彥, 彥, 文, 池上光, 菊池隆文 申請(qǐng)人:株式會(huì)社瑞薩科技