專利名稱：埋入式電路及器件的方法與結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及使用絕緣體上外延硅(Silicon-on-Insulator，SOI)技術(shù)制作半導(dǎo)體器件。更具體而言，本發(fā)明涉及使用SOI埋入氧(Buried Oxide，BOX)層作為電子器件及電路的整體元件。
背景技術(shù)：
雖然通常制作費用較高，絕緣體上外延硅(Silicon-on-Insulator，SOI)技術(shù)已呈現(xiàn)為改進如鎖定和速度等特征的一種電子制作技術(shù)。術(shù)語絕緣體上外延硅(SOI)通常描述在絕緣層或襯底上形成的單晶Si層里制作器件的結(jié)構(gòu)。
圖11A及11B展示了示例傳統(tǒng)絕緣體上外延硅(SOI)結(jié)構(gòu)，其中，在襯底112上支持著絕緣體111上形成的薄硅器件層110。對于當(dāng)前的技術(shù)而言，襯底通常是硅，而絕緣體大多是二氧化硅。器件113在器件層110中形成，并與表面導(dǎo)體114互連。傳統(tǒng)絕緣體上外延硅(SOI)結(jié)構(gòu)主要利用這兩種技術(shù)之一來制作。
第一個處理，稱為由所注入氧氣來分離(Separation by ImplantedOxygen，SIMOX)，包括在硅襯底上以規(guī)定的深度注入氧氣，并將其加熱以形成連續(xù)的二氧化硅層(SiO2)。此SIMOX處理只需要單個晶片(wafer)。將會在稍后詳述的替代處理通常稱為“鍵結(jié)絕緣體上外延硅(Bonded SOI)”且以兩片晶片開始，最好至少其中之一晶片的表面已有氧化層。第一片晶片是把第二片晶片連接起來的載體晶片，并且第二片晶片需要被″薄化″以留下由絕緣層所分離并鍵結(jié)在載體晶片上的硅層。
近年來，此兩種技術(shù)都做了許多改變及增進，以改善產(chǎn)量并降低成本，并達到在均勻性和缺陷上具更好品質(zhì)的理想器件層。從圖11B可明顯的看出，傳統(tǒng)絕緣體上外延硅(SOI)的重要特征是絕緣體層111的主要用來將具有企有源器件113的硅器件層110與硅襯底112隔離出來。這樣，傳統(tǒng)技術(shù)在器件層110上所形成的器件只能在絕緣體層111的一側(cè)。
該方法的問題在于雖然其器件和互連形成方式與傳統(tǒng)襯底相同，但是絕緣體上外延硅(SOI)技術(shù)引入了更新的問題，例如浮體效應(yīng)(floatingbody effects)。除此之外，由于傳統(tǒng)襯底中不是問題的浮體效應(yīng)要求與溝道區(qū)附加的連接，所以與對應(yīng)的非SOI結(jié)構(gòu)相比，傳統(tǒng)絕緣體上外延硅(SOI)結(jié)構(gòu)占據(jù)多得多的芯片“不動產(chǎn)(real-estate)”。對于現(xiàn)今技術(shù)，一般常用的襯底大多用硅且絕緣體大多用氧化硅。還有許多附加處理以提供其襯底與地之間的互連。更重要的是，傳統(tǒng)方法不能認(rèn)識到絕緣層不僅可以將預(yù)先確定的器件組與襯底分離，更可以提供更多功能。

發(fā)明內(nèi)容
發(fā)明人認(rèn)識到絕緣體上外延硅(SOI)絕緣層或BOX(Buried Oxide，埋入式氧化物)可以成為特定器件的不可或缺的一部份，更甚者，依此創(chuàng)新的方法可以有利地制作電路。換句話說，此BOX可被視為不僅是分離多個器件層的被動隔離機制。其可成為甚至完整電路中不可或缺的元件。稍后將被證實，通過采取此創(chuàng)新的方法，將會為絕緣體上外延硅(SOI)技術(shù)提供改善的器件密度及速度且減少了的器件間相互連接所使用的導(dǎo)體相互連接的全新的可能性。因此，本發(fā)明的目的為講述使用絕緣體上外延硅(SOI)絕緣體(BOX)作為器件層次上的增效(building)元件的方法。
本發(fā)明的另一個目的為講述BOX在電路層次上充當(dāng)增效元件的方法。
本發(fā)明的另一個目的為講述將BOX用于除了器件層之間的簡單隔離之外的其它功能的方法。
本發(fā)明的另一個目的為講述將BOX用于在甚至于單個器件內(nèi)除了隔離之外的其它功能的方法。
本發(fā)明的另一個目的為改善在絕緣體上外延硅(SOI)芯片上電子器件密度。
本發(fā)明的另一個目的為減少在絕緣體上外延硅(SOI)芯片上器件間導(dǎo)體相互連接數(shù)。
本發(fā)明的另一個目的為在絕緣體上外延硅(SOI)芯片上減少寄生效應(yīng)并增加速度。
本發(fā)明的另一個目的為講述在絕緣體上外延硅(SOI)結(jié)構(gòu)形成前在襯底上形成特征的方法。
本發(fā)明的另一個目的為講述在絕緣體上外延硅(SOI)上形成改進的FET器件的方法。
本發(fā)明的另一個目的為說明利用上述方法的應(yīng)用。
本發(fā)明的另一個目的為利用已建立的硅制作處理及設(shè)備說明上述目的和技術(shù)。
為了實現(xiàn)上述目的，根據(jù)本發(fā)明的第一個方面，公開了一種制作電子器件方法及結(jié)構(gòu)，其使用導(dǎo)致形成埋入式氧化層(24)的絕緣體上外延硅(SOI)技術(shù)。該方法包括在第一單晶半導(dǎo)體層(23)中制作所述電子器件的至少一個第一元件(21、22)；以及在第二單晶半導(dǎo)體層(25)中制作所述電子器件的至少一個第二元件(26、27)，所述第二單晶半導(dǎo)體層(25)與所述第一單晶半導(dǎo)體層(23)通過所述埋入式氧化層(24)分離，其中所述埋入式氧化層(24)被局部修正，以與所述電子器件(20A)作為整體執(zhí)行功能。
根據(jù)本發(fā)明的第二個方面，公開了一種使用絕緣體上外延硅(SOI)技術(shù)制作電子電路的方法，該絕緣體上外延硅(SOI)技術(shù)導(dǎo)致形成至少一個埋入式氧化層，該電子電路包括多個相互連接的電子器件，每一個電子器件各包括多個元件。該方法包括在埋入式氧化層的第一個側(cè)面上制作預(yù)定的第一組多個元件，在埋入式氧化層的第二個側(cè)面上制作預(yù)定的第二組多個元件，第二個側(cè)面是第一個側(cè)面的反面，且該埋入式氧化層與至少一個電子器件的運行作為整體地執(zhí)行功能。
根據(jù)本發(fā)明的第三個方面，公開了一種絕緣體上外延硅(SOI)制作方法，其中形成埋入式氧化層，該方法包括在埋入式氧化層的第一個側(cè)面上形成第一組器件元件，并在第一個側(cè)面的反面上形成第二組器件元件，該埋入式氧化層與包括第一組器件元件及第二組器件元件組中的元件的至少一個器件的運行作為整體地執(zhí)行功能。
根據(jù)本發(fā)明的第四個方面，公開了一種在襯底上利用絕緣體上外延硅(SOI)技術(shù)制作DRAM單元的方法及結(jié)構(gòu)，絕緣體上外延硅(SOI)技術(shù)導(dǎo)致至少一個埋入式氧化層的形成。該方法包括在埋入式氧化層之下形成埋入式電容器，接著在埋入式氧化層的上方形成FET的源極區(qū)及漏極區(qū)，并使電容器通過穿透埋入式氧化層的通道與源極或漏極區(qū)之一相互連接，其中該通道是導(dǎo)電材料。
根據(jù)本發(fā)明的第五個方面，公開了一種使用絕緣體上外延硅(SOI)技術(shù)制作DRAM單元的方法及結(jié)構(gòu)，絕緣體上外延硅(SOI)技術(shù)導(dǎo)致了至少一個埋入式氧化層(BOX)的形成。從而，DRAM單元的電容器通過包括在襯底內(nèi)形成埋入式電極的處理而形成，其中埋入式電極可充當(dāng)下電容器充電平板，并在位于BOX上側(cè)的晶體管的擴散區(qū)與包括上電容器充電平板的區(qū)域之間形成擴散連接，當(dāng)在埋入式電極上施加偏壓時，在BOX的上側(cè)形成電容器的上充電平板。
根據(jù)本發(fā)明的第六個方面，公開了一種使用絕緣體上外延硅(SOI)技術(shù)去制作具有大量電子器件的電子電路的方法及結(jié)構(gòu)，此絕緣體上外延硅(SOI)技術(shù)導(dǎo)致了至少一個埋入式氧化層的形成。該方法包括了在導(dǎo)電材料與所述多個電子器件中至少兩件間的相互連接上而形成相互連接器，而此相互連接器至少有部分被所謂的埋入式氧化層包圍。
根據(jù)本發(fā)明的第七個方面，公開了一種制作動態(tài)兩相移位寄存器的方法及結(jié)構(gòu)。該方法包括了使用絕緣體上外延硅(SOI)技術(shù)來形成埋入式氧化層，然后在埋入式氧化層上方的器件層內(nèi)形成大量的FET，在器件層上方形成第一時鐘信號導(dǎo)體(first clock signal conductor)，且在器件層下方形成第二時鐘信號導(dǎo)體，而第二時鐘信號導(dǎo)體至少有部分為所謂的埋入式氧化層所包圍。
根據(jù)本發(fā)明的第八個方面，公開了一種制作CMOS電路的方法及結(jié)構(gòu)。該方法包括了使用絕緣體上外延硅(SOI)技術(shù)去形成埋入式氧化層，并在埋入式氧化層上方的器件層內(nèi)形成大量的FET，其中至少有兩個FET晶體管會共享同一個擴散區(qū)。因此可相互電連接這兩個FET晶體管而不需通過導(dǎo)電材料。
根據(jù)本發(fā)明的第九個方面，公開了一種使用絕緣體上外延硅(SOI)技術(shù)去制作FET的方法及結(jié)構(gòu)，此絕緣體上外延硅(SOI)技術(shù)導(dǎo)致了至少一個埋入式氧化層的形成。該方法包括了在埋入式氧化層下方形成第一個柵極且在埋入式氧化層上方形成第二個柵極。
根據(jù)本發(fā)明的第十個方面，公開了一種包括至少一個絕緣體上外延硅(SOI)埋入式氧化層的電子器件的結(jié)構(gòu)，而至少一個埋入式氧化層與該器件作為整體執(zhí)行其功能。
根據(jù)本發(fā)明的第十一個方面，公開了一種包括至少一個絕緣體上外延硅(SOI)埋入式氧化層的電子器件的結(jié)構(gòu)，至少一個絕緣體上外延硅(SOI)埋入式氧化層變成了與該器件成為整體的結(jié)構(gòu)元件。
根據(jù)本發(fā)明的第十二個方面，公開了一種包括大量相互連接器件的電子電路的結(jié)構(gòu)，此電路安裝在具有至少一絕緣體上外延硅(SOI)埋入式氧化層的晶片上。其中至少一個絕緣體上外延硅(SOI)埋入式氧化層是與至少一個器件成為整體的功能元件。
根據(jù)本發(fā)明的第十三個方面，公開了一種包括大量相互連接器件的電子電路的結(jié)構(gòu)，此電路安裝在具有至少一個絕緣體上外延硅(SOI)埋入式氧化層的晶片上。其中至少一個絕緣體上外延硅(SOI)埋入式氧化層包括與至少一個器件成為整體的功能元件。
根據(jù)本發(fā)明的第十四個方面，公開了一種包括大量相互連接器件的電子電路的結(jié)構(gòu)，此電路安裝在具有至少一個絕緣體上外延硅(SOI)埋入式氧化層的晶片上，其中鄰近的兩個器件共享至少一個器件元件，因此可相互電連接這兩個器件而不需使用導(dǎo)電材料，其中絕緣體上外延硅(SOI)埋入式氧化層起隔離除了共享元件之外的兩個相互連接器件的元件的作用。
根據(jù)本發(fā)明的第十五個方面，公開了在絕緣體上外延硅(SOI)制作的方法，其中形成了埋入式氧化層。該方法包括在埋入式氧化層的第一邊上形成第一組器件元件，及在相反的一邊上形成第二組器件元件，其中該埋入式氧化層用于至少一個埋入式器件的有源功能。


通過結(jié)合附圖詳細(xì)描述本發(fā)明的優(yōu)選實施例，上述及其它目的、方面和優(yōu)點將更容易理解圖1A-1C所示為三種在支撐硅體中形成的示例結(jié)構(gòu)，其中圖解了BOX如何有優(yōu)勢地被使用；圖2所示為使用本發(fā)明中所講述的技術(shù)的示例器件結(jié)構(gòu)；圖2A-2E所示為在形成絕緣體上外延硅(SOI)襯底前在硅體的下部內(nèi)所形成的示例結(jié)構(gòu)；圖3A-3E說明了為了完成由圖2A-2E的處理來形成圖2所示的結(jié)構(gòu)，所使用的鍵結(jié)絕緣體上外延硅(SOI)處理；圖4A-4E所示為使用SIMOX處理來形成圖2所示的器件的一組示例步驟；
圖5A-5D說明了使用本發(fā)明形成的不同器件元件的例子，說明了本發(fā)明的優(yōu)勢；圖6A-6C說明了本發(fā)明使用BOX來互連各元件而不需使用連接器的優(yōu)勢；圖7A-7B說明本發(fā)明用于實現(xiàn)DRAM單元的另一例子；圖8A-8C說明了第二個利用本發(fā)明所實現(xiàn)的DRAM單元；圖9A-9C說明本發(fā)明用于動態(tài)兩相移位寄存器電路的例子，這此例子證明BOX作為電路元件；圖10A-10B說明本發(fā)明用于NOR電路；以及圖11A-11B所示為傳統(tǒng)的絕緣體上外延硅(SOI)結(jié)構(gòu)。
需注意的是，所示的圖僅供說明本發(fā)明的處理和結(jié)構(gòu)，而非對限定其范圍及尺寸。
具體實施例方式
返回圖11A-11B所示的傳統(tǒng)絕緣體上外延硅(SOI)結(jié)構(gòu)，其中氧化物層111將器件層110從襯底112中分離出。FET器件113被建立在器件層110里。用來形成FET晶體管的一種傳統(tǒng)技術(shù)具有下述步驟通過層110的表面氧化形成柵極氧化物；通過多晶硅的沉積及形成圖形形成柵電極；通過注入摻雜物形成源極區(qū)及漏極區(qū)。然后可以通過普通的互連處理為這些源極區(qū)/漏極區(qū)以及柵電極在表面布線114。
現(xiàn)在將重心轉(zhuǎn)至發(fā)明上。圖1A-1C分別說明了埋入式柵極13、埋入式導(dǎo)線14及埋入式電容器15的示例結(jié)構(gòu)，其都是本發(fā)明使用BOX 12作為器件甚至是整個電路的整體部份而產(chǎn)生的示范結(jié)構(gòu)。SIMOX技術(shù)或鍵結(jié)技術(shù)都可以使用。襯底10接收器件元件，然后所述器件元件與BOX 12上方的器件層11內(nèi)的元件16互補。類似于圖11A-11B所示的傳統(tǒng)絕緣體上外延硅(SOI)結(jié)構(gòu)，雖然本發(fā)明允許以不同方式來相互連接，如果有必要，還可以使用表面導(dǎo)體17來使器件相互連接。在了解了接下來的章節(jié)后，本發(fā)明的這些結(jié)構(gòu)的形成及優(yōu)勢等細(xì)節(jié)將對本領(lǐng)域一般技術(shù)人員變得很明顯。
圖2展示了示范絕緣體上外延硅(SOI)結(jié)構(gòu)2，其中兩個FET 20A及FET20B與BOX 24形成在一起，而成為器件層次的整體部件。埋入式元件21及22已被形成于下部23中，在此討論中，元件21為體觸點而元件22為埋入式柵極。BOX 24將下部23與包括附加源極及漏極區(qū)26及27的上部25分離。
圖2A至3D表示使用鍵結(jié)絕緣體上外延硅(SOI)技術(shù)去產(chǎn)生圖2中的結(jié)構(gòu)20的示例形成處理。使用SIMOX的示例組成表示于圖4A-4E。圖1A-1C中的埋入式元件13、14及15說明圖2中的埋入式元件21及22可以可變地為柵極、電容器或?qū)Ь€，這取決于形成該元件中所使用的處理/材料。因此，很顯然，可以使用本發(fā)明所講述的概念構(gòu)造的各種各樣的器件。
關(guān)于鍵結(jié)技術(shù)，圖2A表示通過在硅載體襯底上形成厚度為250-2500埃的二氧化硅層200，構(gòu)造下部23的方法。由于層200在蝕刻溝槽202處理中用作選擇性掩模，所以此層200及其厚度并不為關(guān)鍵性條件。絕緣體蝕刻及較晚所進行的多晶硅拋光處理很有可能移除部份氧化物層。在優(yōu)選處理中，在與形成溝槽側(cè)壁絕緣體相同的步驟中移除任何殘留的掩模層后，將重新形成BOX層。如果有必要，除了二氧化硅200外，也使用厚度范圍為500-2500埃的氮化硅層203(未示出)。氮化硅雖然不被預(yù)期來當(dāng)成部分的BOX層，但它可提供蝕刻及化學(xué)機械拋光的更好的選擇性，且它會保護底下的氧化物或襯底。當(dāng)在氧化層頂上使用氮化物時，在完成襯底23中的埋入式結(jié)構(gòu)后所剩余的任何氮化層會在鍵結(jié)至器件晶片前被移除。雖然并非所有層都十分重要，但掩模層的最終絕緣體堆最好由氧化物/氮化物/氧化物層而組成。絕緣體厚度的選擇是依據(jù)溝槽202的深度而定，從而取決于放置于溝槽中的特定器件，但是絕緣體堆的厚度總合通常小于5000埃。對形成埋入式柵極13(見圖1A)而言，溝槽深度204通常大約為2000-5000埃，與柵電極的示例厚度相似。對形成埋入式布線層14(見圖1B)而言，溝槽深度通常大約在5000埃-2μm的范圍內(nèi)。對形成溝槽式電容器15(圖1C)而言，選擇約2-6μm量級的較大深度。
在硅襯底上蝕刻垂直溝槽的處理是眾所皆知的。例如，對示例的埋入式柵極處理，在使用Cl2/Ar等離子體的定向蝕刻(例如美國專利4,139,442中所描述，轉(zhuǎn)讓給本受讓人，并全文引用合并于此)之后，可以使用標(biāo)準(zhǔn)光刻技術(shù)在抗蝕性掩模上去創(chuàng)建圖案。對溝槽的蝕刻而言，其它商業(yè)可用蝕刻處理也可以符合要求。在移除抗蝕性掩模后，襯底與圖2B所示相似。
接著，如圖2C所示，為了更近一步發(fā)展埋入式柵極結(jié)構(gòu)，絕緣層205及206將被合并于溝槽202的邊上或底上。絕緣層205及206通常為氧化層、氮化層或其組合，并通過沉積、硅的原地轉(zhuǎn)化(insitu conversion)或其組合形成。若選擇熱氧化，它可使用傳統(tǒng)蒸氣或熔爐內(nèi)的干氧氣、氧化環(huán)境中的迅速熱量加熱、或任何等價方法?？梢允褂锰峁┝己玫谋＝切缘某练e氧化物。對于埋入式柵極或埋入式導(dǎo)線，期望這些導(dǎo)體(尚未形成)用絕緣體完全包圍其邊及底部207。對其它應(yīng)用如體觸點，溝槽底部的絕緣體不期望的208，且為了移除底部絕緣體部分，使用含氟氣體如CF4或SF6的定向蝕刻可用于以定向模式從水平底表面208有選擇地蝕刻新形成的絕緣體(氧化物)205，只留下沿著溝槽垂直側(cè)壁上的絕緣體。
圖2D所示為溝槽接著被填滿且平面化，以導(dǎo)致嵌入溝槽的選定導(dǎo)體209及210。導(dǎo)體210可由多晶硅、鎢或鉬中挑選出，并對與硅的接近熱匹配和后繼高處理溫度下的穩(wěn)定性相似。同樣可以使用外延(epitaxial)硅209處理。在優(yōu)選處理中，多晶硅210通過在大約600-700℃的LPCVD反應(yīng)器中沉積而形成，所述反應(yīng)器使用二氯甲硅烷及摻雜物初級粒子如磷化氫。
埋入式柵極的柵極圖案的寬度受特定的設(shè)計基本規(guī)則所限制。沉積時，多晶硅導(dǎo)體210通常會填滿而提供近似平面的頂表面。然后最好使用化學(xué)機械拋光多晶硅，其中使用如CABOT SC-I，即一種酸堿值約為-10(pHi10)的KOH水溶液中的膠狀二氧化硅。其它商業(yè)可用并在拋光多晶硅領(lǐng)域內(nèi)已知的對氮化硅或氧化硅有良好的選擇性的拋光漿皆可使用。
在拋光的最后階段，溝槽內(nèi)的多晶硅210可能相對于絕緣體206輕微凹進，但是其具有高平整度，通常約為幾個納米。特別的是，在出版物“Characterization of Polysilicon Oxides Thermally Grown and Deposited onthe Polished Polysilicon Films(拋光多晶硅薄膜上熱生長和沉積的多晶硅氧化物的特性)”，Tan Fu Lei et al.，IEEE Transactions on Electron Devices(IEEE電子器件會報)，vol.45，No.4，1998年4月，第912～917頁中所描述的拋光處理對于制作高平整度多晶硅表面而言是極具吸引力的。若使用了拋光截止層氮化硅203，則現(xiàn)在通過對硅及二氧化硅有選擇地進行濕蝕刻而將此拋光截止層從頂部水平表面移除，這在本領(lǐng)域中是公知的。
圖2D表示拋光后在襯底橫截面上的近似外觀，其具有位于頂部水平表面上的熱氧化物層200及多晶硅210。然后在超聲波清洗機內(nèi)使用稀釋過50∶1的氨水來對所有表面進行后(post)CMP清洗。額外的RCA清洗處理亦可使用。在這點上，在多晶硅及硅襯底間的高度差通常小于500埃。
接著，如圖2E中所示，在多晶硅及熱氧化物層200的殘余物上形成約500-1000埃的氧化層211。當(dāng)通過熱氧化形成211，摻雜多晶硅上的氧化物厚度期望比硅區(qū)環(huán)境下所生長的氧化物稍微厚一些。若使用熱氧化時，鑒于再硅上形成稍微薄一些的氧化層，1000埃的氧化物會消耗約400埃的多晶硅。使用堅硬的墊及合適的氧化物漿如Cabot SC-1對氧化物表面進行化學(xué)機械拋光，以便形成連續(xù)且平滑的氧化層。如果有必要，可以使用其它變薄處理如蝕刻來完成拋光，以在多晶硅柵電極上獲得所期望的氧化物厚度。此處理通常設(shè)計為留下約100-250埃的二氧化硅211在多晶硅柵極上。
或者，沉積約200-1000埃的高品質(zhì)CVD二氧化硅，并重新拋光，以在多晶硅柵極區(qū)上留下所期望的較薄的氧化層。由于上述在溝槽內(nèi)形成多晶硅的方法，圖2E所示的所產(chǎn)生的結(jié)構(gòu)在多晶硅柵極區(qū)212上有較薄的氧化物而在硅襯底區(qū)上有較厚的氧化物。
作為可能的替代，如果使用CVD鎢作為埋入式柵電極。代替沉積多晶硅，沉積接種層氮化鈦(TiN)或鈦/氮化鈦Ti/TiN或鎢化鈦TiW，接著使用已確立的在熱反應(yīng)爐用硅烷、氫及WF6等氣體進行CVD鎢(W)沉積。在沉積之后整體的金屬膜將看上去與多晶硅平面結(jié)構(gòu)相似，其可重新化學(xué)機械或等離子體蝕刻，以從頂表面移除鎢及接種層。在一個優(yōu)選處理中，通過使用等離子體蝕刻使此鎢層凹進，隨后形成硅化物或硅的罩子。形成硅化鎢或多晶硅罩子的目的又是在電極上形成薄氧化表面。若埋入式體觸點被形成，那么將沒必要去被包圍的導(dǎo)體的表面上形成額外的氧化物。在被包圍的導(dǎo)體上形成的任何氧化物被選擇性地移除?？梢允褂闷渌阎幚淼母鞣N變化以各種材料來實現(xiàn)圖2E所示的實質(zhì)結(jié)構(gòu)，以形成器件。
繼續(xù)鍵結(jié)技術(shù)，圖3A表示上部25的發(fā)展。準(zhǔn)備襯底30以成為臨時載體。首先，作為在下部23及上部25結(jié)合在一起(參考圖2)之后有助于移除額外的晶片物質(zhì)的可選但非優(yōu)選的技術(shù)，將氫氣31注入硅襯底30。具有與襯底或鍺化硅不同的摻雜物的硅的外延層32可能會被沉積在硅襯底上。可選地，當(dāng)缺少沉積的外延層時，器件襯底的頂表面區(qū)將變成器件層。在美國專利5,882,987中詳細(xì)描述了利用外延沉積層的“整齊切割(Smart-Cut)”處理，在此通過引用全文合并于此。注入氫氣處理經(jīng)適當(dāng)?shù)耐嘶鸲纬蓺浠鑼?1，變成整齊切割技術(shù)的基礎(chǔ)，以在頂部25被鍵結(jié)至底部23之后允許載體晶片30所不期望的層的分離。雖然整齊切割是用于轉(zhuǎn)換器件層32的示例處理，也可以使用結(jié)合蝕刻及拋光的替代處理，如美國專利4,601,779及4,735,679中所描述。
器件層32是外延沉積的，其中使用例如鍺化硅SiGe，但是具體材料取決于所制作的器件。如同前述美國專利′987所述，可選地將蝕刻截止層(etchstop layer)加到器件層的頂上，其可能只是高摻雜硅層或鍺化硅層?？蛇x地在單晶表面上生長厚度50-200埃的薄熱層33。當(dāng)末端器件將包括體觸點(body contact)時，使用沒有氧化層33的裸硅。
在專利′987所述條件下，最好將氫氣注入所沉積的器件層下一定深度。如同圖3B及3C所示，器件晶片25接著被翻轉(zhuǎn)及附著至圖2A-2E中所準(zhǔn)備的載體襯底23上。通過示范技術(shù)，使用表面處理而使氧化表面33及211呈親水性的，如此使氧化表面結(jié)合。此等附著的晶片具有足夠的鍵結(jié)而經(jīng)得起大部分的處理?，F(xiàn)在將晶片加熱至大約300-600℃以完成如圖3D所示的整齊切割處理，其中移除額外的晶片部分34。
在整齊切割處理的變體中，晶片加熱至溫度范圍250-400℃，以從器件層接口(鍺化硅SiGe沉積層的情況下)分離出氫氣，接著使用水噴射將襯底34沿著氫氣注入表面分開。
現(xiàn)在通過拋光或蝕刻或按照美國專利‘987所講述使用可選的蝕刻截止層，被轉(zhuǎn)換的器件層表面35完成為平滑表面。這樣，具有埋入式體觸點21及埋入式柵電極22的絕緣體上外延硅(SOI)晶片20(同樣見圖2)目前已形成。埋入式柵電極上的柵極氧化物36的厚度粗略地與氧化物33的厚度或兩氧化物表面33及211的厚度和相同，可以在100-500埃之間，這取決于各氧化層厚度的選擇。如前面所討論，可以方便地不形成氧化層33之一，因為裸硅表面也可有效地鍵結(jié)至二氧化硅。如同在上述IEEE所發(fā)表的文章中的討論，在拋光多晶硅上形成多氧化物(polyoxide)，不論是用熱形成或者是沉積而成，皆具有非常高的質(zhì)量，并接近柵極氧化物應(yīng)用的要求。
現(xiàn)在讓討論重心回到圖2，此圖所示為完整的絕緣體上外延硅(SOI)結(jié)構(gòu)，頂部的柵電極214及215形成在柵極氧化層216的頂上。為了達到目的，通常使沉積在頂柵極絕緣體頂上的多晶硅層形成圖案，以創(chuàng)建頂柵電極214及215?，F(xiàn)在器件層25變?yōu)轫敳繓艠O214及215及底部柵極結(jié)構(gòu)21及22兩者的溝道或體層。若應(yīng)用中需要較低的電阻值，頂部柵電極214及215可為多酸(polycide)層。
圖4A-4E說明了使用對應(yīng)的埋入式觸點及埋入式柵電極結(jié)構(gòu)的SIMOX處理的替代形成過程。制作埋入式結(jié)構(gòu)209及210的處理步驟與圖2A-2D中所使用的一樣。這樣，圖4A以與圖2D中所示的結(jié)構(gòu)相同的結(jié)構(gòu)開始，具有溝槽/側(cè)壁/導(dǎo)體209及溝槽/側(cè)壁/底部/導(dǎo)體210結(jié)構(gòu)，其中填滿摻雜多晶硅或其它合適的耐火的導(dǎo)電材料。在此，將多晶硅隨意地設(shè)定為導(dǎo)體。圖4B所示為已將表面絕緣體200移除且在用于埋入式柵極的電極210上形成厚度為50-200埃的柵極絕緣體401。在優(yōu)選處理中，通過氧化多晶硅同時氧化絕緣體200仍然在適當(dāng)?shù)奈恢茫缓笸ㄟ^拋光或蝕刻處理將絕緣體200移除，來形成柵極絕緣體401。在該多晶硅氧化處理的優(yōu)選實施例中，絕緣體200有附加氮化硅SiN層，以允許只會暴露多晶硅，從而以手控方式進行氧化。
之后，氧化層200被移除，且借助于所謂的部分遮光(block-out)掩模(圖4B)將埋入式觸點209上的任何絕緣層402有選擇地移除。在外延條件下沉積器件層403，其在所有硅表面(圖4C)上形成單晶，除了在多晶硅及氧化表面上形成多晶硅404及405的小區(qū)域。如果可以使用橫向生長的外延條件，區(qū)域404及405可以形成單晶，如美國專利5,646,958所述的，其內(nèi)容通過引用而在此合并。圖4D中，使用美國專利6,043,166(通過引用將其內(nèi)容合并于此)所講述的典型SIMOX條件，在埋入式區(qū)域的上方形成注入式掩模406且在襯底201內(nèi)注入氧離子407。
注入能量控制注入離子407的深度。對埋入式柵極210或體觸點209而言，注入深度選擇為輕微地低于器件層。對埋入式導(dǎo)線及電容器而言，由于該結(jié)構(gòu)要完全包圍在絕緣體中，此注入位置較不重要，但是最好選擇注入深度接近器件層及襯底接口，這樣所形成的至少部分BOX層可以覆蓋住那些導(dǎo)線及電容器元件的頂部。
使用退火條件及定時，如美國專利6,043,166所述，所注入的氧被轉(zhuǎn)換至埋入式氧化層408，如圖4E所示。使用標(biāo)準(zhǔn)的掩模及沉積技術(shù)以柵極氧化物409及柵電極410形成的晶體管導(dǎo)致與圖2所示相似的結(jié)構(gòu)。
即使已經(jīng)用一組優(yōu)選處理步驟，以形成埋入式柵電極及埋入式體觸點元件的角度，描述了SIMOX處理，對本領(lǐng)域一般技術(shù)人員很明顯，通過對前述處理的些許變化，前述處理步驟同樣可用于形成其它元件，如埋入式布線層或電容器元件等。
為了說明本發(fā)明的附加優(yōu)勢，圖5A-5D所示為三個示例的絕緣體上外延硅(SOI)結(jié)構(gòu)的放大圖，分別為埋入式柵電極50A(圖5A)、體觸點50C(圖5C)及埋入式導(dǎo)線50D(5D)。
圖5A所示為當(dāng)下部53及上部54被形成以便導(dǎo)致埋入式柵電極58A時所得的結(jié)構(gòu)50A。不同于先前的技術(shù)，此50A結(jié)構(gòu)中有特殊的趣味性，即現(xiàn)在埋入式氧化層(BOX)55A變?yōu)榈诙€柵極器件58A的一個整體部分。特別的是，此絕緣體上外延硅(SOI)埋入式氧化層55A可充當(dāng)埋入式FET的第二個柵極絕緣體，且也可充當(dāng)為器件層54與襯底53的隔離。
圖5A結(jié)構(gòu)50A中同樣有趣的是，形成第二個柵極絕緣體的埋入式氧化層55A與形成上方的柵極絕緣體的上方的氧化層59具有不同的厚度。此不同的厚度對控制雙柵極器件的特征是非常有用的技術(shù)。
圖5B所示為雙柵極的頂視圖的例子。這兩個柵極56及58A的有效形狀為501及502可以具有不同的長度、寬度或形狀以制作較容易地接觸到各自的柵極或得到具有不同信道長度的器件，使得雙柵極及單柵極信道區(qū)域可平行地組合以達到不同的增益。頂部及底部柵極56及58A可以放置到小差異中，如不同角度(彎曲柵極)，以制作如頂部上的布線軌跡的較好布局或較易接觸到底部。
圖5A及5B也表示出通過通道(via)503及504連接較高的及較低的柵極501及502的技術(shù)，這樣，當(dāng)在頂部上施加?xùn)艠O電壓時，它對頂部及底部都起作用，從而改善器件的性能。在本發(fā)明的處理中，此連接可利用對頂部柵電極使用兩層多晶硅的簡單處理完成，如美國專利4,341,009所述，此內(nèi)容通過引用在此合并。使用此參考的處理，可直接地形成通道503及504。專利′009描述了使用雙多晶硅形成埋入式觸點的處理。首先，在柵極氧化物上沉積多晶硅或多酸的薄層，接著蝕刻接觸孔穿過薄電極、柵極氧化物及體溝道層，以及埋入式柵極氧化物，到埋入式柵電極?，F(xiàn)在第二個柵電極層被沉積并形成圖案，以制作第一個電極和第二個電極觸點。在此處理期間，也可能制作其它的連接如體觸點，因為額外的觸點可以制作到載體襯底上。在此所使用的技術(shù)為利用兩步驟形成柵極式電極。步驟1中，在形成頂部器件時，在柵極氧化物上無差別地沉積第一個多晶硅層，隨后蝕刻通道。第二個多晶硅層目前被沉積在第一個多晶硅的上方，這使得在提供頂部柵電極額外的厚度的同時，接觸到體層或底部電極?，F(xiàn)在對此堆形成圖案，以包括頂部柵電極及通道連接?？梢允褂酶鼈鹘y(tǒng)的處理步驟，其中形成頂部電極，以分離的步驟蝕刻通道403或404，并且局部相互連接或金屬接觸鈕用來連接頂部及底部電極。
在絕緣體上外延硅(SOI)器件中，強烈需要連接體硅區(qū)到公共接地點或襯底電勢，以穩(wěn)定閾值電壓。圖5C表示具有器件層54、BOX層55C及襯底53的這樣一個結(jié)構(gòu)50C。區(qū)域58C為在柵極56的體區(qū)處直接接觸器件層54的多晶硅電極。形成這樣的多晶硅電極已參考圖2-4討論過了。此優(yōu)選實施例提供所需的體觸點，而不需額外空間，無任何額外的光處理、層沉積等的需要。所以該實施例表現(xiàn)為形成絕緣體上外延硅(SOI)埋入式觸點的有吸引力的處理。
圖5D所示為埋入式導(dǎo)線52，可用于在晶體管的觸點到鄰近的晶體管或到電阻器或電容器間進行局部的相互連接。為了簡單示意，示出了一個通道接觸，其中通道從埋入式導(dǎo)線延伸至器件層上方的頂表面。在示例的應(yīng)用里從相同的埋入式導(dǎo)線提供多個統(tǒng)通，可用來連接頂表面上的器件。布線能力可以容易地獲得，而不需要考慮橫跨頂表面上的其它器件或其它連接。
本發(fā)明的重要特征為使用絕緣體上外延硅(SOI)埋入層形成分離的器件而同時仍然保留住這些器件之間的共性的能力。此特征允許這些器件不需通過提供相互連接導(dǎo)體而可相互連接，因而改善了器件密度。該特征在圖6A及圖6B中，以形成共享公用的體層64的分離的FET 61及62的情況為例，示范性地說明。附加的特定例子將在稍后討論，更多例子對本領(lǐng)域技術(shù)人員而言是顯而易見的，但是圖6A及圖6B的例子說明了這樣的重要概念，即通過將此BOX視為不只在器件層次而且在電路層次上為重要元件，可以更有效率地制作整個電路，在不久后將更詳細(xì)討論。
圖6A所示為兩器件層61及62通過絕緣體上外延硅(SOI)埋入層63所隔離且共享公用體層64的一般例子。此特征使得許多更多的數(shù)量的FET的形成，而FET設(shè)計的每一層皆通過分離布局限制而被優(yōu)化。如同先前所討論，埋入式電極及體觸點可有利地用于連接這些器件而形成電路。當(dāng)埋入式柵極62從頂部柵極被橫向地隔離時，可以通過在埋入式柵極上對偽柵極形成圖案而形成埋入式柵極的源極/漏極區(qū)，作為掩模層且注入有選擇性的區(qū)域而完成埋入式FET器件。
對于許多應(yīng)用，此鄰近器件的源極/漏極區(qū)可有利地被共享，如同圖6B所示，以提供特定的電路的相互連接。由于此結(jié)構(gòu)在FET 65及66之間的節(jié)點68變?yōu)榇?lián)而不需使用額外的相互連接器，此技術(shù)增加了器件布局的密度。很明顯地，并聯(lián)也具有相似的可能性。
圖6C說明了本發(fā)明所得的頂部電極61及66和底部電極62及65的布局上的自由度。例如，為了滿足其它需求或提供其它優(yōu)勢如布線能力的輕松，這些柵極之一或兩者都可有彎曲處。
圖7A概要說明了使用單個FET 75及單個電容器70的傳統(tǒng)DRAM單元。此電容器的一個電極連接至FET 75的漏極區(qū)而另一個電極接地。圖7B表示了利用本發(fā)明且配有兩個DRAM單元中的絕緣體上外延硅(SOI)器件，其中第一個使用了頂部柵極FET 75A而第二個使用了埋入式柵極FET 75B。埋入式電容器70A及70B形成于襯底78內(nèi)，而75A的頂柵極及75B的埋入式柵極使用通道74A及74B連接至電容器。通過將襯底78經(jīng)中間的BOX層79與器件層77結(jié)合而形成圖7B的結(jié)構(gòu)?？捎糜谛纬蛇@些結(jié)構(gòu)的各種可能處理已在圖2-4的幫助下描述了。
在襯底內(nèi)電容器70A及70B的形成，例如，已在圖2A-2D的幫助下特別地描述了。具有對其溝槽尺寸正確的選擇的埋入式導(dǎo)體73A及73B和電容器節(jié)點電介質(zhì)71A及71B(溝槽的側(cè)壁上形成的氧化物或氧化物/氮化物)將決定埋入式電容器的電容值?？梢酝ㄟ^使用高摻雜襯底78，或在形成節(jié)點絕緣體之前通過擴散驅(qū)入摻雜物形成沿著電容器70A及70B的邊緣的襯底外部的高摻雜區(qū)72A及72B，而形成電容器的接地電極。形成這樣的結(jié)構(gòu)的步驟及附加的處理步驟已公知，并在美國專利5,770,484中描述，這里通過引用將其內(nèi)容合并于此。
與在絕緣體上外延硅(SOI)襯底之后形成埋入式電容器的處理相比，在此所描述的處理，在絕緣體上外延硅(SOI)結(jié)構(gòu)之前形成埋入式電容器，與其它絕緣體上外延硅(SOI)溝槽電容器處理比較起來，其提供處理的簡單化，并且可提供更高的產(chǎn)量和較低的費用。
圖8A-8C表示在圖7A-7B中已討論過的DRAM單元的變體。圖8A為現(xiàn)有技術(shù)中公知的使用單個晶體管Q1及儲能電容器C1的單個器件儲能電容器電路的示意圖。耗盡層型電容器的使用是本領(lǐng)域眾所皆知的(參考如美國專利4,163,243及4,259,729)。Q1的柵極通過高電壓去激活以接通Q1，從而允許數(shù)據(jù)信號層次在位線BL0上傳遞至電容器C1。圖8A中的示意圖相似于圖7A中的示意圖，只是標(biāo)記為VDD的電容器節(jié)點處于接地電勢。圖8B說明使用單個耗盡電容器80的一個實施例，其利用施加到埋入式電極上的正偏壓而在器件層82中制作累積區(qū)81(反電極)。此電路應(yīng)用的重要的新穎性在于公用的共享半導(dǎo)體區(qū)域82的頂上的晶體管Q1(83)、和位于公用的共享區(qū)82的底邊的電容器C1(80)的物理排列。通過本發(fā)明的半導(dǎo)體講述，此結(jié)構(gòu)是可能制成的。圖8B將會在接下來的段落中進一步地描述，但是需要說明，對此機制的多種變體是顯而易見的。
在圖8的實施例中，要存儲的數(shù)據(jù)位呈遞至位線的BL0上的單元。如同先前所述，通過施加給其柵極84的高信號，晶體管83(Q1)被激活，因此允許了BL0的電壓電平被傳遞至電容器80(C1)。如本領(lǐng)域所公知，通過事先對BL0進行處理至預(yù)定的介于邏輯1的高電壓及邏輯0的低電壓電平之間的電壓電平，來讀取DRAM單元。位線BL0連接至讀出放大器(未示出)，其檢測BL0的電壓與參考電壓的差異。將高電壓施加至晶體管Q1的柵極WL1上，此動作將Q1接通并將電容器C1上存儲的信號傳遞至BL0。與原始使用BL0寫入單晶的信號相比，此信號是非常小的。位線BL0的感測將會在從其預(yù)定的居中的電平起的正電壓方向或者負(fù)電壓方向上受到電干擾，所述預(yù)定的居中的電平跟據(jù)電容器C1存儲的狀態(tài)而定。與BL0連接的該讀出放大器將會感測并放大這一小電壓干擾。
圖8B所示為電容器的一邊經(jīng)由擴散85連接至晶體管Q1。C1的另一個電極是以電容器80的多晶硅電極形成的平板。覆蓋此電容器80(C1)的電極的絕緣體86是電容器電介質(zhì)。此電介質(zhì)可能是與BOX層87中相同或相似的二氧化硅(SiO2)。其也有可能為不同的材料，如允許使用相同的平板面積的C1具有較大的電容值的高電介質(zhì)材料，此材料可在通過沉積來形成埋入式電容器電極期間同時形成。
通過比較圖8A及8B，電容器的電極的安排變得很清楚。通過施加正電位至C1的較低平板上，擴散區(qū)85連接電容器C1的頂部電極至通過薄電介質(zhì)86(氧化物或高電介質(zhì)材料)的頂表面上的施感電荷形成的類似于平板的區(qū)域。此正電位導(dǎo)致負(fù)載流子吸附到C1的頂端，使得C1變成導(dǎo)電的且形成頂部平板。而此電容器的底部平板只是電容器80的埋入式電極。
此結(jié)構(gòu)的新穎性的一個方面在于C1水平相對于Q1的位置。C1可能實質(zhì)上的位于Q1之下，因而制作最小的總單元面積，而在硅晶片的單位面積上允許了最大的DRAM存儲器密度。然而，為了最小密度結(jié)果，也可能實質(zhì)上位于Q1的柵極所覆蓋的區(qū)域之外，且仍可操作。重點在于，只要C1不比漏電流/存儲單元保持時間標(biāo)準(zhǔn)所確立的最小尺寸更接近位線段BL0，C1相對于Q1的位置并非關(guān)鍵性的。
圖8C是圖8B的延伸，其中，通過形成結(jié)構(gòu)80B及80T提供電容器，其中80T現(xiàn)在形成在器件層82的頂上。這樣做的優(yōu)點在于電容器80的面積可被切割掉一半，而允許更大的組裝密度。除了對電容器使用高電介質(zhì)常數(shù)的絕緣體之外，也可以使用粗糙化的表面電極來增加電容器電極的面積。這兩種技術(shù)在本領(lǐng)域內(nèi)是眾所皆知的。在這里所講述的形成埋入式結(jié)構(gòu)的一般概念內(nèi)，結(jié)構(gòu)及材料的額外變化都是可能的。
圖9A-9C說明使用本發(fā)明的結(jié)構(gòu)形成動態(tài)兩相移位寄存器及其操作的應(yīng)用。圖9A表示概念上的垂直結(jié)構(gòu)，其利用本發(fā)明所講述的半導(dǎo)體處理去構(gòu)造依照圖C所示連接的四個N型(N-type)晶體管，以便提供具有圖9B的定時圖的動態(tài)兩相移位寄存器。這些動態(tài)移位寄存器已有標(biāo)準(zhǔn)電路技術(shù)來存儲數(shù)據(jù)。
圖9A表示由襯底91、器件層92及將其分成兩部分的氧化層90所制作的一種可能絕緣體上外延硅(SOI)結(jié)構(gòu)的橫截面。再者，沿用本發(fā)明所講述，在襯底區(qū)91形成兩個埋入式柵極晶體管941及943。在器件層上使用附加處理步驟形成兩個頂表面FET 942及944。所有的FET皆為N型，如器件層和源極/漏極區(qū)的摻雜物的選擇所定，且它們共享同一體層92。通過使用在兩個鄰近FET的源極及漏極區(qū)的重迭，如圖9C所示，獲得晶體管的連續(xù)連接而不需任何外部導(dǎo)線。
在兩相動態(tài)移位寄存器中，使用兩個晶體管來存儲一位數(shù)據(jù)。在圖9C的情況下，晶體管941及942一起存儲位1，而晶體管943及944存儲位2。參考圖9B，將時鐘C1信號96施加在晶體管941及943的柵極上，并將時鐘C2信號97施加在與晶體管942及944的柵極連接的導(dǎo)線上。數(shù)據(jù)位實際存儲在電路的寄生電容器上，如擴散電容器。使用兩個時鐘信號96及97來控制數(shù)據(jù)從一位的位置到下一個位置的移動。通過施加時鐘信號C1(高的)接著施加時鐘信號C2(高的)，一個位被移位一個位置。時鐘是不重疊的(non-overlapping)，這意味著C1及C2永遠不會同時處于高的狀態(tài)。最后，進入移位寄存器的數(shù)據(jù)在一定數(shù)量的移位位置之后會逐漸衰減并丟失，除非通過增益級恢復(fù)其振幅。兩相移位寄存器的變體可以用比圖9A中所示的更多的晶體管構(gòu)造，以便恢復(fù)或放大連續(xù)的串中每個位的位置上的數(shù)據(jù)。用于移位寄存并放大的電路在本領(lǐng)域內(nèi)是眾所公知的，而本發(fā)明的具有創(chuàng)造性的方面在于圖9A所示的兩相移位寄存器，其可以提供對存儲空間的節(jié)省以及更大密度的結(jié)構(gòu)。
本發(fā)明的兩相移位寄存器的結(jié)構(gòu)是基于本發(fā)明所講述的非常重要的半導(dǎo)體處理形成的，即使得可以通過要在半導(dǎo)體材料的共享區(qū)92的頂及底上形成的BOX層90來隔離這些晶體管。
在圖9A所示的結(jié)構(gòu)中，晶體管并非一個躺在另一個之上，而是以彼此交錯排列的，這使得一個晶體管的源極與第二個晶體管的漏極共享，此已在先前圖6B中描述過其實施例了?？梢院苋菀椎乜吹?，圖9A的一處新穎性在于與現(xiàn)有技術(shù)不同，本發(fā)明的兩個晶體管941及942并不會駐留在同一個垂直層次上，典型地，都在頂部上。在本發(fā)明中，一個晶體管941(Q1)在底部，且另一個晶體管942(Q2)在頂部。時鐘信號C1到Q1的柵極的布線至少部分地發(fā)生在公用層92結(jié)構(gòu)的下方，其中有必要經(jīng)由多晶硅連接至柵極區(qū)。相似地，到Q2的對應(yīng)布線發(fā)生在公用層92結(jié)構(gòu)之上，這樣提供一連接時鐘信號C2至晶體管Q2的柵極區(qū)的手段。以這種方式，在任何一個側(cè)面上可用不動產(chǎn)(real-estate)的利用中，實質(zhì)性地減少了在頂部側(cè)面或者底部側(cè)面上到柵極的布線的需要。
更近一步地，當(dāng)試著在移位寄存器鏈內(nèi)的兩個連續(xù)的晶體管的柵極區(qū)間布線時，如果晶體管、擴散區(qū)及柵極線路的幾何結(jié)構(gòu)與存在的可用不動產(chǎn)沖突，則可能可以通過以圖9A所示的頂部/底部晶體管位置交替的方式形成移位寄存器，而使這樣的沖突實質(zhì)地減小或消除。選擇來說明這一概念的電路是兩相移位寄存器，因為它是具有經(jīng)典的MOSFET功能的聞名的應(yīng)用。然而，很顯然，其它電路應(yīng)用對減少柵極布線擁擠也具有同樣很有好處，從而允許了器件/電路密度上的改善。
圖10A及10B表示對CMOS NOR邏輯電路的主題公開的應(yīng)用。圖10A概要的表示出雙向邏輯NOR電路。輸入信號A及B分別連接至晶體管Q2以及Q4和Q1及Q3的柵極。晶體管Q1及Q2是P型(P-type)晶體管而晶體管Q3及Q4是N型晶體管。此示意圖眾所公知，且是最為廣泛使用的邏輯電路。其它廣泛使用的CMOS電路是NAND以及簡單的反相器電路，而對本領(lǐng)域一般技術(shù)人員而言，將本發(fā)明應(yīng)用到這些已知的電路上的應(yīng)用是顯而意見的。
在圖10B中的NOR電路的結(jié)構(gòu)表示利用本發(fā)明的半導(dǎo)體芯片的垂直的截面圖。襯底101及器件層103通過BOX層102所隔離。使用在優(yōu)選實施例中所講述的處理步驟而在襯底內(nèi)(埋入式的)形成晶體管Q4。使用傳統(tǒng)的氧化處理、柵電極的沉積及圖案形成等處理，在器件層上形成晶體管Q1、Q2及Q3。半導(dǎo)體幾何結(jié)構(gòu)的尺度在此被簡化以協(xié)助了解如何實現(xiàn)圖10A中的NOR電路。在圖10B中可顯而易見此最引人注目的優(yōu)勢及新穎的優(yōu)勢，即晶體管Q3直接位于晶體管Q4的上方。需要注意的是，晶體管Q1及Q2是在同一水平軸上形成的。由于晶體管Q1及Q2是P型而Q3及Q4是N型，所以器件層具有隔離區(qū)來將對應(yīng)于N型及P型區(qū)的器件層中的不同摻雜物分開來。當(dāng)前的工業(yè)實踐中，使所有晶體管的位置或物理位置都在相同的水平軸上。
然而，本發(fā)明允許以獨特的手段來制作晶體管Q3及Q4，即一個在另一個之上，從而使得可以對給定的邏輯功能而使芯片尺寸有顯著地減小。需要注意的是在前面討論的技術(shù)中，不需要分離的相互連接導(dǎo)體就可以使元件并聯(lián)。
在由晶體管Q3及Q4所共享的公用共享源極漏極擴散所需要的區(qū)域中的這一結(jié)構(gòu)中，可以明顯地看出其附加優(yōu)勢。特別地，共享了Q2的源極擴散的Q3及Q4的公用漏極擴散面積減少了，這樣在NOR電路的轉(zhuǎn)換時間會顯著地減少。這些公用節(jié)點或擴散也可充當(dāng)電路的輸出節(jié)點。由于任何電容器容量減少都導(dǎo)致電路延遲(轉(zhuǎn)換時間)減小，速度額外地增加了。在此所述概念展示為用于NOR電路，但是，也可以很容易地應(yīng)用于大眾化的NAND邏輯電路以及生產(chǎn)現(xiàn)今的微處理器芯片和ASIC定制芯片的當(dāng)前的CMOS邏輯技術(shù)產(chǎn)業(yè)中建立的許多其它電路類型。
存在一些電路例子，其可以連同傳統(tǒng)FET及其它器件，利用埋入式器件形成。許多ASIC應(yīng)用可以有益于附加設(shè)計基本規(guī)則，其被在埋入式襯底內(nèi)可用的本發(fā)明的器件所允許。
所討論的例子也證實了通過這些技術(shù)，埋入式氧化層可以用于不只是單純的隔離作用。此BOX已經(jīng)被示為可用于其它功能，例如埋入式晶體管的柵極氧化物及體觸點的輸送口(pass-through)。
雖然本發(fā)明已由上述優(yōu)選實施例加以闡述，本領(lǐng)域技術(shù)人員應(yīng)該，在不脫離所附權(quán)利要求書的精神和范圍的情況下，也可以對本發(fā)明加以修改而實施。
工業(yè)實用性本發(fā)明可用于半導(dǎo)體集成電路及其制造過程。
權(quán)利要求
1.一種使用SOI技術(shù)制作電子器件的方法，所述SOI技術(shù)導(dǎo)致了埋入式氧化層的形成，所述方法包括在第一單晶半導(dǎo)體層中制作所述電子器件的至少一個第一元件；以及在第二單晶半導(dǎo)體層中制作所述電子器件的至少一個第二元件，所述第二單晶半導(dǎo)體層與所述第一單晶半導(dǎo)體層通過所述埋入式氧化層分離，所述埋入式氧化層被局部修正，以與所述電子器件作為整體執(zhí)行功能。
2.如權(quán)利要求1所述的方法，其中一個所述元件包括埋入式柵極，且所述氧化層被制作地較薄且局部覆蓋在所述埋入式柵極上。
3.如權(quán)利要求1所述的方法，其中一個所述元件為上覆柵極的體觸點，且所述氧化層并未形成在所述元件上。
4.如權(quán)利要求1所述的方法，其中一個所述元件包括嵌入襯底內(nèi)的元件，所述襯底在所述埋入式氧化層之下，所述制作還包括在所述襯底內(nèi)形成溝槽；在側(cè)壁表面和底表面中至少一個上形成絕緣體；以及在所述溝槽內(nèi)形成導(dǎo)體，使得所述導(dǎo)體及所述襯底的頂表面實質(zhì)上在同一平面上。
5.如權(quán)利要求1所述的方法，其中所述至少一個第一元件最初制作在第一晶片上，而所述至少一個第二元件最初制作在第二晶片上，且所述SOI制作包括鍵結(jié)所述第一晶片和第二晶片，以形成所述埋入式氧化層。
6.如權(quán)利要求1所述的方法，其中所述埋入式氧化層通過注入氧氣形成。
7.一種根據(jù)權(quán)利要求1制作電子電路的方法，所述電子電路包括多個根據(jù)權(quán)利要求1的方法形成的電子器件，每一個所述電子器件具有至少一個所述第一元件、至少一個所述第二元件，其中，所述埋入式氧化層被局部修正，以與所述電子器件作為整體執(zhí)行功能。
8.如權(quán)利要求7所述的方法，其中第一個所述電子器件的至少一個所述第一元件也是第二個所述電子器件的元件，使得所述第一電子器件和所述第二電子器件不需要相互連接導(dǎo)體即可相互電連接。
9.如權(quán)利要求8所述的方法，還包括用穿透所述埋入式氧化層的通道來使至少一個所述第一元件和至少一個所述第二元件相互連接。
10.一種根據(jù)權(quán)利要求1制作DRAM單元的方法，其中所述第一元件包括所述埋入式氧化層之下的埋入式電容器和所述埋入式氧化層下方的柵極，而所述第二元件包括所述埋入式氧化層頂上的FET源極區(qū)和FET漏極區(qū)，所述柵極被適配為操作所述源極區(qū)和所述漏極區(qū)之間的FET溝道；所述方法還包括通過穿透所述埋入式氧化層的通道使所述電容器和所述源極區(qū)或漏極區(qū)之一相互連接，所述通道包括導(dǎo)電材料。
11.一種根據(jù)權(quán)利要求10制作DRAM單元陣列的方法，還包括根據(jù)權(quán)利要求15的方法制作DRAM單元的陣列，其中對所述陣列中的第一組DRAM單元在所述埋入式氧化層之下形成柵極，而對第二組所述DRAM單元在所述埋入式氧化層頂部形成所述柵極。
12.如權(quán)利要求11所述的方法，其中所述埋入式電容器包括埋入式導(dǎo)電材料，所述埋入式導(dǎo)電材料被絕緣層包圍，以使所述導(dǎo)電材料與所述襯底隔離，所述方法還包括在所述襯底中的溝槽內(nèi)形成絕緣層，使所述絕緣層位于所述埋入式氧化層下方；以及用導(dǎo)電材料填充由所述絕緣層形成的區(qū)域。
13.一種根據(jù)權(quán)利要求1制作DRAM單元的方法，其中，所述第一元件包括所述埋入式氧化層之下的埋入式電極，所述埋入式電極充當(dāng)下電容器充電平板，所述第二元件包括在所述埋入式氧化層的上側(cè)形成的區(qū)域，充當(dāng)上電容器充電平板，所述方法還包括在位于所述埋入式氧化層上側(cè)的晶體管的擴散區(qū)和所述上電容器充電平板之間形成擴散連接。
14.如權(quán)利要求13所述的方法，其中所述上和下電容器充電平板之間形成的所述電容器絕緣體至少包括所述埋入式氧化層的一部分。
15.如權(quán)利要求15所述的方法，其中所述電容器絕緣體包括與所述埋入式氧化層不同的絕緣材料。
16.如權(quán)利要求15所述的方法，還包括在覆蓋所述BOX層的器件層上形成絕緣材料區(qū)和電容器電極，部分所述區(qū)域位于所述埋入式電容器之上，且所述器件層內(nèi)的導(dǎo)電鏈路與所述埋入式電容器及上覆式電容器的各個所述充電平板區(qū)電連接，從而增加所述DRAM單元的電容值。
17.一種根據(jù)權(quán)利要求1制作具有多個電子器件的電子電路的方法，所述方法還包括形成導(dǎo)電材料的相互連接器，以使所述多個電子器件中的至少兩個相互連接，所述相互連接器至少部分地被所述埋入式氧化物所包圍。
18.一種根據(jù)權(quán)利要求1制作動態(tài)兩相移位寄存器的方法，其中，所述第一元件包括第一時鐘信號導(dǎo)體，所述第一時鐘信號導(dǎo)體至少部分地被所述埋入式氧化層所包圍，所述第二元件包括在所述埋入式氧化層上方形成的第二時鐘信號導(dǎo)體，并且所述方法還包括在所述埋入式氧化層上方的所述第二單晶半導(dǎo)體層中形成多個FET晶體管。
19.一種根據(jù)權(quán)利要求1制作COMS電路的方法，其中所述第一元件包括在所述埋入式氧化層上方的器件層中形成的多個FET晶體管，其中至少兩個所述FET晶體管共享公用擴散區(qū)，從而不需要使用分離的相互連接導(dǎo)電材料即可電連接所述至少兩個FET晶體管；并且所述第二元件包括所述器件層下方形成的相互連接導(dǎo)體，用來使至少兩個所述FET相互連接。
20.如權(quán)利要求19所述的方法，其中所述器件層下方的所述相互連接導(dǎo)體被所述埋入式氧化層部分地包圍。
21.如權(quán)利要求19所述的方法，其中所述CMOS電路包括下述至少一個至少一個NOR電路；以及至少一個NAND電路。
22.一種根據(jù)權(quán)利要求1制作FET的方法，其中所述第一元件包括在所述第一單晶半導(dǎo)體層中形成的第一柵極，所述第二元件包括在所述第二單晶半導(dǎo)體層中形成的第二柵極，其中所述第一柵極控制所述第二單晶半導(dǎo)體層中的所述FET的導(dǎo)電性，而所述第二柵極控制所述第一單晶半導(dǎo)體層中的所述FET的導(dǎo)電性。
23.一種由根據(jù)權(quán)利要求1至22中所述任何一種方法制作的電子器件。
24.一種由根據(jù)權(quán)利要求1至22中所述任何一種方法制作的集成電路。
25.一種模件，包括由根據(jù)權(quán)利要求1至22中所述任何一種方法制作的集成電路。
26.一種由權(quán)利要求22的方法制作的FET。
全文摘要
一種使用導(dǎo)致形成埋入式氧化層(24)的SOI技術(shù)制作電子器件(20A)的方法與結(jié)構(gòu)。該方法包括在第一單晶半導(dǎo)體層(23)中制作所述電子器件的至少一個第一元件(21、22)；以及在第二單晶半導(dǎo)體層(25)中制作所述電子器件的至少一個第二元件(26、27)，所述第二單晶半導(dǎo)體層(25)與所述第一單晶半導(dǎo)體層(23)通過所述埋入式氧化層(24)分離，其中所述埋入式氧化層(24)被局部修正，以與所述電子器件(20A)作為整體執(zhí)行功能?？梢允褂眠@一技術(shù)來設(shè)計整個電路。
文檔編號H01L27/12GK1535478SQ02811851
公開日2004年10月6日 申請日期2002年6月4日 優(yōu)先權(quán)日2001年6月12日
發(fā)明者約翰·E·坎貝爾, 約翰 E 坎貝爾, T 迪瓦恩, 威廉·T·迪瓦恩, V 斯里克里尚, 克里斯·V·斯里克里尚 申請人:國際商業(yè)機器公司