專利名稱：防止鎢插塞腐蝕的方法
技術領域：
本發(fā)明是有關于一種半導體制作工藝，且特別是有關于一種防止鎢插塞腐蝕的方法。
背景技術：
隨著半導體元件線寬的持續(xù)微型化，使得高速、多功能、高元件集成度、低功率消耗及低成本的極大規(guī)模集成電路芯片得以大量生產(chǎn)制造。由于半導體元件的微型化及集成度的增加，內(nèi)聯(lián)機數(shù)目不斷地增多，使得芯片表面無法提供足夠的表面積來容納日益增多的內(nèi)聯(lián)機。為了解決此項問題，多重金屬內(nèi)聯(lián)機結(jié)構(gòu)便被提出，而成為集成電路制造技術所必須采取的方式。
在多重金屬內(nèi)聯(lián)機制作工藝中，當金屬鎢插塞完成后，接著是下一層金屬導線的制作。當元件的尺寸(因為內(nèi)聯(lián)機造成)較大時，通常導線會將與之接觸的下層鎢插塞完全覆蓋。因此，鎢插塞腐蝕所產(chǎn)生的問題，僅在微影步進機發(fā)生錯誤對準，導致圖案化的導線層并未對準鎢插塞的上方時方才會浮現(xiàn)。然而，當元件的尺寸縮小時，通常導線層并不會完全對準其下方的鎢插塞。因此，鎢插塞與上層導線的腐蝕問題仍是制作工藝所關切的問題。
圖1A至圖1B為繪示公知一種金屬內(nèi)聯(lián)機的制作工藝剖面圖。圖式中包括基底100、內(nèi)層介電材料102、黏著層104、鎢插塞106、金屬導線108與圖案化光阻層110，其中黏著層104的材料包括氮化鈦、鈦化鎢或其它的阻障材料。在圖1A中，內(nèi)聯(lián)機的導線108并未完全覆蓋下層的鎢插塞106。圖案化的導線108可能因為錯誤對準而并未對準鎢插塞106或是為了節(jié)省芯片面積而故意僅覆蓋一部份的鎢插塞106。
請參照圖1B，利用氧電漿蝕刻步驟灰化圖案化光阻層110，接著再以清除溶液(Stripping Solution)(例如EKC科技公司的EKC-265TM)，在酸堿值pH為10-12下進行濕式洗凈制作工藝，以去除殘留的光阻與高分子殘留物。由于內(nèi)聯(lián)機的導線108并未對準鎢插塞106，或是內(nèi)聯(lián)機的導線108故意不完全覆蓋鎢插塞106，而使得鎢插塞106的一部份16裸露出來。因此。以清除溶液進行濕式洗凈程序，以去除基底100上的光阻與高分子殘余物時，清除溶液會腐蝕鎢插塞106所裸露出來的部分，而在鎢插塞106之中形成一個孔洞112。鎢腐蝕，是因為在圖案化以形成導線108的蝕刻過程中或是以氧電漿灰化光阻層110的過程中，電荷(“+”)累積在導線108表面所造成。帶著電荷的導線108與鎢插塞106之間具有很大的電化學勢能(Electrochemical Potential)(具有不同電化學勢能的兩金屬層會產(chǎn)生電耦合(Galvanic Couple))，因此，以pH值為10-12的清除溶液處理之后，所裸露的鎢金屬將氧化成離子態(tài)(例如是WO4-2)，而此離子態(tài)的鎢金屬在后續(xù)的濕式洗濯步驟中將被移除，而導致鎢插塞106中形成孔洞112。由于鎢插塞106遭到腐蝕，鎢插塞106與圖案化的金屬導線108的接觸面積減小，導線的阻值將會增加，而導致集成電路失效而無法使用。
公知解決上述問題的方法，將基底浸泡于一中性溶液(例如電解液)或去離子水中數(shù)小時，再以清除溶液進行濕式洗凈程序。將基底浸于中性的離子溶液中可以有效去除導線表面所累積的電荷，但是，此方法雖可保護鎢插塞防止其發(fā)生電化學腐蝕，卻會使得鎢插塞表面上的內(nèi)聯(lián)機的導線腐蝕(亦即導線金屬會與中性離子溶液中的鹽或電解液反應)。而且，公知的方法中，以中性溶液(例如電解液)或去離子水處理基底的時間不但冗長，將基底進行浸泡步驟之后，還必須額外進行清洗-干燥步驟以去除殘留在基底上的溶液(即鹽/電解液)。因此，提出一種可以快速且有效的防止鎢插塞腐蝕的方法是很重要的。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種在半導體制作工藝中防止鎢插塞腐蝕的方法。此方法的步驟包括提供已形成有一鎢插塞的基底，鎢插塞與形成在基底上的導線耦接。首先，利用除電裝置處理基底，以移除附著在導線表面的電荷，接著再進行公知的濕式清除步驟。而除電裝置處理基底的時間為3分鐘至6分鐘。
本發(fā)明使用除電裝置(電離器)去除累積在導線上的電荷，以防止鎢插塞發(fā)生電化學腐蝕。一旦累積在導線上的電荷去除之后，在后續(xù)的濕式清除步驟中鎢插塞與導線之間的電化學勢能將大幅降低，鎢金屬不會發(fā)生氧化，因此可以保護鎢插塞，防止腐蝕的現(xiàn)象。而且，使用除電裝置處理基底也不會侵蝕鎢插塞上的內(nèi)聯(lián)機導線圖案，因此，也可以防止導線發(fā)生腐蝕的現(xiàn)象。
本發(fā)明另外提供一種半導體元件的制造方法，此方法提供已形成鎢插塞的基底，并依序于基底上形成一層金屬層與一層圖案化光阻層。然后，以圖案化光阻層為罩幕，蝕刻金屬層以形成導線，此導線并未完全覆蓋鎢插塞。接著，利用除電裝置處理基底，并移除圖案化光阻層。而除電裝置處理基底的時間為3分鐘至6分鐘。
本發(fā)明在蝕刻金屬層之后，利用除電裝置處理基底，而可以除去在導線蝕刻制作工藝中累積在導線與圖案化光阻層表面上的電荷，因此在后續(xù)的去除圖案化光阻層的步驟中，可以避免鎢插塞所裸露出來的部分不會氧化而被移除。而且，使用除電裝置處理基底也不會侵蝕鎢插塞上的內(nèi)聯(lián)機導線圖案，因此，亦可以防止導線發(fā)生腐蝕的現(xiàn)象。
本發(fā)明又提供一種金屬內(nèi)聯(lián)機的制造方法，此方法提供以形成有鎢插塞的基底。然后，依序于基底上形成一層金屬層與一層圖案化光阻層，并以圖案化光阻層為罩幕，蝕刻金屬層以形成導線，且導線并未完全覆蓋鎢插塞。接著，以氧電漿灰化圖案化光阻層后，利用除電裝置處理基底，以移除附著在導線上的電荷。之后，進行一濕式清潔步驟，移除殘留于該基底表面的光阻與高分子殘留物。而除電裝置處理基底的時間為3分鐘至6分鐘。
本發(fā)明在形成導線、并利用氧電漿灰化圖案化光阻層之后，利用除電裝置處理基底，而可以除去在導線蝕刻制作工藝與光阻層灰化制作工藝中累積在導線表面上的電荷，因此在后續(xù)的濕式清除步驟中，可以避免鎢插塞所裸露出來的部分不會氧化而被移除。而且，使用除電裝置處理基底也不會侵蝕鎢插塞上的內(nèi)聯(lián)機導線圖案，因此，亦可以防止導線發(fā)生腐蝕的現(xiàn)象。
而且，本發(fā)明直接在蝕刻裝置的晶圓裝載/卸載區(qū)或獨立氮氣儲柜中加裝除電裝置(電離器)。當金屬層蝕刻后，直接將晶圓傳送至設置有除電裝置的晶圓裝載/卸載區(qū)或獨立氮氣儲柜中，并以除電裝置處理數(shù)分鐘，就可以達到除去在導線蝕刻制作工藝中累積于導線與圖案化光阻層表面上的電荷，并防止鎢插塞在后續(xù)制作工藝受到腐蝕。因此，本發(fā)明的制作工藝可以簡化半導體金屬層的制造程序并且可以節(jié)省制造之成本。而且，因為無須更換制作工藝設備或加裝昂貴的制作工藝設備，所以可以減少制作工藝的時間與制作工藝設備的成本，并且也可以減少生產(chǎn)線被污染的可能。
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合所附圖式，作詳細說明如下。


圖1A至圖1B為公知一種金屬內(nèi)聯(lián)機的制作工藝剖面圖；以及圖2A至圖2D為本發(fā)明較佳實施例的一種金屬內(nèi)聯(lián)機之制作工藝剖面圖。
標示說明100、200基底 102、202內(nèi)層介電層104、204黏著層106、206鎢插塞108、212導線 110、210光阻層112孔洞 208金屬層具體實施方式
圖2A至圖2D繪示本發(fā)明實施例的一種半導體元件的制造流程剖面圖。
請參照圖2A，提供一個基底200，在此基底200上已形成有一層內(nèi)層介電層202，在此內(nèi)層介電層202中形成有一層黏著層204與鎢插塞206。當然，在此基底200中還形成有其它元件或金屬導線，但是為了簡化起見，并未繪示于圖式中。接著，依序于基底200上形成一層金屬層208與一層圖案化光阻層210。金屬層208的材質(zhì)例如是鋁合金、銅金屬或銅合金。
接著，請參照圖2B，將基底200置于蝕刻裝置中，并以圖案化光阻層210為罩幕，移除部分金屬層208直到暴露出內(nèi)層介電層202表面，以形成導線212。蝕刻裝置例如是干蝕刻裝置。在此步驟中所形成的導線212并未完全覆蓋其下層的鎢插塞206，其例如是依照目前的0.18微米設計準則(或更小的設計準則)的制作工藝技術所形成者。而且，在蝕刻金屬層208之后，圖案化光阻層210表面會帶有負電荷，而導線212則帶有正電荷，此種導線212帶電的情況即為造成在后續(xù)制作工藝中，鎢插塞腐蝕的原因。
接著，請參照圖2C，將基底200從蝕刻裝置傳送至設置除電裝置的氮氣儲柜中。此氮氣儲柜例如是蝕刻裝置的晶圓裝載/卸載區(qū)。當然，氮氣儲柜也可以從蝕刻裝置分離出來而單獨設置。然后，在氮氣儲柜中，利用除電裝置處理具有鎢插塞206、導線212、圖案化光阻層210的基底200，以去除在蝕刻制作工藝中累積在導線212與圖案化光阻層210表面上的電荷。除電裝置例如是電離器(Ionizer)等，除電裝置處理基底200的時間例如是3～6分鐘左右。使用除電裝置的方法與公知的方法相比較，除了可有效的減少累積在鎢插塞206或?qū)Ь€212上的電荷，還可以避免鎢插塞206與導線212的表面發(fā)生腐蝕的問題。
接著，請參照圖2D，將基底200從氮氣室傳送至反應室中，然后利用氧電漿灰化圖案化光阻層210。然后，再將基底200從反應室傳送至洗凈裝置中，對具有鎢插塞206與導線212的基底200進行濕式清除制作工藝，以移除殘留于基底200表面的光阻或高分子殘留物，而可以得到金屬內(nèi)聯(lián)機。后續(xù)完成半導體的制作工藝為熟知此技藝者所周知，在此不再贅述。
依照上述實施例的內(nèi)容，本發(fā)明在蝕刻金屬層之后，利用除電裝置處理基底，而可以除去在蝕刻制作工藝中累積在導線與圖案化光阻層表面上的電荷，因此在后續(xù)的光阻濕式清洗制作工藝中，可以避免鎢插塞所裸露出來的部分不會氧化而被移除，并且可以避免金屬導線被腐蝕。
而且，本發(fā)明直接在蝕刻裝置的晶圓裝載/卸載區(qū)或獨立氮氣儲柜中加裝除電裝置(電離器)。當金屬層蝕刻后，直接將晶圓傳送至設置有除電裝置的晶圓裝載/卸載區(qū)或獨立氮氣儲柜中，并以除電裝置處理數(shù)分鐘，因此并不需要另外加裝其它昂貴的設備，就可以達到除去在導線蝕刻制作工藝中累積在導線與圖案化光阻層表面上的電荷，而可以節(jié)省成本。
此外，在上述實施例中，其以在蝕刻金屬層后進行除電處理為實例做說明，當然本發(fā)明也可以在進行氧電漿灰化光阻層的步驟之后，進行光阻濕式清洗制作工藝的步驟之前，對基底進行除電處理，同樣可以防止鎢插塞腐蝕。
由于本發(fā)明只需在蝕刻裝置的晶圓裝載/卸載區(qū)或獨立氮氣儲柜中加裝除電裝置(電離器)，因此本發(fā)明不需昂貴的設備也不需花很長的時間，只需使用除電裝置處理基底數(shù)分鐘，即可移除金屬導線于蝕刻時所累積的電荷。因此金屬插塞在后續(xù)以清洗溶液處理時，不會有被腐蝕的狀況發(fā)生，造成電路斷路的問題。
雖然本發(fā)明已以一較佳實施例公開如上，然其并非用以限定本發(fā)明，任何熟悉此技術者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許之更動與潤飾，因此本發(fā)明的保護范圍當視權(quán)利要求書所界定者為準。
權(quán)利要求
1.一種防止鎢插塞腐蝕的方法，其特征在于該方法包括提供形成于一基底中的一鎢插塞，該鎢插塞與該基底上的一導線耦接；利用一除電裝置處理該基底；以及進行一濕式清潔步驟。
2.如權(quán)利要求1所述的防止鎢插塞腐蝕的方法，其特征在于該除電裝置實質(zhì)上去除累積于該導線表面上的電荷。
3.如權(quán)利要求1所述的防止鎢插塞腐蝕的方法，其特征在于該除電裝置包括電離器。
4.如權(quán)利要求1所述的防止鎢插塞腐蝕的方法，其特征在于利用該除電裝置處理該基底的時間包括3～6分鐘左右。
5.如權(quán)利要求1所述的防止鎢插塞腐蝕的方法，其特征在于該導線為鋁合金導線。
6.如權(quán)利要求1所述的防止鎢插塞腐蝕的方法，其特征在于該導線為銅導線或銅合金導線。
7.如權(quán)利要求1所述的防止鎢插塞腐蝕的方法，其特征在于該除電裝置設置于蝕刻裝置的晶圓裝載/卸載區(qū)。
8.如權(quán)利要求1所述的防止鎢插塞腐蝕的方法，其特征在于該除電裝置設置于氮氣室中。
9.一種半導體元件的制造方法，其特征在于該方法包括提供一基底，該基底中已形成有一鎢插塞；于該基底上形成一金屬層；于該金屬層上形成一圖案化光阻層；以該圖案化光阻層為罩幕，蝕刻該金屬層以形成一導線，該導線并未完全覆蓋該鎢插塞；利用一除電裝置處理該基底；以及移除該圖案化光阻層。
10.如權(quán)利要求9所述的半導體元件的制造方法，其特征在于該除電裝置實質(zhì)上去除累積于該導線與該圖案化光阻層表面上的電荷。
11.如權(quán)利要求9所述的半導體元件的制造方法，其特征在于該除電裝置包括電離器。
12.如權(quán)利要求9所述的半導體元件的制造方法，其特征在于利用該除電裝置處理該基底的時間包括3～6分鐘左右。
13.如權(quán)利要求9所述的半導體元件的制造方法，其特征在于該導線為鋁合金導線。
14.如權(quán)利要求9所述的半導體元件的制造方法，其特征在于該導線為銅導線或銅合金導線。
15.如權(quán)利要求9所述的半導體元件的制造方法，其特征在于該除電裝置設置于蝕刻裝置的晶圓裝載/卸載區(qū)。
16.如權(quán)利要求9所述的半導體元件的制造方法，其特征在于該除電裝置設置于氮氣儲柜中。
17.如權(quán)利要求9所述的半導體元件的制造方法，其特征在于移除該圖案化光阻層的步驟包括以氧電漿灰化該圖案化光阻層；以及進行一濕式清潔步驟移除殘留于該基底表面的光阻與高分子殘留物。
18.一種金屬內(nèi)聯(lián)機的制造方法，其特征在于該方法包括提供一基底，該基底中以形成有一鎢插塞；于該基底上形成一金屬層；于該金屬層上形成一圖案化光阻層；以該圖案化光阻層為罩幕，蝕刻該金屬層以形成一導線，該導線并未完全覆蓋該鎢插塞；以氧電漿灰化該圖案化光阻層；利用一除電裝置處理該基底；以及進行一濕式清潔步驟。
19.如權(quán)利要求18所述的金屬內(nèi)聯(lián)機的制造方法，其特征在于該除電裝置實質(zhì)上去除累積于該導線與該圖案化光阻層表面上的電荷。
20.如權(quán)利要求18所述的金屬內(nèi)聯(lián)機的制造方法，其特征在于該除電裝置包括電離器。
21.如權(quán)利要求18所述的金屬內(nèi)聯(lián)機的制造方法，其特征在于利用該除電裝置處理該基底的時間包括3～6分鐘左右。
22.如權(quán)利要求18所述的金屬內(nèi)聯(lián)機的制造方法，其特征在于該導線為鋁合金導線。
23.如權(quán)利要求18所述的金屬內(nèi)聯(lián)機的制造方法，其特征在于該導線為銅導線或銅合金導線。
24.如權(quán)利要求18所述的金屬內(nèi)聯(lián)機的制造方法，其特征在于該除電裝置設置于蝕刻裝置的晶圓裝載/卸載區(qū)。
25.如權(quán)利要求18所述的金屬內(nèi)聯(lián)機的制造方法，其特征在于該除電裝置設置于氮氣儲柜中。
全文摘要
一種在半導體元件的制作工藝中防止鎢插塞腐蝕的方法，其中在基底上已形成有鎢插塞，且鎢插塞與形成在基底上的導線耦接。然后，利用除電裝置處理基底，以除去在導線蝕刻制作工藝中累積在導線表面上的電荷。之后，進行一濕式清潔步驟。
文檔編號H01L21/70GK1516262SQ03100239
公開日2004年7月28日 申請日期2003年1月6日 優(yōu)先權(quán)日2003年1月6日
發(fā)明者游宗龍, 馬思尊, 張國華 申請人:旺宏電子股份有限公司