專利名稱：提高抗軟錯誤性的半導體存儲器的制作方法
技術領域：
本發(fā)明涉及半導體存儲器，更具體地說，涉及靜態(tài)型半導體存儲器的存儲單元結構。作為用于靜態(tài)型隨機存取存儲器(SRAM)的存儲單元(以下稱為「SRAM存儲單元」)，已知負載晶體管用P型MOS晶體管構成、驅動晶體管用N型MOS晶體管構成、存取晶體管用N型MOS晶體管構成的所謂具有「CMOS結構」的SRAM存儲單元。
圖11是示出現有的技術的CMOS結構的SRAM存儲單元的結構的電路圖。
參照圖11，現有的SRAM存儲單元100具有連接在供給電源電位VDD的電源節(jié)點110與存儲節(jié)點NS之間的P型MOS晶體管PT1，以及連接在供給接地電位GND的接地節(jié)點115與存儲節(jié)點NS之間的N型MOS晶體管NT1。晶體管PT1及NT1的各柵與共同的柵布線GL1電耦合，構成1個倒相器。
SRAM存儲單元100還具有連接在電源節(jié)點110與存儲節(jié)點/NS之間的P型MOS晶體管PT2，以及連接在存儲節(jié)點/NS與接地節(jié)點115之間的N型MOS晶體管NT2。晶體管PT2及NT2的各柵與共同的柵布線GL2電耦合，形成1個倒相器。
存儲節(jié)點NS與柵布線GL2連接，存儲節(jié)點/NS與柵布線GL1連接。由這樣交叉耦合的2個倒相器將存儲節(jié)點NS及/NS的電位設定在互補的電平，即VDD電平(以下稱為「H電平」)或者GND電平(以下稱為「L電平」)的各一方上。
SRAM存儲單元100還具有分別連接在互補的位線BL及/BL與存儲節(jié)點NS及/NS之間的N型MOS晶體管AT1及AT2。與晶體管AT1的柵連接的柵布線GLa1和與晶體管AT2的柵連接的柵布線GLa2與共同的字線WL連接。
這樣，就能夠實現將P型MOS晶體管PT1及PT2作為負載晶體管、將N型MOS晶體管NT1及NT2作為驅動晶體管、將N型MOS晶體管AT1及AT2作為存取晶體管使用的SRAM存儲單元。即，在字線WL的激活(H電平)期間，分別通過互補的位線BL、/BL向圖11所示的SRAM存儲單元實行向存儲節(jié)點NS及/NS的數據寫入或者數據讀出。在字線WL的非激活(L電平)期間，由交叉耦合的2個倒相器穩(wěn)定地保持向存儲節(jié)點NS及/NS暫時寫入了的數據。
此外，以下也將P型MOS晶體管PT1、PT2稱為負載晶體管PT1、PT2，將N型MOS晶體管NT1、NT2稱為驅動晶體管NT1、NT2，將N型MOS晶體管AT1、AT2稱為存取晶體管AT1、AT2。
圖12是圖11所示的SRAM存儲單元的平面布局圖的一個例子。這里，在圖12中表示了直到第1金屬布線層為止的布局圖，省略了在此以上的布線層的布局圖的記述。
參照圖12，在半導體襯底上形成p型阱121、121#及n型阱125。在p型阱121上設置N型MOS晶體管的驅動晶體管NT1及存取晶體管AT1，在n型阱125上設置負載晶體管PT1及PT2。存取晶體管AT2及驅動晶體管NT2設置在與p型阱121隔離的p型阱121#上。
即，在p型阱121上形成分別與驅動晶體管NT1及存取晶體管AT1對應的擴散層區(qū)，在n型阱125上形成與負載晶體管PT1及PT2對應的擴散層區(qū)，在p型阱121#上形成分別與存取晶體管AT2及驅動晶體管NT2對應的擴散層區(qū)。
電源節(jié)點110、接地節(jié)點115、字線WL、位線BL、/BL及存儲節(jié)點NS及/NS例如設置在第1金屬布線層上。
進而，例如使用多晶硅層形成柵布線GL1、GL2及GLa1及GLa2。在第1金屬布線層、擴散層區(qū)與柵布線層之間適當地設置為了實現圖11所示的連接關系的觸點120。
例如，當著眼于驅動晶體管NT1時，與驅動晶體管NT1對應的擴散層區(qū)中的源對應部分通過觸點120a與接地節(jié)點115電耦合。此外，該擴散層區(qū)中的漏對應部分通過觸點120a與存儲節(jié)點NS電耦合。存儲節(jié)點NS借助于觸點120a也與存取晶體管AT1的擴散層區(qū)電耦合。
分別與存取晶體管AT1及AT2對應的柵布線GLa1及GLa2通過觸點120a與在第1金屬布線層上形成的字線WL電耦合。柵布線6L1被延伸設置使得能與驅動晶體管NT1及負載晶體管PT1的各柵耦合，在n型阱125的上部區(qū)中，通過觸點120b與存儲節(jié)點/NS電耦合。觸點120b作為能夠同時連接柵、擴散層及第1金屬布線層的觸點(「公用觸點」)而被設置。同樣地，柵布線GL2被延伸設置使得能夠與驅動晶體管NT2及負載晶體管PT2的各柵耦合，在n型阱125的上部區(qū)中，通過觸點120b與存儲節(jié)點NS電耦合。一般地說，這樣的柵布線GL1、GL2、GLa1、GLa2具有在多晶硅層上形成了作為薄的硅化金屬膜(例如硅化鈷等)的硅化物膜的硅化物結構。由此，可謀求柵布線GL1、GL2、GLa1、GLa2的低電阻化。
但是，隨著近年來的半導體微細技術的進步，SRAM存儲單元的微細化也同樣地在進展中，由外在因素引起的數據改變(存儲數據的反轉)成為問題。作為外在因素之一，可以舉出由包含在封裝內的微量的放射性物質發(fā)射的α線引起的的所謂的軟錯誤。再次應用圖11，說明在SRAM存儲單元中的軟錯誤發(fā)生的機理。
再次參照圖11，首先考慮作為初始的數據存儲狀態(tài)，存儲節(jié)點NS的電位是L電平，存儲節(jié)點/NS的電位是H電平，字線WL被非激活到L電平狀態(tài)。
在這種狀態(tài)下，被α線等照射，在與存儲H電平的存儲節(jié)點/NS耦合的N型MOS晶體管(AT2、NT2)的漏部激發(fā)電子時，存儲節(jié)點/NS的電位從H電平下降。通常，即使產生這樣的電位下降，由于與存儲節(jié)點/NS連接的負載晶體管PT2正在導通，如果經過一定程度的時間，則存儲節(jié)點/NS的電位電平再次恢復到H電平。
但是，當負載晶體管PT2的源-漏間的導通電阻大的情況下，在存儲節(jié)點/NS的電位電平恢復到H電平之前，存儲節(jié)點/NS的降低了的電位被柵布線GL1傳播，負載晶體管PT1及驅動晶體管NT1有可能發(fā)生通·斷反轉。即，存在從初始的數據存儲狀態(tài)反轉，負載晶體管PT1導通，驅動晶體管NT1關斷的危險。當發(fā)生這樣的晶體管的通·斷反轉時，存儲節(jié)點NS的電位從L電平反轉到H電平，進行數據的誤寫入。因此，作為應對軟錯誤的措施，必須減慢存儲節(jié)點NS或者/NS的電位電平降低傳播到驅動晶體管NT1、NT2及負載晶體管PT1、PT2的各柵的速度。
例如，作為對應于軟錯誤的應對措施的一種，增大存儲節(jié)點的電容的現有技術是眾所周知的。由于增大存儲節(jié)點的電容，使因α線產生的電子引起的存儲節(jié)點NS、/NS的電位電平下降變得困難，難于引起數據的反轉。
但是，隨著存儲單元微細化的進展，隨之而來的是存儲節(jié)點的電容自然地減小。相反，作為軟錯誤的應對措施，當進行增加存儲節(jié)點的電容的設計時，由于單元面積的增大或單元結構的復雜化，有可能招致制造成本的增加和成品率的下降。
還有，由于隨著電源電位VDD的下降很容易引起軟錯誤，在為了降低功耗而使晶體管在低電壓下工作正取得進展的當今的情況下，軟錯誤的應對措施正變得日益重要。本發(fā)明的目的在于提供不招致面積增大或結構復雜化，而具備能提高抗軟錯誤性的存儲單元的半導體存儲器。
概括起來說本發(fā)明是半導體存儲器，它包含存儲數據的多個存儲單元。各存儲單元包括分別連接在第1及第2電壓與第1存儲節(jié)點之間、各自包含具有相反導電類型的第1及第2晶體管的第1倒相器部；分別連接在第1及第2電壓與第2存儲節(jié)點之間、各自包含具有相反導電類型的第3及第4晶體管的第2倒相器部；用于連接在第1信號線與第1存儲節(jié)點之間的第5晶體管；用于連接在第1信號線和互補的第2信號線與第2存儲節(jié)點之間的第6晶體管；具有第1金屬層和第1多晶硅層的疊層結構、通過第1金屬層與第1多晶硅層之間的接觸電阻、用于與第1及第2晶體管的各柵和第2存儲節(jié)點電耦合的第1柵布線；以及具有第2金屬層和第2多晶硅層的疊層結構、通過第2金屬層與第2多晶硅層之間的接觸電阻、用于與第3及第4晶體管的各柵和第1存儲節(jié)點電耦合的第2柵布線。
因此，本發(fā)明的主要的優(yōu)點是，由于字布線采用多金屬結構，能夠通過在金屬層與硅層的界面的接觸電阻，將第1及第2存儲節(jié)點和第1及第3晶體管(負載晶體管)的柵電耦合。因此，僅僅變更柵布線的結構，就能夠使起因于軟錯誤等的外在因素的第1及第2存儲節(jié)點的電位電平下降向第1及第2晶體管(負載晶體管)的柵傳播的速度減慢。其結果是，不招致存儲單元面積增大或存儲單元的結構復雜化，而能夠提高存儲單元的抗軟錯誤性。
按照本發(fā)明的另一種情況，本發(fā)明是半導體存儲器，它具備存儲數據的多個存儲單元。各存儲單元包括分別連接在第1及第2電壓與第1存儲節(jié)點之間、各自包含具有相反導電類型的第1及第2晶體管的第1倒相器部；分別連接在第1及第2電壓與第2存儲節(jié)點之間、各自包含具有相反導電類型的第3及第4晶體管的第2倒相器部；用于連接在第1信號線與第1存儲節(jié)點之間的第5晶體管；用于連接在第1信號線和互補的第2信號線與第2存儲節(jié)點之間的第6晶體管；使用與第1及第2晶體管的各柵耦合的第1硅層及在第1硅層上形成的第1金屬膜構成、與第2存儲節(jié)點電耦合的第1柵布線；以及使用與第3及第4晶體管的各柵耦合的第2硅層及在第2硅層上形成的第2金屬膜構成、與第1存儲節(jié)點電耦合的第2柵布線。第1柵布線在第2存儲節(jié)點與第1晶體管之間的一部分區(qū)域上，具有不形成第1金屬膜的非金屬膜區(qū)，第2柵布線在第1存儲節(jié)點與第3晶體管之間的一部分區(qū)域上，具有不形成第2金屬膜的非金屬膜區(qū)。
還有，這樣的半導體存儲器由于在硅化物結構的字布線上設置非硅化物區(qū)(非金屬膜區(qū))，能夠增大第1及第2存儲節(jié)點與第1及第3晶體管(負載晶體管)的柵之間的電阻。因此，只需調整硅化物膜(金屬膜)形成時的掩模圖形，就能夠減慢因軟錯誤等外在因素引起的第1及第2存儲節(jié)點的電位電平的降低向第1及第3晶體管(負載晶體管)的柵傳播的速度。其結果是，不招致存儲單元面積的增大或存儲單元結構的復雜化，而能夠提高存儲單元的抗軟錯誤性。圖1是示出本發(fā)明的實施例1的SRAM存儲單元的結構的電路圖。
圖2是圖1所示的SRAM存儲單元的平面布局圖。
圖3是示出圖2所示的柵布線的結構的剖面圖。
圖4是SRAM存儲單元的實施例2的平面布局圖。
圖5是示出圖4所示的柵布線的結構的剖面圖。
圖6是實施例2的變例的SRAM存儲單元的結構的電路圖。
圖7是圖6所示的SRAM存儲單元的平面布局圖。
圖8是實施例3的SRAM存儲單元的平面布局圖。
圖9是說明實施例3的柵布線的結構的剖面圖。
圖10是說明實施例3的變例的柵布線的結構的剖面圖。
圖11是示出現有的技術的CMOS結構的SRAM存儲單元的結構的電路圖。
圖12是圖11所示的SRAM存儲單元的平面布局圖。以下，參照附圖詳細說明本發(fā)明的實施例。
實施例1圖1是示出本發(fā)明的實施例1的SRAM的存儲單元1的結構的電路圖。
參照圖1，實施例1的SRAM存儲單元1具有連接在電源節(jié)點110與接地節(jié)點115之間、互相交叉耦合的倒相器2及4和存取晶體管AT1及AT2。
倒相器2用P型MOS晶體管的負載晶體管PT1及N型MOS晶體管的驅動晶體管NT1構成，它的輸入節(jié)點與柵布線6連接，它的輸出節(jié)點與存儲節(jié)點NS連接。同樣地，倒相器4用P型MOS晶體管的負載晶體管PT2及N型MOS晶體管的驅動晶體管NT2構成，它的輸入節(jié)點與柵布線8連接，它的輸出節(jié)點與存儲節(jié)點/NS連接。
位線BL及/BL與存儲節(jié)點NS及/NS之間的數據傳輸由被字線WL控制的存取晶體管AT1及AT2執(zhí)行。由于存取晶體管AT1、AT2、負載晶體管PT1、PT2及驅動晶體管NT1、NT2的連接關系與圖11所示的關系相同，故不再重復進行詳細的說明。
即，將SRAM存儲單元1與圖10所示的現有的SRAM存儲單元100進行比較，其不同點在于，還具備設置在存儲節(jié)點NS與柵布線8之間的電阻分量10及設置在柵布線6與存儲節(jié)點/NS之間的電阻分量20。
電阻分量10是為了減慢因軟錯誤等的外在因素引起的存儲節(jié)點NS的電位電平降低向構成倒相器4的負載晶體管PT2及驅動晶體管NT2的各柵傳播的速度而設置的。同樣地，電阻分量20是為了減慢存儲節(jié)點/NS的電位電平降低向構成倒相器2的負載晶體管PT1及驅動晶體管NT1的各柵傳播的速度而設置的。
其次，說明電阻分量10及20的具體的構成方法。
參照圖2，實施例1的SRAM存儲單元的平面布局與圖12所示的現有技術的SRAM存儲單元的平面圖比較，在柵布線GL1及GL2被置換為柵布線6及8這一點上不同。由于其它部分的平面布局與圖12所示的平面布局相同，就不重復進行詳細的說明了。即，沒有發(fā)生存儲單元面積的增大。
在半導體存儲器整體中，具有這樣的平面布局的SRAM存儲單元沿X方向及Y方向連續(xù)地被配置成行列狀，構成存儲單元陣列。換句話說，沿p型阱121、121#及n型阱125的X方向的外框線達到與在Y方向鄰接的SRAM存儲單元的邊界線，在相鄰的單元之間重合。
圖3是示出圖2所示的柵布線6及8的結構的剖面圖。
參照圖3，柵布線6、8的每一條在半導體襯底30的主面31上在柵絕緣膜32的上層形成。如已經說明的那樣，在半導體襯底30中的n型阱或者p型阱中，形成與MOS晶體管的源電極及漏電極相當的擴散層區(qū)33a、33b。為了使形成溝道用的襯底區(qū)與柵布線之間絕緣，例如使用氧化硅膜(SiO2)將柵絕緣膜32設置成薄膜狀。
柵布線6、8由硅層40與金屬層42的疊層結構構成。該疊層結構部分由側壁(絕緣膜)35a、35b及絕緣膜44確保與周圍的絕緣。作為硅層40在典型情況下使用多晶硅，金屬層42能夠用鎢(W)、銅(Cu)、鈦(Ti)等形成。此外，金屬層42通過圖2所示的觸點120b與存儲節(jié)點NS或者/NS連接。
這樣構成的柵布線一般稱為「多晶硅金屬柵」。由于在柵布線內形成比較厚的金屬層42，多晶硅金屬柵具有在布線方向的電阻減小的優(yōu)點。另一方面，在金屬層42和多晶硅層40的鍵合面(界面)上，由于是異質接觸產生比較大的接觸電阻。
這樣，柵布線6、8通過在多晶硅層40與金屬層42的界面中的接觸電阻將存儲節(jié)點NS、/NS與負載晶體管及驅動晶體管的各柵電耦合。即，在柵布線內的上述接觸電阻起到圖1所示的電阻分量10及20的作用。此外，關于多晶硅金屬柵的詳細情況，例如公布在特開2001-36072號公報中。
其結果是，由于與金屬層42耦合的存儲節(jié)點NS、/NS的電位變化通過該接觸電阻向負載晶體管PT1、PT2及驅動晶體管NT1、NT2的柵傳輸，能夠減慢它的傳播速度。因此，提高了SRAM存儲單元的抗軟錯誤性。
如上說明的那樣，按照實施例1的結構，通過將柵布線的結構變更為多晶硅金屬柵，能夠得到提高了抗軟錯誤性的SRAM存儲單元，而并不招致存儲單元面積的增大或存儲單元結構的復雜化。
實施例2
在實施例2中，說明在與實施例1同樣的SRAM存儲單元的結構中的柵布線的其它的結構例。
參照圖4，在實施例2的平面布局中，在分別配置柵布線6#及8#以代替圖2所示的平面布局圖中的柵布線6及8這一點上不同。由于圖4所示的平面布局圖的其它的部分與圖2相同，就不重復進行詳細的說明了。
各柵布線6#及8#與現有的技術所示的柵布線同樣，具有由硅層(多晶硅層)和在該多硅層上形成的硅化金屬膜(硅化物膜)構成的硅化物結構。利用這樣的硅化物結構可降低柵布線6#及8#在布線方向的電阻。
即，柵布線6#、8#、GLa1、GLa2沿同一方向配置。還有，形成各晶體管的擴散層區(qū)被配置在沿p型阱和n型阱的邊界線的方向上。
進而，在柵布線6#及8#中，在沿p型阱121、121#及n型阱125之間的邊界線的方向(即Y方向)上設置非硅化物區(qū)130，使之位于存儲節(jié)點NS、/NS與負載晶體管PT1、PT2及驅動晶體管NT1、NT2的各柵之間。在非硅化物區(qū)130中，在柵布線6#及8#中，不形成多晶硅層上的硅化物膜。
進而，在分別對應于負載晶體管PT1及PT2的擴散層區(qū)之間，配置非硅化物區(qū)130，使之達到沿p型阱121、121#及n型阱125的X方向的邊界線，即達到與在Y方向鄰接的存儲單元的邊界區(qū)。
這樣的非硅化物區(qū)130能夠通過調整在硅化物膜42#的形成工序中的掩模形狀而設置。特別是，如圖4所示，如果使非硅化物區(qū)130成為單純的矩形形狀，由于使用的掩模的形狀也能夠是單純的重復圖形，所以能夠制造這樣的SRAM而并不招致制造工序的復雜化。
圖5是示出圖4所示的柵布線6#及8#的結構用的剖面圖。圖5相當于圖4中的P-Q剖面圖。
參照圖5，與在圖12中已說明過的一樣，柵布線GLa1及8#由設置在柵絕緣膜32上、用側壁35a、35b與周圍絕緣的硅層(多晶硅層)40及在該多晶硅層40上形成的金屬膜(硅化物膜)42#構成。硅化物膜42#通過觸點120a及120b與其它的布線和節(jié)點等電耦合。存取晶體管AT1、負載晶體管PT2、驅動晶體管NT2各自之間用絕緣層45電隔離。
在這樣構成的硅化物結構中，柵布線8#部分地具有金屬膜(硅化物膜)42#被除去了的非硅化物區(qū)130。非硅化物區(qū)130被設置在通過觸點120b與存儲節(jié)點NS電耦合的區(qū)域與負載晶體管PT2及驅動晶體管NT2的各柵的正上方區(qū)域之間。
即，在非硅化物區(qū)130上，由于通過觸點120b傳輸的電信號僅僅由多晶硅層40傳播，該部分的電阻增大。其結果是，硅化物膜42#與多晶硅層40之間的接觸電阻盡管比圖3所示的多晶硅金屬柵中的金屬層42與多晶硅層40之間的接觸電阻小，但用非硅化物區(qū)130能夠構成圖1所示的電阻分量10。雖然沒有圖示，同樣地具有硅化物結構的柵布線6#也與柵布線8#同樣地設置非硅化物區(qū)130。
在這樣的結構中，也與實施例1一樣，由于存儲節(jié)點NS、/NS的電位變化能夠減慢向負載晶體管PT1、PT2及驅動晶體管NT1、NT2的柵的傳播速度，所以能夠得到提高了抗軟錯誤性的SRAM存儲單元，而并不招致存儲單元面積的增大或存儲單元結構的復雜化。
實施例2的變例在實施例2的變例中，說明使用硅化物結構的柵布線的SRAM單元的結構的變化。
圖6是示出實施例2的變例的SRAM存儲單元1#的結構的電路圖。
參照圖6，將實施例2的變例的SRAM1#與圖1所示的按照實施例1的SRAM存儲單元1進行比較，在具備電阻分量11及21以代替電阻分量10及20這一點上不同。電阻分量11及21不是在存儲節(jié)點NS、/NS與各晶體管的柵之間形成，而是在形成同一倒相器的負載晶體管及驅動晶體管的柵之間形成。
如在現有的技術中已說明的，由于存儲節(jié)點NS或者/NS的電位電平降低，通過負載晶體管PT1或者PT2誤導通而發(fā)生了軟錯誤。因此，即使在負載晶體管PT1與驅動晶體管NT1之間以及在負載晶體管PT2與驅動晶體管NT2之間形成了分別設置電阻分量11及21的結構，使得在存儲節(jié)點NS及/NS與負載晶體管PT1及PT2的各柵之間存在電阻分量，以代替圖1所示的電阻分量10及20，也同樣地能夠提高抗軟錯誤性。
即，即使響應于存儲節(jié)點NS、/NS的電位電平降低，驅動晶體管NT1及NT2關斷，僅靠存儲節(jié)點NS及/NS成為電浮置狀態(tài)(高阻抗狀態(tài))，只要負載晶體管PT1及PT2不誤導通，由于暫時降低了的存儲節(jié)點的電位電平再次上升，存儲數據能夠保持與初始狀態(tài)相同。
它的其它的電路結構由于與實施例1的SRAM存儲單元相同，就不重復進行詳細的說明了。
圖7是圖6所示的SRAM存儲單元的平面布局圖。在圖7中，圖6所示的SRAM存儲單元1#按照所謂的「縱長單元」的布局而被配置。
參照圖7，N型MOS晶體管的驅動晶體管NT1、NT2及存取晶體管AT1、AT2在p型阱121上形成，p型MOS晶體管的負載晶體管PT1、PT2在n型阱125上形成。即，在p型阱121及n型阱125上，設置用于分別形成這些晶體管的擴散層區(qū)。具體地說，驅動晶體管NT1、NT2及負載晶體管PT1、PT2的擴散層區(qū)沿p型阱121及n型阱125的邊界線方向形成，即沿X方向形成。與此相對照，與存取晶體管AT1及AT2對應的擴散層區(qū)沿與此交叉的方向配置，即沿Y方向配置。
進而，在第1金屬布線層、擴散層區(qū)與柵布線層之間，適當地設置用于實現圖6所示的連接關系的觸點120及通孔135。
在半導體存儲器整體中，具有圖7所示的平面布局的SRAM存儲單元沿X方向及Y方向連續(xù)地被配置成行列狀，構成存儲單元陣列。換句話說，p型阱121及n型阱125的外框線達到與在X方向及Y方向鄰接的SRAM存儲單元的邊界線，在鄰接的單元之間重合。
存儲節(jié)點NS、/NS、電源節(jié)點110、接地節(jié)點115及位線BL、/BL與圖2同樣地在第1金屬布線層上形成。還與存取晶體管AT1及AT2對應的柵布線GLa1及GLa2一體地設置，用沒有圖示的觸點與字線WL電耦合。柵布線6#及8#沿Y方向與實施例2同樣地用硅化物結構設置。
即，柵布線6#及8#具有與圖5同樣的結構，由多晶硅層40和在多晶硅層40上形成的硅化物膜42#構成。還在負載晶體管PT1及PT2的各柵的正上方區(qū)域與向存儲節(jié)點NS、/NS的觸點區(qū)之間設置不形成硅化物膜42#的非硅化物區(qū)130。非硅化物區(qū)130在分別與負載晶體管PT1及PT2對應的擴散層區(qū)之間沿X方向設置，即，達到與Y方向的鄰接存儲單元的邊界區(qū)域那樣地配置。
通過采用這樣的結構，具有非硅化物區(qū)的硅化物結構的柵布線6#及8#能夠構成圖6所示的電阻分量11及21。還有，由于與圖4所示的平面布局一樣，非硅化物區(qū)130是單純的矩形形狀，能夠使用單純的重復圖形形狀的掩模設置非硅化物區(qū)130。
其結果是，與實施例2的結構一樣，能夠得到提高了抗軟錯誤性的SRAM存儲單元，而并不招致存儲單元面積的增大或存儲單元結構的復雜化。
實施例3在實施例3中，說明在實施例1中說明了的、多晶硅金屬柵結構的柵布線的其它結構例。
將圖8與圖2進行比較，在實施例3的平面布局中，與實施例1的平面布局進行比較，在柵布線6及8上具備金屬層去除區(qū)140這一點上不同。金屬層去除區(qū)140在柵布線6中在與存儲節(jié)點/NS耦合的觸點區(qū)和驅動晶體管NT1及負載晶體管PT1的各柵之間形成，在柵布線8中在與存儲節(jié)點NS耦合的觸點區(qū)與驅動晶體管NT2及負載晶體管PT2的各柵之間形成。
此外，如在實施例2的變例中已經說明的那樣，金屬層去除區(qū)140有必要至少設置在存儲節(jié)點NS、/NS與負載晶體管PT1、PT2的柵正上方區(qū)域之間。
其次，說明實施例3的柵布線的結構。
圖9是說明實施例3的柵布線的結構的剖面圖。圖9是圖8中的R-S剖面圖。
參照圖9，柵布線GLa1及8具有由多晶硅層40及金屬層42的疊層結構構成的多晶硅金屬柵結構。在柵布線GLa1中，不特意形成金屬層去除區(qū)140，金屬層42的一部分區(qū)域通過觸點120a與沒有圖示的字線連接。
與此相對照，在柵布線8中，在通過觸點120b與存儲節(jié)點/NS電耦合的區(qū)域與負載晶體管PT2的柵正上方區(qū)域之間，設置不形成金屬層42的金屬層去除區(qū)140。在金屬層去除區(qū)140中，形成非金屬層145，以代替金屬層。非金屬層145用絕緣物或高電阻材料形成。例如，也可以用多晶硅形成非金屬層。雖然沒有圖示，柵布線6也用與柵布線8同樣的結構設置。
通過采用這樣的結構，在柵布線6及8中，通過觸點120b從存儲節(jié)點NS、/NS傳播的信號最初通過金屬層42與多晶硅層40的界面，傳輸到負載晶體管PT1、PT2及驅動晶體管NT1、NT2的柵上。由此，與實施例1的結構相比，能夠使從存儲節(jié)點NS、/NS的電信號傳播路徑的電阻進一步增加，能夠減慢它的傳播速度。由此，能比實施例1的SRAM存儲單元提高抗軟錯誤性，而并不招致存儲單元面積的增加或存儲單元結構的復雜化。
實施例3的變例參照圖10，在實施例3的變例中，與圖9所示的剖面圖相比，柵布線8中的金屬層去除區(qū)140得到擴大。即，為了進一步升高柵布線的電阻，進一步提高抗軟錯誤性，金屬層42在確保與存儲節(jié)點/NS的觸點的區(qū)域，即僅僅在與觸點120b電耦合的區(qū)域形成。即，多晶硅金屬結構僅僅應用在觸點120b的正下方區(qū)域。雖然沒有圖示，柵布線6也用與柵布線8同樣的結構設置。
通過采用這樣的結構，能夠比實施例3的結構進一步升高來自柵布線6及8中的存儲節(jié)點NS、/NS的電信號的傳播路徑的電阻，進一步提高抗軟錯誤性。
權利要求
1.一種半導體存儲器，其特征在于具備存儲數據的多個存儲單元，各上述存儲單元包含以下部分分別連接在第1及第2電壓與第1存儲節(jié)點之間、各自包含具有相反導電類型的第1及第2晶體管的第1倒相器部；分別連接在上述第1及第2電壓與第2存儲節(jié)點之間、各自包含具有相反導電類型的第3及第4晶體管的第2倒相器部；用于連接在第1信號線與上述第1存儲節(jié)點之間的第5晶體管；用于連接在上述第1信號線和互補的第2信號線與上述第2存儲節(jié)點之間的第6晶體管；具有第1金屬層和第1多晶硅層的疊層結構，通過上述第1金屬層與上述第1多晶硅層之間的接觸電阻，使上述第1及第2晶體管的各柵和上述第2存儲節(jié)點電耦合的第1柵布線；以及具有第2金屬層和第2多晶硅層的疊層結構，通過上述第2金屬層與上述第2多晶硅層之間的接觸電阻，使上述第3及第4晶體管的各柵和上述第1存儲節(jié)點電耦合的第2柵布線。
2.如權利要求1所述的半導體存儲器，其特征在于上述第1及第3晶體管在第1導電類型的阱區(qū)形成，具有與上述第1導電類型相反導電類型的第2導電類型，上述第2、第4、第5及第6晶體管在上述第2導電類型的阱區(qū)形成，具有上述第1導電類型，上述第1及第2的柵布線和上述第5及第6晶體管的各自的柵電極沿同一方向配置，上述第1至第6晶體管的各自的擴散層區(qū)在沿上述第1及第2導電類型的阱區(qū)的邊界線的方向形成。
3.如權利要求1所述的半導體存儲器，其特征在于上述第1柵布線在向上述第2存儲節(jié)點的觸點區(qū)與上述第1及第2晶體管的柵正上方區(qū)域之間，具有在上述第1多晶硅層上形成的第1非金屬層，上述第2柵布線在向上述第1存儲節(jié)點的觸點區(qū)與上述第3及第4晶體管的柵正上方區(qū)域之間，具有在上述第2多晶硅層上形成的第2非金屬層。
4.如權利要求3所述的半導體存儲器，其特征在于在上述第1及第2的柵布線的每一柵布線中，上述第1及第2非金屬層分別在除上述觸點區(qū)以外的上述第1及第2多晶硅層的全體上形成。
5.一種半導體存儲器，其特征在于具備存儲數據的多個存儲單元，各上述存儲單元包含以下部分分別連接在第1及第2電壓與第1存儲節(jié)點之間、各自包含具有相反導電類型的第1及第2晶體管的第1倒相器部；分別連接在上述第1及第2電壓與第2存儲節(jié)點之間、各自包含具有相反導電類型的第3及第4晶體管的第2倒相器部；用于連接在第1信號線與上述第1存儲節(jié)點之間的第5晶體管；用于連接在上述第1信號線和互補的第2信號線與上述第2存儲節(jié)點之間的第6晶體管；用與上述第1及第2晶體管的各柵耦合的第1硅層及在上述第1硅層上形成的第1金屬膜構成，與上述第2存儲節(jié)點電耦合的第1柵布線；以及用與上述第3及第4晶體管的各柵耦合的第2硅層及在上述第2硅層上形成的第2金屬膜構成，與上述第1存儲節(jié)點電耦合的第2柵布線，上述第1柵布線在上述第2存儲節(jié)點與上述第1晶體管之間的一部分區(qū)域上，具有不形成上述第1金屬膜的非金屬膜區(qū)，上述第2柵布線在上述第1存儲節(jié)點與上述第3晶體管之間的一部分區(qū)域上，具有不形成上述第2金屬膜的非金屬膜區(qū)。
6.如權利要求5所述的半導體存儲器，其特征在于在上述第1及第2柵布線的每一柵布線中，上述非金屬膜區(qū)被設置在上述第1及第2金屬膜中的、向上述第1及第2存儲節(jié)點的觸點區(qū)與從上述第1至第4晶體管的柵正上方區(qū)域之間。
7.如權利要求6所述的半導體存儲器，其特征在于上述第1及第3晶體管在第1導電類型的阱區(qū)形成，具有與上述第1導電類型相反導電類型的第2導電類型，上述第2、第4、第5及第6晶體管在上述第2導電類型的阱區(qū)形成，具有上述第1導電類型，上述第1及第2柵布線和上述第5及第6晶體管的各自的柵電極沿同一方向配置，從上述第1至第6晶體管的各自的擴散層區(qū)在沿上述第1及第導電類型的阱區(qū)的邊界線的方向上形成，上述非金屬膜區(qū)被形成為位于上述第1與第3晶體管的擴散層區(qū)之間。
8.如權利要求7所述的半導體存儲器，其特征在于在各上述存儲單元中，上述非金屬膜區(qū)被形成為矩形形狀，沿上述邊界線的方向到達鄰接的存儲單元。
9.如權利要求5所述的半導體存儲器，其特征在于在上述第1及第2柵布線的每一柵布線中，上述非金屬膜區(qū)在平面方向上分別被設置在上述第1及第2金屬膜中的、上述第1與第2晶體管的柵正上方區(qū)域之間以及上述第3與第4晶體管的柵正上方區(qū)域之間。
10.如權利要求9所述的半導體存儲器，其特征在于上述第1及第3晶體管在第1導電型的阱區(qū)形成，具有與上述第1導電類型相反導電類型的第2導電類型，上述第2、第4、第5及第6晶體管在上述第2導電類型的阱區(qū)形成，具有上述第1導電類型，上述第1至第4晶體管的備擴散層區(qū)在沿上述第1及第2導電類型的阱區(qū)的邊界線的方向形成，上述第5及第6晶體管的各擴散層區(qū)在與上述邊界線交叉的方向形成，上述非金屬膜區(qū)在平面方向上被形成為位于上述第1及第3晶體管的擴散層區(qū)與上述邊界線之間。
11.如權利要求10所述的半導體存儲器，其特征在于在各上述存儲單元中，上述非金屬膜區(qū)被形成為矩形形狀，沿上述邊界線的方向到達鄰接的存儲單元。
全文摘要
在將各自由負載晶體管(PT1、PT2)及驅動晶體管(NT1、NT2)構成的2個倒相器交叉耦合而成的存儲單元(1)中，將負載晶體管及驅動晶體管的各柵與多晶硅金屬結構的柵布線(6、8)共同地電耦合。在存儲單元中，分別與各倒相器的輸出節(jié)點相當的存儲節(jié)點(NS、/NS)的電位變化通過構成多晶硅金屬結構的硅層(40)與金屬層(42)的界面的接觸電阻，傳輸到交叉耦合的另一倒相器的負載晶體管的柵上。
文檔編號H01L27/11GK1467854SQ03104279
公開日2004年1月14日 申請日期2003年2月10日 優(yōu)先權日2002年6月3日
發(fā)明者吉澤知晃 申請人:三菱電機株式會社