專利名稱：減少銅導線龜裂與變形的方法
技術領域：
本發(fā)明有關一種半導體元件制程中形成銅導線的方法，特別是一種在熱力過程中以短時高溫的方式減少銅導線龜裂與變形的方法。
(2)背景技術在過去超大型集成電路制程技術中，典型金氧半導體結構主要是由下面數(shù)項重要的制程步驟所構成1.形成場隔離區(qū)；2.形成導電柵極在介電層上；3.重滲雜源極與漏極區(qū)域；4.沉積一個或多個介電層以形成內介電層；5.在內介電層間形成接觸開口，藉由中間的金屬將源極、漏極及柵極進行電性連接；6.沉積一層或多層金屬層進行金屬化過程；及7.用介電層對元件形成保護膜。
由于近來集成電路尺寸的逐漸縮小，元件的功能與傳輸速度的要求也大幅提升。超大型集成電路的誕生與改進，半導體電路與元件的快速傳輸需要元件本身具有較低的阻抗值以提供信號快速傳遞，由于銅材質具有低的阻抗值特性，因此過去所使用的鋁線，現(xiàn)已逐漸由銅線所取代。銅金屬制程已成為集成電路制造業(yè)未來的趨勢，金屬銅因具有低的電阻值及較佳的電遷移效應(better electro-migration performance)，因此銅較鋁材質在多重連線金屬化過程來得適用。雖然如此，銅材質仍有一些缺點，例如污染、不可蝕刻、結構硬度等問題。其中，銅的不可蝕刻特性目前已由雙層嵌入制程(dual damascene process)與化學機械研磨(CMP)技術所解決。
嵌入制程(damascene process)是用于金屬層間的連線，雙層嵌入制程(dualdamascene process)則用于多層金屬層間的連線，它容許渠(trench)與介層孔(via hole)同時填滿。
在雙層嵌入制程之后，接著的銅電鍍過程(electro copper deposition)通常被用在0.18，0.13μm以后的集成電路制程中以減少電路RC延遲現(xiàn)象的發(fā)生。
目前，爐管(furnace)長時間低溫熱力過程，經(jīng)常用于電鍍過程，以得到較佳的初期顆粒成長(initial grain growth)，但此一過程仍不足以在介層孔中形成穩(wěn)定顆粒的結構。這些顆粒會在接下來不可避免的熱力過程(thermaltreatment)中成長，并造成銅微粒在介層孔中的變形與龜裂。這種現(xiàn)象經(jīng)常在內金屬介電層中(inter-mental dielectric，IMD)發(fā)現(xiàn)。這種物理結構缺陷可造成介層孔口不正常的開口或介層孔口電阻值的不正常升高，尤其在集成電路結構尺寸越來越小，介層孔也越來越小的趨勢下，產(chǎn)生的問題會越嚴重。
傳統(tǒng)的銅金屬化形成過程如圖1所示，有一銅金屬層以銅電鍍法(ECD)沉積在介層孔(via hole)內(步驟101)。銅粒經(jīng)由銅電鍍過程有較佳品質的微粒，接著又進行一種熱力過程，此一熱力過程是用來改善初期銅微粒成長(initialgrain growth)，如圖中所示，以長時間低溫熱力過程來處理該銅金屬層(步驟103)。由于銅加熱時間大約數(shù)小時，此一緩慢加熱的目的，在使微粒(grain)的初期成長有較佳的條件及不致快速累積應力。接著，以一化學機械研磨(CMP)來移除介層孔(via hole)外多余的銅金屬，因而使得介層孔(via hole)內形成銅插塞(copper plug)。圖1中的一些適當條件也將于圖2A至圖2C中作為參考比較之用。
圖2A中，一導電層203在底材201上面，該底材201可以是硅底材或包含內金屬介電層的材質，導電層203可以是一硅底材井或內介電層的金屬層。介電層(dielectric)204沉積在該底材201上，一蝕刻終止層(etch stop layer)202在第一層介電層204上面，第二層介電層207位于蝕刻終止層202上面。接著，在第一層介電層204與第二層介電層207上面共形地(conformally)沉積一層擴散阻障層(diffusion barrier layer)205以防止金屬材質滲透入第一介電層204與第二介電層207里面，因而形成雙層嵌入(dual damascene)結構206，其中包含上層的溝渠(trench)206B與下層的介層孔(via hole)206A。
接著，如圖2B所示，一層銅208沉積在雙層嵌入(dual damascene)206里面，銅層208是藉由銅電鍍(electro copper deposition)過程所沉積，為使得銅粒經(jīng)由銅電鍍過程有較佳品質的微粒，因此又采用一種長時間低溫熱力過程來改善初期銅微粒成長(initial grain growth)，由于銅加熱時間大約數(shù)小時，此一緩慢加熱的目的在使銅微粒(grain)的初期成長有較佳的條件及不致快速累積應力。
接著，如圖2C所示，用化學機械研磨(chemical mechanical polishing，CMP)全面性地研磨銅薄膜208表面，使得在第二層介電層207上面多余的銅薄膜208被移除，最后得到一全面平坦化的金屬銅208A。
接下來，如圖3所示，再沉積一層介電層204A在銅薄膜208A(在圖2C中)與第二層介電層207上面。由于此一沉積過程是后續(xù)制程不可避免的熱力處理中的一環(huán)，其溫度甚高，因此，對于介電層204A下面的雙層嵌入銅粒而言，會因為此熱力處理導致應力不平衡(stress imbalance)，而產(chǎn)生龜裂或不正常開口及阻值過高的狀況發(fā)生。由于全部的銅內連線過程中牽涉到許多的熱處理過程持續(xù)不斷地逐一進行。這種現(xiàn)象在介層孔(via hole)越來越小且又是低介電材料時，情況會變的相當嚴重。因此，需要一新穎的方法來防止此一現(xiàn)象發(fā)生。
(3)發(fā)明內容本發(fā)明的一目的是在銅金屬化過程中提供一種減少銅導線龜裂與防止銅導線變形的方法。
本發(fā)明的另一個目的是提供一種在銅金屬化過程中使得銅的應力達到穩(wěn)定以避免在后續(xù)熱力過程中產(chǎn)生銅龜裂或變形現(xiàn)象發(fā)生的方法。
本發(fā)明的又一目的是提供一種減少銅內連線間的電遷移(electricmigration)阻力與防止不正常的電阻值發(fā)生的方法。
因此根據(jù)以上目的，本發(fā)明提出一方法主要是在形成銅導線過程中，在長時間低溫的熱處理過程后再加以一短時高溫快速加熱的過程，以加強銅微粒應力結構的方法，并飽和(saturate)介層孔(via hole)中銅粒成長(graingrowth)，藉由這一額外加進來的熱力過程，銅的內在結構會因而達到較穩(wěn)定的狀態(tài)，如此可減少銅介層孔(copper via)內變形與龜裂的可能發(fā)生機率。
本發(fā)明的主要目的是藉由上述的短時高溫(short time high temperature)快速加熱的過程來穩(wěn)定銅微粒的應力，使得銅微粒在接下來不可避免的熱力處理過程中，不會因受熱不同，導致應力變化而產(chǎn)生不正常介層孔開口(viaopen)或阻值升高的問題，因而達到銅薄膜內應力的較佳品質。這一熱力處理過程是在一最高溫度下執(zhí)行，該溫度是由電鍍過程(ECD)之后直到整個內連線制程(interconnects)結束前的熱處理過程中，選取一最高溫度為工作溫度(working temperature)，并以該最高溫度進行短時間的加熱，以飽和銅粒的成長。
本發(fā)明所采取的方法，在花費上是最經(jīng)濟、可靠、且最簡便的方法，使得在后續(xù)制程中不可避免的熱力處理過程不會產(chǎn)生介層孔不正常開口與龜裂或變形。
(4)


圖1顯示傳統(tǒng)的金屬化過程流程圖；圖2A至圖2C顯示傳統(tǒng)的銅制程熱處理過程示意圖；圖3顯示在后續(xù)的熱力循環(huán)過程中，再沉積一層介電層(相當于一熱力過程)后，使銅應力受到改變后銅表面結構產(chǎn)生山丘狀隆起的示意圖；圖4顯示本發(fā)明的金屬化過程流程圖；圖5A至圖5E顯示本發(fā)明的銅制程熱處理過程示意圖；及圖6顯示幾種不同熱處理過程后，銅應力變化的狀況示意圖。
(5)具體實施方式
本發(fā)明的較佳實施例將詳細討論如后。實施例是用以描述使用本發(fā)明的一特定范例，并非用以限定本發(fā)明的范圍。
另外，半導體元件的不同部分并沒有依照尺寸繪圖。某些尺度與其他相關尺度相比已經(jīng)被夸張，以提供更清楚的描述和本發(fā)明的理解。
雖然在這里圖示的實施例是以具有寬度與深度在不同階段的二維中顯示，應該很清楚地了解到所顯示的區(qū)域只是晶片的三維晶胞(cell)的一部份，其中晶片可能包含許多在三維空間中排列的晶胞。相對地，在制造實際的元件時，圖示的區(qū)域具有三維的長度，寬度與高度。
圖4，表示本發(fā)明中形成銅內連線的流程圖。首先，有一銅金屬層以銅電鍍法(ECD)沉積在介層孔(via hole)內(步驟401)。接著，在一爐內以長時間低溫熱過程來處理該銅金屬層(步驟403)。接著，進行短時高溫熱過程來處理該銅金屬層(步驟405)，此一熱處理是本發(fā)明的重點。接著，進行化學機械研磨(CMP)(步驟407)以移除介層孔外多余的銅金屬，因而使得介層孔內形成銅插塞(copper plug)。圖4中的一些適當條件也將會于圖5A至圖5D中作為參考比較之用。
圖5A中，一導電層503在底材501上面，該底材501可以是硅底材或包含內金屬介電層的材質，導電層503可以是一硅底材井或內介電層的金屬層。第一層介電層504沉積在該底材501上，一蝕刻終止層502在第一層介電層504上面，第二層介電層507位于蝕刻終止層502上面。接著，在第一層介電層504與第二層介電層507上面共形地(conformally)沉積一層擴散阻障層505以防止金屬材質滲透入第一介電層504與第二介電層507里面，因而形成雙層嵌入結構506，其中包含上層的溝渠506B與下層的介層孔506A。
接著，如圖5B所示，一層銅508沉積在雙層嵌入結構506里面。該層銅508是藉由銅電鍍過程所沉積，為了使得銅粒經(jīng)由銅電鍍過程有較佳品質的微粒，因此又采用一種長時間低溫熱力過程550來改善初期銅微粒成長，由于此一階段的銅加熱時間大約為數(shù)小時，其目的在使銅微粒(grain)的初期成長有較佳的條件及不致快速累積應力。
接著，下面步驟是本發(fā)明的重點，元件又進行一短時間高溫過程555，如圖5C所示，銅微粒被一高溫加熱，該高溫是選自于后續(xù)不可避免的熱力過程中(包括沉積、回火等過程)的最高溫度以作為工作溫度，該熱力處理過程大約執(zhí)行2到10分鐘。明顯可見的是，銅微粒508A大小體積變得較飽和，銅粒大小比長時間低溫(如圖5B所示)處理過程后的體積來得大，此點表示銅粒在短時間高溫過程555之后，銅粒飽和程度已較長時間低溫熱力過程550高出許多。
接著，如圖5D所示，用化學機械研磨全面性地研磨銅薄膜508A表面，使得在雙層嵌入結構506上多余的銅薄膜508A被移除，最后得到一全面平坦化的金屬銅508B。
接著，如圖5E所示，再沉積一層介電層504A在銅薄膜508B上面。由于經(jīng)過上述短時間高溫處理過程555之后，銅的應力結構已獲得改善，銅粒飽和程度亦已大幅提高，所以雖然此一沉積介電層504A是一熱力處理過程，溫度甚高，但仍不致于對銅微粒結構有所影響，由于全部的銅內連線過程中牽涉到許多的熱處理過程，而這些熱處理過程的溫度都不會高于該最高溫度，因此，后續(xù)制程并不會對銅粒應力結構有所改變。
圖6中，顯示幾種熱處理過程后銅應力變化的狀況，在電鍍銅的過程中其應力是所有熱處理狀況下最小的。x軸上A點表示銅粒在長時間低溫下的應力值，明顯可見，銅應力在長時間低溫下的應力只比電鍍銅后的應力增加一些。在x軸上B點則表示銅粒在長時間低溫下，再加入一短時間高溫熱處理過程后的應力值，明顯可見在短時間高溫加熱狀況下，其應力突然的加大，此種應力的變化代表銅微粒結構已趨于穩(wěn)定的狀態(tài)。
在X軸上C點代表在另一高溫短時間熱處理后的銅應力，比較B點與C點，顯示C點與B點的應力兩者變化不多，表示C點的應力已達到穩(wěn)定的狀態(tài)。此點顯示短時間高溫的處理過程，當選取后續(xù)的最高溫度為工作溫度時，對于銅微粒確實能將其應力增大并使結構達到穩(wěn)定狀態(tài)。
本發(fā)明中提出一種使得銅薄膜微結構具有可較以往長時間低溫的熱處理增強應力的制程方法。這一方法的驗證方式已由不同熱處理后應力的實驗進行一佐證，且結果令人滿意。
本發(fā)明可以適用任何金屬薄膜的沉積過程，尤其是在真空系統(tǒng)下的電鍍過程。而這樣的改變并未脫離本發(fā)明的范圍。
以上所述僅為本發(fā)明的較佳實施例，并非用以限定本發(fā)明的范圍；凡其它未脫離本發(fā)明所揭示的精神下所完成的等效改變或替換，均應包含在下述的權利要求所限定的范圍內。
權利要求
1.一種在半導體元件制程中避免雙層嵌入結構中介層孔不正常開口與變形的方法，其特征在于，至少包含提供一底材，該底材上具有一介電層，其中該介電層具有一雙層嵌入結構；沉積一金屬層到雙層嵌入結構里面以及該介電層上；在一第一溫度以及一第一時間間隔下加熱該金屬層；在一第二溫度以及一第二時間間隔下加熱該金屬層，其中該第二溫度較該第一溫度高，該第二時間間隔較該第一時間間隔短；及移除在該雙層嵌入結構外的該金屬層。
2.如權利要求1所述的方法，其特征在于，所述的金屬層至少包含銅。
3.如權利要求2所述的方法，其特征在于，所述的沉積該金屬層的步驟是銅電鍍沉積。
4.如權利要求2所述的方法，其特征在于，所述的第一溫度為小于300℃。
5.如權利要求4所述的方法，其特征在于，所述的第一時間間隔大于3小時。
6.如權利要求5所述的方法，其特征在于，所述的第二溫度是在該半導體制程中形成該銅雙層嵌入結構之后所有熱處理的最高溫度。
7.如權利要求6所述的方法，其特征在于，所述的第二時間間隔小于1小時。
8.如權利要求7所述的方法，其特征在于，所述的移除該金屬層的步驟是藉由化學機械研磨法進行。
9.一種在半導體元件制程中避免銅內連線中雙層嵌入結構的介層孔變形的方法，其特征在于，至少包含提供一底材，該底材上具有一介電層，其中該介電層上具有一雙層嵌入結構；沉積一銅層到該雙層嵌入結構的介層孔與溝渠里面以及該介電層上；在一第一溫度以及一第一時間間隔下對該銅層進行一第一熱制程；在一第二溫度以及一第二時間間隔下對該銅層進行一第二熱制程，其中所述的第二溫度是在該半導體制程中形成該銅介層孔之后所有制程后的最高溫度，并且該第二時間間隔較該第一時間間隔短；及藉由化學機械研磨法移除在該介層孔外的該金屬層。
10.如權利要求9所述的方法，其特征在于，所述的沉積該金屬層的步驟是銅電鍍沉積。
11.如權利要求10所述的方法，其特征在于，所述的第一溫度小于300℃。
12.如權利要求11所述的方法，其特征在于，所述的第一時間間隔大于3小時。
13.如權利要求11所述的方法，其特征在于，所述的第二時間間隔小于1小時。
14.一種在半導體元件制程中避免銅介層孔變形的方法，其特征在于，至少包含提供一底材，該底材上具有一介電層，其中該介電層具有一雙層嵌入結構；沉積一銅層到該雙層嵌入結構的介層孔與溝渠里面以及該介電層上；在一第一溫度以及一第一時間間隔下對該銅層進行一第一熱制程，其中該第一時間間隔為2到8小時；在一第二溫度以及一第二時間間隔下對該銅層進行一第二熱制程，其中所述的第二溫度是在該半導體制程中形成該銅介層孔之后最高的溫度，并且該第二時間間隔為5秒到10分鐘；及藉由化學機械研磨法移除在該雙層嵌入結構外的該金屬層。
15.如權利要求14所述的方法，其特征在于，所述的沉積該金屬層的步驟是銅電鍍沉積。
16.如權利要求14所述的方法，其特征在于，所述的第一溫度小于300℃。
全文摘要
一種可減少銅導線龜裂與變形的方法，其步驟是在長時低溫的熱處理過程之后，再加入一短時高溫的熱處理來增強銅內結構的應力。在這里的高溫是選自于長時低溫熱處理之后直到內連線金屬化制程結束前所有制程中的最高溫度，以作為工作溫度。在該最高溫度之下，以快速加熱的方式來增強銅薄膜的應力，并飽和銅粒成長。因此，在后續(xù)的熱處理過程中，其工作溫度不致于高過此一最高溫度，使得銅薄膜結構變的更穩(wěn)定、銅龜裂現(xiàn)象可以因而減至最低。最后再將芯片送入化學機械研磨而獲得全面性的金屬化平坦過程，以完成銅多層金屬內連線。由于避免造成介層孔的龜裂或不正常的開口及介層孔內不正常電阻值，可以提高銅內連線品質和獲得整個可靠的線路。
文檔編號H01L21/768GK1474439SQ03108339
公開日2004年2月11日 申請日期2003年3月25日 優(yōu)先權日2002年8月8日
發(fā)明者劉正美, 江怡穎, 楊名聲 申請人:聯(lián)華電子股份有限公司