專利名稱：具有嵌埋于基底中的屏蔽圖案的高品質因子電感器件的制作方法
技術領域：
本發(fā)明涉及一種電感器件。本發(fā)明特別涉及一種用于射頻集成電路的電感器件，具有嵌埋于半導體基底中的屏蔽圖案，可降低儲存于電感器件中的能量損耗，從而增強電感器件的品質因子。
背景技術：
在射頻集成電路的應用中，不僅需要使用二極管與晶體管等主動器件以及電阻與電容等被動器件，而且需要設置有各種電感器件例如線圈或變壓器。圖1(a)顯示一已知的電感器件10的透視圖。參照圖1(a)，已知的電感器件10包括有一半導體基底11、一絕緣層12、以及一導電膜13。絕緣層12沉積于半導體基底11上，使導電膜13隔離于半導體基底11。導電膜1 3形成于絕緣層12上，具有兩端子A與B，作為電感器件10中用以提供電感效應的電流路徑。典型地，導電膜13形成圖1(a)所示的螺旋帶狀，但也可為任意的形狀。
圖1(b)顯示圖1(a)所示的已知電感器件的等效電路圖。參照圖1(b)，符號A與B分別代表導電膜13的兩端子。符號Rs與Ls分別代表導電膜13的等效電阻與等效電感。符號Cs代表導電膜13中位于下方的部分和位于上方的部分因相互重疊所造成的等效電容。符號Cox代表半導體基底11與導電膜13間所形成的等效電容。符號Csi與Rsi分別代表半導體基底11的等效電感與等效電阻。圖1(b)所示的各等效電路符號也對應地顯示于圖1(a)中，以更明確顯示出每一等效電路符號的物理意義。
由電路學理論，圖1(b)所示的等效電路可進一步地簡化成圖1(c)所示的等效電路。參照圖1(c)，電容Cox、電容Csi、與電阻Rsi簡化成相互并聯(lián)的電容Cp與電阻Rp。
Rp=1ω2Cox2Rsi+Rsi(Cox+Csi)2Cox2···(1)]]>
Cp=Cox·1+ω2(Cox+Csi)CsiRsi21+ω2(Cox+Csi)2Rsi2···(2)]]>此外，依據(jù)電磁學理論，電感器件10的品質因子Q(Quality Factor)可表示成下列方程式Q=ωLsRs·RpRp+[(ωLs/Rs)2+1]Rs·[1-Rs2(Cs+Cp)Ls-ω2Ls(Cs+Cp)]···(3)]]>其中第二乘項代表半導體基底損耗因子且第三乘項代表自身共振因子。
從方程式(3)與圖1(c)可知，為了獲得更高的品質因子Q，必須提高Rp的值且降低Cp的值。再者依據(jù)方程式(1)，倘若Rsi減少，也即半導體基底損耗減少，則可使Rp的值增加?；诖死碚?，近來已經提議配置一屏蔽圖案于已知的電感器件10中使得半導體基底的損耗降低(Rsi降低)，從而增加品質因子Q，如下文所述。
圖2顯示一已知的屏蔽圖案14配置于圖1(a)所示的已知電感器件10中的透視圖。參照圖2，屏蔽圖案14嵌埋于絕緣層12中，位于導電膜13的下方。屏蔽圖案14由低電阻材料例如金屬或多晶硅所形成并且接地而成為一接地電位面。由于屏蔽圖案14可阻擋從導電膜13而來的電力線，防止其穿入半導體基底11中，故半導體基底11不會造成能量損耗，也即電阻Rsi好似降低到零。結果，配置有屏蔽圖案14的已知電感器件20可獲得較高的品質因子Q。
然而，屏蔽圖案14的配置卻造成屏蔽圖案14與導電膜13間形成一寄生電容，使得Cp增加，反而導致品質因子Q變差。

發(fā)明內容
為了克服現(xiàn)有技術的不足之處，本發(fā)明的一個目的在于提供一種電感器件，設置嵌埋于半導體基底中的屏蔽圖案，不僅可降低半導體基底所造成的能量損耗而且可降低屏蔽圖案所造成的寄生電容，從而獲的相對高的品質因子。
依據(jù)本發(fā)明的一個實施例，一種高品質因子的電感器件包括一半導體基底、一絕緣層、一導電膜、以及一屏蔽圖案。絕緣層形成于半導體基底的表面上方。導電膜形成于絕緣層上且與半導體基底分離。屏蔽圖案嵌埋于半導體基底中且包括多個隔離部與多個高濃度摻雜部。多個隔離部分布于半導體基底中，其中每一隔離部具有一底部與一頂部。底部深入半導體基底內且頂部露出于該表面上，從而分隔表面成多個不相連通的區(qū)域。多個高濃度摻雜部形成于半導體基底內且靠近該表面，通過多個隔離部而彼此電絕緣。
屏蔽圖案還包括多個硅化金屬層，形成于多個高濃度摻雜部上，通過多個隔離部而彼此電絕緣。
屏蔽圖案還包括一離子注入井，形成于半導體基底中，使得多個隔離部與多個高濃度摻雜部都容納于離子注入井內。
根據(jù)本發(fā)明的屏蔽圖案，高濃度摻雜部、離子注入井、以及自行對準硅化金屬層都為低電阻結構，使得半導體基底的表面層的電阻降低。結果，可成功地阻擋從導電膜而來的電力線，防止其更深地穿入半導體基底中。因此，半導體基底所造成的能量損耗可顯著地降低。因為屏蔽圖案嵌埋于半導體基底而非絕緣層中，所以屏蔽圖案與導電膜間的距離變得較大。結果，由于屏蔽圖案的配置所造成的寄生電容變得較小，而獲得相對高的品質因子。
多個隔離部使多個高濃度摻雜部彼此電性絕緣且使多個自行對準硅化金屬層彼此電性絕緣。借助該結構，可避免渦電流產生于高濃度摻雜部與自行對準硅化金屬層中。


圖1(a)顯示已知的電感器件的透視圖。
圖1(b)與1(c)顯示圖1(a)所示的已知電感器件的等效電路圖。
圖2顯示已知的屏蔽圖案配置于圖1(a)所示的已知電感器件中的透視圖。
圖3(a)顯示依據(jù)本發(fā)明的具有嵌埋于基底中的屏蔽圖案的電感器件的一例子的透視圖。
圖3(b)顯示依據(jù)本發(fā)明的屏蔽圖案的另一例子的頂視圖。
圖4(a)至4(g)顯示依據(jù)本發(fā)明的具有嵌埋于基底中的屏蔽圖案的電感器件的一例子的制造方法的剖面圖。
組件符號說明10，20已知電感器件11 半導體基底12 絕緣層13 導電膜14 屏蔽圖案30 依據(jù)本發(fā)明的電感器件31 半導體基底32 絕緣層33 導電膜34 屏蔽圖案35 鈍化膜41 隔離部42 高濃度摻雜部43 離子注入井44 自行對準硅化金屬層50 氧化墊層51 氮化硅層52 溝槽具體實施方式
下文中的說明與附圖將使本發(fā)明的前述與其它目的、特征、與優(yōu)點更明顯。
現(xiàn)將參照附圖詳細說明依據(jù)本發(fā)明的優(yōu)選實施例。
圖3(a)顯示依據(jù)本發(fā)明的電感器件30的一例子的透視圖。參照圖3(a)，電感器件30包括一半導體基底31，具有一表面、一絕緣層32、一導電膜33、以及一嵌埋于半導體基底31中的屏蔽圖案34。舉例而言，半導體基底31由硅所形成且為P型或N型基底。絕緣層32沉積于半導體基底31的表面上方且由絕緣材料例如氧化硅所形成。導電膜33形成于絕緣層32上而與半導體31基底分離。導電膜33由金屬或合金所形成，具有兩端子A與B，作為電感器件30中用以提供電感效應的電流路徑。典型地，導電膜33形成為圖3(a)所示的螺旋帶狀，但也可為任意的形狀。
屏蔽圖案34嵌埋于半導體基底31中，主要形成于半導體基底31的表面層中。屏蔽圖案34包括多個隔離部41、多個高濃度摻雜部42、一離子注入井43、以及多個自行對準硅化金屬(Salicide)層44。具體而言，多個隔離部41分布于半導體基底31中，其中每一隔離部41具有一底部與一頂部，該底部深入半導體基底31內且頂部露出半導體基底3 1的表面上，從而分隔該表面成多個不相連通的區(qū)域。舉例而言，多個隔離部41配置成輻射狀或彼此垂直。
多個高濃度摻雜部42形成于半導體基底31內且靠近半導體基底31的表面，由多個隔離部41而彼此電絕緣。多個高濃度摻雜部42中每一個的導電型態(tài)為N型或P型。多個高濃度摻雜部42形成于由多個隔離部41所分隔的多個不相連通的區(qū)域中。因此，多個高濃度摻雜部42可視為配置成一預定的圖案。
離子注入井43形成于半導體基底31中位于導電膜33的下方的區(qū)域。離子注入井43的深度必須足夠深使得多個隔離部41與多個高濃度摻雜部42都容納于離子注入井43內。離子注入井43為N型井或P型井。
自行對準硅化金屬層44形成于多個高濃度摻雜部42中的每一個的表面上，可有效地降低半導體基底31的表面電阻值。舉例而言，自行對準硅化金屬層44得由硅化鈦層所形成。
在本發(fā)明中，半導體基底31中位于導電膜33下方的部分表面層嵌埋有屏蔽圖案34。包括屏蔽圖案34中的高濃度摻雜部42、離子注入井43、以及自行對準硅化金屬層44都為低電阻結構，使得半導體基底31的表面層的電阻降低。結果，可成功地阻擋從導電膜33而來的電力線，防止其更深地穿入半導體基底31中。因此，半導體基底31所造成的能量損耗可顯著地降低。
因為本發(fā)明的屏蔽圖案34嵌埋于半導體基底31而非絕緣層32中，所以屏蔽圖案34與導電膜33間的距離變得較大。結果，由于屏蔽圖案34的配置所造成的寄生電容變得較小，克服了已知電感器件20所遭遇的問題而獲得相對高的品質因子。
應注意在依據(jù)本發(fā)明的電感器件30中，屏蔽圖案34可僅由多個隔離部41、多個高濃度摻雜部42、與自行對準硅化金屬層44所組成而不包括離子注入井43于其中。或者，屏蔽圖案34可僅由多個隔離部41與多個高濃度摻雜部42所組成而不包括離子注入井43與自行對準硅化金屬層44于其中。
在本發(fā)明中，屏蔽圖案34中的多個隔離部41使多個高濃度摻雜部42彼此電絕緣且使多個自行對準硅化金屬層44彼此電性絕緣。由這種結構，可避免渦電流產生于高濃度摻雜部42與自行對準硅化金屬層44中。
應注意屏蔽圖案34中的由高濃度摻雜部42與自行對準硅化金屬層44所組成的圖案不限于圖3(a)所示，而為任何可防止渦電流產生的圖案。舉例而言，圖3(b)顯示依據(jù)本發(fā)明的屏蔽圖案的另一例子的頂視圖。圖3(b)中的斜線區(qū)域為高濃度摻雜部42、自行對準硅化金屬層44、或兩者的組合。
下文將參照圖4(a)至4(g)詳細說明依據(jù)本發(fā)明的具有嵌埋于基底中的屏蔽圖案的電感器件的一例子的制造方法。
如圖4(a)所示，準備一P型硅基底31。在P型硅基底31的表面中預定形成依據(jù)本發(fā)明的電感器件30的區(qū)域上依序形成一氧化墊層50與一氮化硅層51。舉例而言，氧化墊層50的厚度約為110埃而氮化硅層51的厚度約為1200埃。
如圖4(b)所示，由蝕刻去除氮化硅層51、氧化墊層50、與P型硅基底31的一部分，以形成多個溝槽52于P型硅基底31中。舉例而言，每一溝槽52的從P型硅基底31的表面起算的深度約為3600埃。
如圖4(c)所示，由高密度等離子體使氧化物填滿多個渠溝52以形成多個淺溝槽隔離部41。
如圖4(d)所示，去除剩余的氧化層墊50與氮化硅層51，以露出P型硅基底31中未形成有多個淺溝槽隔離部41的表面。
如圖4(e)所示，由第一離子注入(如圖中的箭頭所示)形成一N型離子注入井43于P型硅基底31中。N型離子注入井43的深度控制成大于淺溝槽隔離部41的深度。隨后，由第二離子注入(如圖中的箭頭所示)形成多個N型高濃度摻雜部42。N型高濃度摻雜部42的深度控制成小于淺溝槽隔離部41的深度，使得多個N型高濃度摻雜部42由多個淺溝槽隔離部41相互電性絕緣。
如圖4(f)所示，由已知的自行對準硅化金屬工藝而形成多個自行對準硅化金屬層44于多個N型高濃度摻雜部42上。多個自行對準硅化金屬層44由多個淺溝槽隔離部41相互電絕緣。
如圖4(g)所示，一絕緣層32沉積于P型硅基底31的表面上，從而覆蓋多個淺溝槽隔離部41與多個自行對準硅化金屬層44。隨后，在絕緣層32上形成一螺旋帶狀的導電膜33。因而，完成依據(jù)本發(fā)明的電感器件30。為了保護電感器件30，要形成一鈍化膜35以覆蓋螺旋帶狀的導電膜33。
雖然本發(fā)明已由優(yōu)選實施例作為例示加以說明，應了解的是本發(fā)明不限于此被揭示的實施例。相反，本發(fā)明意欲涵蓋對于本領域技術人員而言明顯的各種修改與相似配置。因此，申請專利范圍的范圍應根據(jù)最廣泛的詮釋，以包容所有此類修改與相似配置。
權利要求
1.一種高品質因子電感器件，包含一半導體基底，具有一表面；一絕緣層，形成于所述半導體基底的所述表面上方；一導電膜，形成于所述絕緣層上且分離于所述半導體基底，所述導電膜具有兩端子且作為一電流路徑；以及一屏蔽圖案，嵌埋于所述半導體基底中，包括多個隔離部，分布于所述半導體基底中，其中每一隔離部具有一底部與一頂部，所述底部深入所述半導體基底內且所述頂部露出于所述表面上，從而分隔所述表面成多個不相連通的區(qū)域，以及多個高濃度摻雜部，形成于所述半導體基底內且靠近所述表面，由所述多個隔離部而彼此電性絕緣。
2.根據(jù)權利要求1所述的高品質因子電感器件，其中所述多個隔離部配置成輻射狀。
3.根據(jù)權利要求1所述的高品質因子電感器件，其中所述多個隔離部配置成彼此垂直狀。
4.根據(jù)權利要求1所述的高品質因子電感器件，其中所述屏蔽圖案還包括多個硅化金屬層，形成于所述多個高濃度摻雜部上，由所述的多個隔離部而彼此電絕緣。
5.根據(jù)權利要求4所述的高品質因子電感器件，其中所述多個硅化金屬層中的每一個由自行對準硅化金屬層所形成。
6.根據(jù)權利要求1所述的高品質因子電感器件，其中所述屏蔽圖案還包括一離子注入井，形成于所述半導體基底中，使得所述多個隔離部與所述多個高濃度摻雜部都容納于所述離子注入井內。
7.根據(jù)權利要求6所述的高品質因子電感器件，其中所述半導體基底的導電型態(tài)為P型、所述離子注入井的導電型態(tài)為N型、且所述多個高濃度摻雜部的每一個的導電型態(tài)為N型。
8.根據(jù)權利要求6所述的高品質因子電感器件，其中所述半導體基底的導電型態(tài)為P型、所述離子注入井的導電型態(tài)為N型、且所述多個高濃度摻雜部的每一個的導電型態(tài)為P型。
9.根據(jù)權利要求6所述的高品質因子電感器件，其中所述半導體基底的導電型態(tài)為N型、所述離子注入井的導電型態(tài)為P型、且所述多個高濃度摻雜部的每一個的導電型態(tài)為P型。
10.根據(jù)權利要求6所述的高品質因子電感器件，其中所述半導體基底的導電型態(tài)為N型、所述離子注入井的導電型態(tài)為P型、且所述多個高濃度摻雜部的每一個的導電型態(tài)為N型。
全文摘要
本發(fā)明涉及一種高品質因子的電感器件，其包括一絕緣層形成于一半導體基底的表面上方，一導電膜形成于絕緣層上且與半導體基底分離，一屏蔽圖案嵌埋于半導體基底中且包括有多個隔離部與多個高濃度摻雜部。多個隔離部分布于半導體基底中，從而分隔半導體基底的表面為多個不相連通的區(qū)域。多個高濃度摻雜部形成于半導體基底內且靠近表面，由多個隔離部而彼此電絕緣。屏蔽圖案還包括有多個硅化金屬層，形成于多個高濃度摻雜部上，以及一離子注入井，用以容納多個隔離部與多個高濃度摻雜部。
文檔編號H01F17/00GK1536590SQ0310918
公開日2004年10月13日 申請日期2003年4月4日 優(yōu)先權日2003年4月4日
發(fā)明者楊宗儒, 黃唯夫, 陳幸足, 許長豐, 黃國忠 申請人:矽統(tǒng)科技股份有限公司