專利名稱：用于芯片上靜電放電保護(hù)的雙極結(jié)晶體管及其方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體器件，特別涉及用于靜電放電保護(hù)的硅雙極結(jié)晶體管及其方法。
背景技術(shù)：
半導(dǎo)體集成電路(IC)一般對(duì)靜電放電(ESD)事件敏感，這可能導(dǎo)致?lián)p傷或破壞IC。ESD事件指的是在給IC提供大量電流的短時(shí)間內(nèi)電流(正的或負(fù)的)的放電現(xiàn)象。高電流可以由各種源(如人體)產(chǎn)生。為保護(hù)IC不受ESD事件的影響，已經(jīng)實(shí)施了很多方案，如在射頻(RF)應(yīng)用中的二極管或二極管耦合晶體管。
在RF應(yīng)用中，芯片上ESD電路應(yīng)該提供堅(jiān)固的ESD保護(hù)，同時(shí)呈現(xiàn)最小的寄生輸入電容和低電壓相關(guān)性。在利用淺溝槽隔離(STI)的深亞微米互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝中，采用二極管用于ESD保護(hù)。二極管形成得與半導(dǎo)體襯底中的N+或P+擴(kuò)散區(qū)鄰接。

圖1A表示形成在IC中的公知二極管ESD保護(hù)結(jié)構(gòu)的剖視圖。參見圖1A，P+擴(kuò)散區(qū)由每側(cè)上的STI界定，因此該二極管還公知為STI界定二極管。然而，已經(jīng)發(fā)現(xiàn)STI界定二極管由于P+擴(kuò)散區(qū)的硅化物層(未示出)和P+區(qū)周圍的STI之間的干擾而具有相當(dāng)大的漏電流。
圖1B表示被引入以解決與STI界定二極管相關(guān)的漏電流問題的公知多晶硅界定二極管的剖視圖。多晶硅界定二極管中的P+擴(kuò)散區(qū)由多晶硅柵極限定，因此消除了由STI的邊緣產(chǎn)生的漏電流。然而，多晶硅界定二極管的總寄生電容比STI界定二極管的大，這是由于附加的側(cè)壁結(jié)電容造成的。
圖2是表示采用雙-二極管結(jié)構(gòu)的公知ESD保護(hù)方案的電路圖。參見圖2，雙-二極管結(jié)構(gòu)和VDD-VSSESD箝位電路的組合提供用于ESD電流2對(duì)地放電的通路，防止ESD電流2通過內(nèi)部電路。當(dāng)把ESD電流2提供給信號(hào)焊盤PAD1，并且信號(hào)焊盤PAD2耦合到相對(duì)地(relative ground)時(shí)，ESD電流2通過二極管Dp1導(dǎo)通到VDD。ESD電流2通過VDD-VSSESD箝位電路放電到VSS，并從二極管Dn2到焊盤PAD2流出IC之外。二極管Dp1具有電容Cp1，二極管Dn1具有電容Cn1。圖2中所示電路的總輸入電容Cm主要來源于二極管的寄生結(jié)電容，并且如下計(jì)算Cin＝Cp1+Cn1其中Cp1和Cn1分別是二極管Dp1和Dn1的寄生結(jié)電容。
此外，還采用硅控整流器(SCR)用于芯片上ESD保護(hù)。SCR的特征是在非外延體CMOS工藝中其電壓保持在約1V的能力。另外，SCR可以維持高電流并把SCR兩端的電壓保持在低電平，并且可以用于對(duì)與ESD事件相關(guān)的高電流放電進(jìn)行旁路。然而，常規(guī)SCR器件具有大于亞微米CMOS工藝中的30V的開關(guān)電壓，因此不適合在亞微米CMOS技術(shù)中保護(hù)柵極氧化物。
圖3是授予Rountre、名稱為“靜電放電保護(hù)電路”的美國(guó)專利US5012317的圖3的再現(xiàn)。Rountre描述了由P+型區(qū)48、N型阱46、P型層44、和N+區(qū)52構(gòu)成的橫向SCR結(jié)構(gòu)。根據(jù)Rountre，與ESD事件相關(guān)的正電流流經(jīng)區(qū)48并對(duì)阱46和層4之間的PN結(jié)產(chǎn)生雪崩效應(yīng)。該電流從層44穿過PN結(jié)流到區(qū)52并最后到達(dá)地以保護(hù)IC不受ESD事件的影響。但是，這個(gè)公知SCR結(jié)構(gòu)的缺點(diǎn)是容易被襯底噪聲意外觸發(fā)。
此外，SCR器件(如圖3中所示的器件)的p-n-p-n通路在利用硅上絕緣體(SOI)CMOS技術(shù)形成的IC中被絕緣層和淺溝槽隔離(STI)阻擋。相應(yīng)地，已經(jīng)提出了在SOI CMOS技術(shù)基礎(chǔ)上的集成電路中的SCR器件。圖4是授予Chatterjee、名稱為“用于硅上絕緣體集成電路的ESD保護(hù)的雙穩(wěn)態(tài)SCR型開關(guān)”的美國(guó)專利US6015992的圖4的再現(xiàn)。Chatterjee描述了由第一晶體管42和第二晶體管44提供的“SCR型開關(guān)”，其中第一晶體管42和第二晶體管44被絕緣區(qū)60互相分開。雙穩(wěn)態(tài)SCR型器件具有用以電連接分離的晶體管的兩個(gè)附加線62、64。
圖5是授予本發(fā)明的發(fā)明人之一Ker的美國(guó)專利US5754381(‘381專利)的圖8B的再現(xiàn)。該‘381專利的名稱為“利用高電流觸發(fā)橫向SCR的輸出ESD保護(hù)”，并描述了修改的PMOS觸發(fā)器橫向SCR(PTLSCR)結(jié)構(gòu)和NMOS觸發(fā)器橫向SCR(NTLSCR)結(jié)構(gòu)。該‘381專利介紹了通過添加寄生結(jié)二極管Dp2修改的NTLSCR 44。該‘381專利描述了修改的PTLSCR或NTLSCR結(jié)構(gòu)可以防止SCR被襯底噪聲電流觸發(fā)，由此防止器件被閂鎖。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供一種集成電路器件，它包括襯底、設(shè)置在襯底上的介質(zhì)層、和形成在介質(zhì)層上的硅層，該硅層包括第一部分、第二部分以及設(shè)置在第一和第二部分之間的第三部分，其中第一和第二部分摻雜有相同類型的雜質(zhì)，第三部分摻雜有不同于第一和第二部分的類型的雜質(zhì)，并且第一、第二和第三部分形成一個(gè)硅雙極結(jié)晶體管，第一和第二部分是集電極和發(fā)射極中的一個(gè)，第三部分是硅雙極結(jié)晶體管的基極，以便對(duì)集成電路器件提供靜電放電保護(hù)。
在一個(gè)方案中，集成電路器件還包括設(shè)置在襯底和介質(zhì)層之間的絕緣層，其中該集成電路器件是硅上絕緣體器件。
在另一方案中，硅層包括設(shè)置在硅層的第二和第三部分之間的第四部分。
在又一方案中，硅雙極結(jié)晶體管包括適于接收偏置電壓的背柵極(back-gate)，以便控制硅雙極結(jié)晶體管來提供靜電放電保護(hù)。
根據(jù)本發(fā)明，提供一種集成電路器件，包括具有與第二絕緣體隔開的第一絕緣體以及設(shè)置在第一和第二絕緣區(qū)之間的偏置區(qū)的襯底、設(shè)置在襯底上的介質(zhì)層、和形成在介質(zhì)層上的硅層，硅層包括第一部分、第二部分以及設(shè)置在第一和第二部分之間的第三部分，其中第一和第二部分摻雜有相同類型的雜質(zhì)，第三部分摻雜有不同于第一和第二部分的類型的雜質(zhì)，并且第一、第二和第三部分形成一個(gè)硅雙極結(jié)晶體管，第一和第二部分是集電極和發(fā)射極中的一個(gè)，第三部分是硅雙極結(jié)晶體管的基極，以便對(duì)集成電路器件提供靜電放電保護(hù)。
在一個(gè)方案中，硅層的第三部分設(shè)置在襯底的偏置區(qū)上面，以便接收從偏置區(qū)耦合的偏置電壓。
在另一方案中，襯底包括用于接收偏置電壓以使偏置區(qū)偏置的偏置焊盤(biasing pad)，其中偏置焊盤與第一和第二絕緣體之一鄰接。
在又一方案中，硅層的第三部分和第四部分設(shè)置在襯底的偏置區(qū)上面，用于接收從偏置區(qū)耦合的偏置電壓。
又根據(jù)本發(fā)明，提供一種接收來自信號(hào)焊盤的信號(hào)的集成電路器件，它包括響應(yīng)來自信號(hào)焊盤的信號(hào)用于提供靜電放電保護(hù)的至少一個(gè)硅雙極結(jié)晶體管、和用于檢測(cè)來自信號(hào)焊盤的信號(hào)并給至少一個(gè)硅雙極結(jié)晶體管提供偏置電壓的檢測(cè)電路，其中至少一個(gè)硅雙極結(jié)晶體管包括形成在單個(gè)硅層中并與集成電路器件的襯底隔離的發(fā)射極、集電極和基極，并且基極耦合到檢測(cè)電路以接收偏置電壓。
在一個(gè)方案中，至少一個(gè)硅雙極結(jié)晶體管還包括背柵極，其中背柵極耦合到檢測(cè)電路以接收偏置電壓。
在另一方案中，檢測(cè)電路包括具有比來自信號(hào)焊盤的信號(hào)的持續(xù)時(shí)間短的延遲常數(shù)的電阻器-電容器電路。
此外，根據(jù)本發(fā)明，提供一種保護(hù)半導(dǎo)體器件不受靜電放電影響的方法，包括提供襯底、提供設(shè)置在襯底上的介質(zhì)層、提供形成在介質(zhì)層上的硅層中的硅雙極結(jié)晶體管、偏置硅雙極結(jié)晶體管以提供靜電放電保護(hù)。
在一個(gè)方案中，該方法還包括在硅雙極結(jié)晶體管中提供背柵極以接收偏置電壓，從而控制硅雙極結(jié)晶體管以提供靜電放電保護(hù)。
本發(fā)明的附加目的和優(yōu)點(diǎn)將部分體現(xiàn)在下面的文字說明中，部分地可從文字說明中很容易得出，或者可以通過實(shí)施本發(fā)明而學(xué)習(xí)到。本發(fā)明的目的和優(yōu)點(diǎn)將通過在所附權(quán)利要求書中特別指出的元件和組合來實(shí)現(xiàn)。
應(yīng)該理解前述一般性的說明和下面的詳細(xì)說明都只是示意性的，并不限制本發(fā)明。
被結(jié)合并構(gòu)成本說明書的一部分的附圖示出了本發(fā)明的幾個(gè)實(shí)施例，并與文字說明一起用于解釋本發(fā)明的原理。
附圖的簡(jiǎn)要說明圖1A表示公知ESD保護(hù)器件的剖視圖；圖1B表示另一公知ESD保護(hù)器件的剖視圖；圖2是公知ESD保護(hù)器件的電路圖；圖3是公知硅控整流器的剖視圖；圖4表示另一公知硅控整流器的剖視圖；圖5表示公知硅控整流器結(jié)構(gòu)的剖視圖；圖6是根據(jù)本發(fā)明一個(gè)實(shí)施例的硅雙極結(jié)晶體管的剖視圖；圖7是根據(jù)本發(fā)明另一個(gè)實(shí)施例的硅雙極結(jié)晶體管的剖視圖；圖8是根據(jù)本發(fā)明一個(gè)實(shí)施例的硅雙極結(jié)晶體管的剖視圖；圖9是根據(jù)本發(fā)明另一個(gè)實(shí)施例的硅雙極結(jié)晶體管的剖視圖；圖10是根據(jù)本發(fā)明一個(gè)實(shí)施例的硅雙極結(jié)晶體管的剖視圖；圖11是根據(jù)本發(fā)明另一個(gè)實(shí)施例的硅雙極結(jié)晶體管的剖視圖；圖12A-12D表示用于硅雙極結(jié)晶體管的電路符號(hào)；圖13是根據(jù)本發(fā)明的ESD保護(hù)電路的一個(gè)實(shí)施例的電路圖；圖14是根據(jù)本發(fā)明的ESD保護(hù)電路的另一個(gè)實(shí)施例的電路圖；圖15是根據(jù)本發(fā)明的ESD保護(hù)電路的實(shí)施例的電路圖。
具體實(shí)施例方式
下面參照附圖中的例子詳細(xì)說明本發(fā)明的示意實(shí)施例。盡可能地，在附圖中相同的參考標(biāo)記表示相同或相似的部件。
根據(jù)本發(fā)明，提供一種用于芯片上ESD保護(hù)的硅雙極結(jié)晶體管(SBJT)。本發(fā)明的SBJT與CMOS、SOI CMOS和SiGe CMOS半導(dǎo)體制造工藝完全兼容。此外，SBJT可包括在利用CMOS或SiGe CMOS制造工藝制造的IC中的襯底觸發(fā)結(jié)構(gòu)(substrate-triggered feature)，用于SBJT的改進(jìn)的導(dǎo)通速度和減少的漏電流。SBJT還可包括在利用SOI CMOS制造工藝制造的IC中的基極觸發(fā)結(jié)構(gòu)(base-triggered feature)，以便改變SBJT的觸發(fā)電壓。此外，由于SBJT與IC襯底隔離，因此芯片上ESD保護(hù)電路被襯底噪聲的意外觸發(fā)被最小化，由此保證IC的性能。SBJT還可以具有比在用SOI CMOS制造工藝制造的IC中具有相同面積的公知主體BJT(body BJT)更大的耐熱性，這是因?yàn)樾纬蒘BJT的多晶硅比所述主體厚。因此SBJT在ESD保護(hù)電路設(shè)計(jì)中還提供更強(qiáng)的靈活性。
圖6是根據(jù)本發(fā)明一個(gè)實(shí)施例的硅雙極結(jié)晶體管的剖視圖。根據(jù)圖6，集成電路10包括襯底12和形成在襯底12上的介質(zhì)層14。襯底12可以是能用于在其上形成半導(dǎo)體器件的任意襯底，如硅襯底、SOI襯底、或者GaAs襯底。介質(zhì)層14可以由氮化硅(Si3N4)、二氧化硅(SiO2)、或足以把襯底12與本發(fā)明的SBJT電隔離的任何介質(zhì)材料構(gòu)成。
硅層16設(shè)置在介質(zhì)層14上，以便形成SBJT 18。在一個(gè)實(shí)施例中，硅層16是一層多晶硅。SBJT 18包括第一部分18-1、第二部分18-2、以及設(shè)置在第一和第二部分18-1和18-2之間的第三部分18-3。第一和第二部分18-1和18-2摻雜有相同類型的雜質(zhì)。在一個(gè)實(shí)施例中，第一和第二部分18-1和18-2是n型部分，第三部分18-3是p型部分。在另一個(gè)實(shí)施例中，第一和第二部分18-1和18-2是p型部分，第三部分18-3是n型部分。在每個(gè)實(shí)施例中，n型區(qū)可以在CMOS工藝中在形成n型MOS源/漏區(qū)期間形成。同樣，p型區(qū)可以在CMOS工藝中在形成p型MOS源/漏區(qū)期間形成。在另一實(shí)施例中，p型區(qū)是用外延工藝制造的SiGe區(qū)。
在工作中，SBJT 18響應(yīng)ESD信號(hào)，以便提供靜電放電保護(hù)。第一部分18-1用做集電極，第二部分18-2用做SBJT 18的發(fā)射極，或者第一部分18-1用做發(fā)射極，第二部分18-2用做SBJT 18的集電極。第三部分18-3用做SBJT的基極。
圖7是根據(jù)本發(fā)明另一實(shí)施例的硅雙極結(jié)晶體管的剖視圖。參見圖7，集成電路20包括襯底22、設(shè)置在襯底22上的絕緣層24、以及設(shè)置在絕緣層24上的介質(zhì)層26。襯底22可以是能用于在其上形成半導(dǎo)體器件的任意襯底，如硅襯底、SOI襯底、或者GaAs襯底。絕緣層24可以是淺溝槽隔離(STI)。介質(zhì)層26可以由氮化硅(Si3N4)、二氧化硅(SiO2)、或足以把襯底12與本發(fā)明的SBJT電隔離的任何介質(zhì)材料構(gòu)成。絕緣層24實(shí)質(zhì)上比介質(zhì)層26厚。硅層16設(shè)置在介質(zhì)層26上，以便形成SBJT 18。在一個(gè)實(shí)施例中，硅層28是一層多晶硅。SBJT 18包括第一部分18-1、第二部分18-2、以及設(shè)置在第一和第二部分18-1和18-2之間的第三部分18-3。第一和第二部分18-1和18-2摻雜有相同類型的雜質(zhì)。在一個(gè)實(shí)施例中，第一和第二部分18-1和18-2是n型部分，第三部分18-3是p型部分。在另一個(gè)實(shí)施例中，第一和第二部分18-1和18-2是p型部分，第三部分18-3是n型部分。
在工作中，SBJT 18響應(yīng)ESD信號(hào)，以便提供靜電放電保護(hù)。第一部分18-1用做集電極，第二部分18-2用做SBJT 18的發(fā)射極，或者第一部分18-1用做發(fā)射極，第二部分18-2用做SBJT 18的集電極。第三部分18-3用做SBJT的基極。此外，絕緣層24附加地隔離SBJT 18與襯底22，以便最小化耦合到SBJT 18的襯底噪聲。
圖8是與圖7中所示的SBJT相似的硅雙極結(jié)晶體管的剖視圖。參見圖8，SBJT 118另外還包括設(shè)置在第二部分118-2和第三部分118-3之間的第四部分118-4。第四部分118-4可以是本征的即未摻雜的部分或輕摻雜p型或n型部分。在另一實(shí)施例中，第四部分118-4設(shè)置在第一和第二部分118-1和118-3之間。此外，本發(fā)明的SBJT 118可以形成在圖6中所示的集成電路10中，而沒有設(shè)置在襯底12和介質(zhì)層14之間的絕緣層。
在工作中，SBJT 118的第四部分118-4用做相鄰的n型和p型區(qū)例如第二部分118-2和第三部分118-3之間的緩沖器，以便減少SBJT 118的漏電流。此外，第四部分118-4增加了SBJT 118的擊穿電壓。
圖9表示根據(jù)本發(fā)明另一實(shí)施例的SBJT的剖視圖。參見圖9，集成電路40包括襯底42。襯底42可以是能用于在其上形成半導(dǎo)體器件的任意襯底，如硅襯底、SOI襯底、或者GaAs襯底。襯底42包括第一絕緣體46、與第一絕緣體46隔開的第二絕緣體48、以及設(shè)置在第一絕緣體和第二絕緣體48之間的偏置區(qū)50。襯底42還包括與第一絕緣體46鄰接形成的偏置焊盤52。
集成電路40還包括形成在襯底42上的介質(zhì)層44。介質(zhì)層44可以由氮化硅(Si3N4)、二氧化硅(SiO2)、或足以把襯底12與本發(fā)明的SBJT電隔離的任何介質(zhì)材料構(gòu)成。硅層16設(shè)置在介質(zhì)層44上，以便形成SBJT18。在一個(gè)實(shí)施例中，硅層16是一層多晶硅。SBJT 18包括第一部分18-1、第二部分18-2、以及設(shè)置在第一和第二部分18-1和18-2之間的第三部分18-3。參見圖9，第三部分18-3設(shè)置在偏置區(qū)50上。第一和第二部分18-1和18-2摻雜有相同類型的雜質(zhì)。在一個(gè)實(shí)施例中，第一和第二部分18-1和18-2是n型部分，第三部分18-3是p型部分。在另一個(gè)實(shí)施例中，第一和第二部分18-1和18-2是p型部分，第三部分18-3是n型部分。
在工作中，SBJT 18響應(yīng)ESD信號(hào)，以便提供靜電放電保護(hù)。第一部分18-1用做集電極，第二部分18-2用做SBJT 18的發(fā)射極，或者第一部分18-1用做發(fā)射極，第二部分18-2用做SBJT 18的集電極。第三部分18-3用做SBJT 18的基極并設(shè)置在偏置區(qū)50上。在一個(gè)實(shí)施例中，集成電路40是基于CMOS或SiGe CMOS技術(shù)制造的，當(dāng)電壓施加于偏置焊盤56以使偏置區(qū)50偏置時(shí)，可以偏置襯底42。然后偏置SBJT 18的基極18-3，以便提高SBJT 18的導(dǎo)通速度和減少漏電流。因此，通過控制在SBJT 18下面的區(qū)域的偏置條件，可以控制SBJT 18的漏電流和導(dǎo)通電壓。因此SBJT 18在集成電路40的正常工作條件下維持低水平漏電流，并且可以在ESD事件下快速觸發(fā)。在另一實(shí)施例中，集成電路40是基于SOI CMOS技術(shù)制造的，當(dāng)電壓施加于偏置焊盤52以使偏置區(qū)50偏置時(shí)，可以偏置襯底42。然后偏置SBJT 18的基極18-3，以便改變SBJT18的導(dǎo)通電壓和提高SBJT 18的堅(jiān)固性以用于ESD保護(hù)。
圖10表示根據(jù)本發(fā)明另一實(shí)施例的SBJT的剖視圖。圖10中所示的SBJT 118與圖8中所示的相同。參見圖10，SBJT 118的第三和第四部分118-3和118-4設(shè)置在偏置區(qū)54上。因此，當(dāng)偏置集成電路60的襯底42時(shí)，第三和第四部分118-3和118-4被偏置，以便改善SBJT 118的性能。在另一實(shí)施例中，只有SBJT 118的第四部分118-4設(shè)置在偏置區(qū)54上，因此在偏置集成電路60的襯底42時(shí)，只偏置第四部分118-4。
圖11是根據(jù)本發(fā)明另一實(shí)施例的SBJT的剖視圖。圖11中所示的集成電路70與圖10的集成電路60基本相同，不同之處是偏置區(qū)54形成在襯底72中的阱74內(nèi)。在一個(gè)實(shí)施例中，襯底72是p型襯底，阱74是n阱。偏置焊盤52用n型雜質(zhì)重?fù)诫s，或者是n+區(qū)。在另一實(shí)施例中，襯底72是n型襯底，阱74是p阱。偏置焊盤52用p型雜質(zhì)重?fù)诫s，或者是p+區(qū)。
圖12表示SBJT的電路符號(hào)。圖12A和12B表示沒有任何偏置結(jié)構(gòu)的兩種類型SBJT，圖12C和12D表示具有偏置結(jié)構(gòu)的兩種類型SBJT。沒有偏置結(jié)構(gòu)的SBJT包括三個(gè)端子，即集電極、基極和發(fā)射極。具有偏置結(jié)構(gòu)的SBJT另外還包括第四端子，即“背柵極”。
通常，本發(fā)明的SBJT的集電極和發(fā)射極端子的每一個(gè)耦合到一個(gè)鍵合焊盤上，其中一個(gè)鍵合焊盤從另一個(gè)鍵合焊盤相對(duì)接地。在ESD事件期間，ESD電流在任一個(gè)鍵合焊盤接收，SBJT可以進(jìn)入擊穿模式或旁路兩個(gè)鍵合焊盤之間的ESD電流。此外，可以通過將基極端子連接到發(fā)射極端子把SBJT進(jìn)行二極管耦合(diode-coupled)?；鶚O端子還可以耦合到地。
因此，本發(fā)明還包括用于保護(hù)半導(dǎo)體器件不受靜電放電影響的方法。該方法通過包括至少一個(gè)SBJT的半導(dǎo)體電路給半導(dǎo)體器件提供信號(hào)，以便保護(hù)半導(dǎo)體器件不受靜電放電影響。SBJT的襯底可以被偏置以改善SBJT的性能。同樣，本發(fā)明還包括用于保護(hù)芯片上絕緣體(SOI)半導(dǎo)體器件不受靜電放電影響的方法。該方法通過包括至少一個(gè)SBJT的芯片上絕緣體電路給該器件提供信號(hào)，以便保護(hù)半導(dǎo)體器件不受靜電放電影響。SBJT的基極還可以被偏置以改善SOI器件中的SBJT的性能。
圖13是具有本發(fā)明的SBJT的ESD保護(hù)電路的一個(gè)實(shí)施例的電路圖。參見圖13，集成電路80包括本發(fā)明的SBJT 82、第一鍵合焊盤84、第二鍵合焊盤86、以及ESD檢測(cè)電路88。集成電路80從焊盤84和86中的任何一個(gè)接收信號(hào)。SBJT 82包括耦合到鍵合焊盤84的集電極82-1、耦合到鍵合焊盤86的發(fā)射極82-2、以及基極82-3。此外，SBJT 82可包括背柵極(未示出)。SBJT 82響應(yīng)來自焊盤84和86的信號(hào)以提供靜電放電保護(hù)。SBJT 82的基極82-3耦合到ESD檢測(cè)電路88。在一個(gè)實(shí)施例中，基極82-3和背柵極耦合到ESD檢測(cè)電路88上。在另一實(shí)施例中，只有背柵極耦合到ESD檢測(cè)電路88。
檢測(cè)電路88包括電阻器-電容器(R-C)電路，即電容器90和電阻器92。電阻器-電容器電路與SBJT 82并聯(lián)耦合。
參見圖13，電容器90耦合到鍵合焊盤84，電阻器92耦合到鍵合焊盤86。檢測(cè)電路88檢測(cè)來自鍵合焊盤84的ESD信號(hào)，并且一部分信號(hào)電壓被電容器90耦合到電容器90和電阻器92之間的節(jié)點(diǎn)A。然后耦合電壓作為偏置電壓提供給SBJT 82，以便減小SBJT 82的觸發(fā)電壓，因此提高了SBJT 82的導(dǎo)通速度。鍵合焊盤86相對(duì)于鍵合焊盤84耦合到地(例如VSS)，ESD信號(hào)從鍵合焊盤84流到鍵合焊盤86。在一個(gè)實(shí)施例中，電容器90耦合到鍵合焊盤86，電阻器92耦合到鍵合焊盤84。這個(gè)實(shí)施例提供ESD保護(hù)，其中ESD信號(hào)在鍵合焊盤86被接收。
圖14是根據(jù)本發(fā)明的ESD保護(hù)電路的另一實(shí)施例的電路圖。參見圖14，集成電路100基本上與圖3中所示的集成電路80相同，不同之處是ESD保護(hù)電路188附加地包括反相器102。ESD保護(hù)電路188必須將ESD信號(hào)與正常工作信號(hào)區(qū)別開來。這樣，ESD保護(hù)電路188的延遲常數(shù)應(yīng)該比靜電信號(hào)的持續(xù)時(shí)間長(zhǎng)，但比正常工作信號(hào)的持續(xù)時(shí)間短。優(yōu)選地，ESD檢測(cè)電路188的時(shí)間常數(shù)應(yīng)該在約0.1uS到2nS之間，最好為1.5uS。
SBJT 82的基極82-3耦合到反相器102。在一個(gè)實(shí)施例中，SBJT 82的基極82-3和背柵極(未示出)耦合到反相器102。在另一實(shí)施例中，只有背柵極耦合到反相器102。利用上述延遲常數(shù)，在ESD事件中，電阻器92和電容器90之間的節(jié)點(diǎn)B處于低電壓，觸發(fā)反相器102以給SBJT 82提供偏置電壓，由此提供ESD保護(hù)。在正常工作中，節(jié)點(diǎn)B處于高電壓，保持反相器102的輸出信號(hào)為低。
圖1 5是根據(jù)本發(fā)明的ESD保護(hù)電路的另一實(shí)施例的電路圖。參見圖15，集成電路110與圖13中所示的集成電路80基本上相同，不同之處是ESD檢測(cè)電路288附加地包括并聯(lián)耦合到R-C電路的二極管112和電阻器114。鍵合焊盤84耦合到SBJT 82的集電極82-1、二極管112和電容器90，鍵合焊盤86耦合到SBJT 82的發(fā)射極82-2和電阻器114和92。SBJT 82的基極82-3耦合到二極管112和電阻器114之間的節(jié)點(diǎn)C，SBJT82的背柵極82-4耦合到電容器90和電阻器92之間的節(jié)點(diǎn)D。鍵合焊盤86相對(duì)于鍵合焊盤84耦合到地，例如VSS。在ESD事件中，鍵合焊盤84接收ESD信號(hào)，二極管112以擊穿模式工作，一部分擊穿電流提供給電阻器114，由此提高了節(jié)點(diǎn)C的電位。這個(gè)電位被提供給SBJT 82的基極82-3，以便觸發(fā)SBJT 82。在一個(gè)實(shí)施例中，ESD檢測(cè)電路288在沒有電阻器114的情況下工作。
對(duì)于本領(lǐng)域技術(shù)人員來說，本發(fā)明的其它實(shí)施例可以從說明書中和這里公開的本發(fā)明的實(shí)施而得到。說明書和例子只是示意性的，本發(fā)明的實(shí)際范圍和精神由所附權(quán)利要求書表示。
權(quán)利要求
1.一種集成電路器件，包括襯底；設(shè)置在襯底上的介質(zhì)層；和形成在介質(zhì)層上的硅層，它包括第一部分、第二部分以及設(shè)置在第一和第二部分之間的第三部分，其中第一和第二部分摻雜有相同類型的雜質(zhì)，第三部分摻雜有不同于第一和第二部分的類型的雜質(zhì)，其中第一、第二和第三部分形成一個(gè)硅雙極結(jié)晶體管，第一和第二部分是集電極和發(fā)射極中的一個(gè)，第三部分是硅雙極結(jié)晶體管的基極，以便給集成電路器件提供靜電放電保護(hù)。
2.根據(jù)權(quán)利要求1的集成電路器件，其中第一和第二部分是n型部分，第三部分是p型部分。
3.根據(jù)權(quán)利要求1的集成電路器件，其中第一和第二部分是p型部分，第三部分是n型部分。
4.根據(jù)權(quán)利要求1的集成電路器件，還包括設(shè)置在襯底和介質(zhì)層之間的絕緣層，其中該集成電路器件是絕緣體上硅器件。
5.根據(jù)權(quán)利要求1或4的集成電路器件，其中硅層還包括設(shè)置在硅層的第二和第三部分之間的第四部分。
6.根據(jù)權(quán)利要求5的集成電路器件，其中硅層的第四部分摻雜有具有低于硅層的第一、第二或第三部分中任何一個(gè)的摻雜濃度的雜質(zhì)。
7.根據(jù)權(quán)利要求5的集成電路器件，其中硅層的第四部分是未摻雜的。
8.根據(jù)權(quán)利要求1的集成電路器件，其中硅雙極結(jié)晶體管還包括適于接收偏置電壓的背柵極，以便控制硅雙極結(jié)晶體管以提供靜電放電保護(hù)。
9.一種集成電路器件，包括具有與第二絕緣體隔開的第一絕緣體以及設(shè)置在第一和第二絕緣體之間的偏置區(qū)的襯底；設(shè)置在襯底上的介質(zhì)層；和形成在介質(zhì)層上的硅層，它包括第一部分、第二部分以及設(shè)置在第一和第二部分之間的第三部分，其中第一和第二部分摻雜有相同類型的雜質(zhì)，第三部分摻雜有不同于第一和第二部分的類型的雜質(zhì)，和其中第一、第二和第三部分形成一個(gè)硅雙極結(jié)晶體管，第一和第二部分是集電極和發(fā)射極中的一個(gè)，第三部分是硅雙極結(jié)晶體管的基極，以便給集成電路器件提供靜電放電保護(hù)。
10.根據(jù)權(quán)利要求9的集成電路器件，其中硅層的第三部分設(shè)置在襯底的偏置區(qū)上，以便接收從偏置區(qū)耦合的偏置電壓。
11.根據(jù)權(quán)利要求9的集成電路器件，其中襯底還包括用于接收偏置電壓以使偏置區(qū)偏置的偏置焊盤，其中偏置焊盤與第一和第二絕緣體鄰接。
12.根據(jù)權(quán)利要求9的集成電路器件，其中硅層還包括設(shè)置在硅層的第二和第三部分之間的第四部分。
13.根據(jù)權(quán)利要求12的集成電路器件，其中硅層的第三和第四部分設(shè)置在襯底的偏置區(qū)上，用于接收從偏置區(qū)耦合的偏置電壓。
14.根據(jù)權(quán)利要求12的集成電路器件，其中硅層的第四部分設(shè)置在襯底的偏置區(qū)上，用于接收從偏置區(qū)耦合的偏置電壓。
15.一種從信號(hào)焊盤接收信號(hào)的集成電路器件，包括至少一個(gè)硅雙極結(jié)晶體管，響應(yīng)來自信號(hào)焊盤的信號(hào)，用于提供靜電放電保護(hù)；和檢測(cè)電路，用于檢測(cè)來自信號(hào)焊盤的信號(hào)并給至少一個(gè)硅雙極結(jié)晶體管提供偏置電壓，其中至少一個(gè)硅雙極結(jié)晶體管包括形成在單個(gè)硅層中并與集成電路器件的襯底隔離的發(fā)射極、集電極和基極，其中基極耦合到檢測(cè)電路以接收偏置電壓。
16.根據(jù)權(quán)利要求15的集成電路器件，其中至少一個(gè)硅雙極結(jié)晶體管還包括背柵極，其中背柵極耦合到檢測(cè)電路，以便接收偏置電壓。
17.根據(jù)權(quán)利要求15的集成電路器件，還包括設(shè)置在基極和發(fā)射極與集電極之一之間的第一硅部分。
18.根據(jù)權(quán)利要求17的集成電路器件，其中第一硅部分摻雜有具有低于硅層的發(fā)射極、基極或集電極中任何一個(gè)的摻雜濃度的雜質(zhì)。
19.根據(jù)權(quán)利要求15的集成電路器件，其中檢測(cè)電路包括電阻器-電容器電路，該電阻器-電容器電路的延遲常數(shù)比來自信號(hào)焊盤的信號(hào)的持續(xù)時(shí)間短。
20.根據(jù)權(quán)利要求19的集成電路器件，其中檢測(cè)電路還包括并聯(lián)耦合到電阻器-電容器電路的二極管-電阻器網(wǎng)絡(luò)。
21.根據(jù)權(quán)利要求19的集成電路器件，其中檢測(cè)電路還包括耦合到硅雙極結(jié)晶體管的基極并與電阻器-電容器電路并聯(lián)的反相器。
22.一種用于保護(hù)半導(dǎo)體器件不受靜電放電影響的方法，包括提供襯底；提供設(shè)置在襯底上的介質(zhì)層；提供在介質(zhì)層上的硅層中形成的硅雙極結(jié)晶體管，；偏置硅雙極結(jié)晶體管以提供靜電放電保護(hù)。
23.根據(jù)權(quán)利要求22的方法，還包括提供在襯底和介質(zhì)層之間的絕緣層的步驟，其中集成電路器件是絕緣體上硅器件。
24.根據(jù)權(quán)利要求22的方法，還包括以下步驟在硅雙極結(jié)晶體管中提供背柵極，以便接收偏置電壓，從而控制硅雙極結(jié)晶體管以提供靜電放電保護(hù)。
25.根據(jù)權(quán)利要求22的方法，還包括以下步驟提供用于檢測(cè)靜電放電信號(hào)和給硅雙極結(jié)晶體管提供偏置電壓的檢測(cè)電路。
全文摘要
一種從信號(hào)焊盤接收信號(hào)的集成電路器件包括響應(yīng)來自信號(hào)焊盤的信號(hào)的至少一個(gè)硅雙極結(jié)晶體管，用于提供靜電放電保護(hù)；和用于檢測(cè)來自信號(hào)焊盤的信號(hào)并給至少一個(gè)硅雙極結(jié)晶體管提供偏置電壓的檢測(cè)電路，其中至少一個(gè)硅雙極結(jié)晶體管包括形成在單個(gè)硅層中并與集成電路器件的襯底隔離的發(fā)射極、集電極和基極，并且基極耦合到檢測(cè)電路以接收偏置電壓。
文檔編號(hào)H01L29/73GK1476090SQ0311945
公開日2004年2月18日 申請(qǐng)日期2003年3月12日 優(yōu)先權(quán)日2002年3月12日
發(fā)明者張智毅, 柯明道, 姜信欽 申請(qǐng)人:財(cái)團(tuán)法人工業(yè)技術(shù)研究院