專利名稱：具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種靜電放電防護(hù)電路，特別是有關(guān)一種具有均勻?qū)ǘ嘀笭罹w管的設(shè)計的靜電放電防護(hù)電路。
背景技術(shù)：
在驟回崩潰機(jī)制(snapback mechanism)下，N型金氧半晶體管(以下簡稱NMOS)是為一種有效的靜電放電防護(hù)裝置。當(dāng)靜電放電發(fā)生(ESDzapping)時，驟回崩潰機(jī)制會致使NMOS傳導(dǎo)一個大靜電放電電流(ESDcurrent)于其汲極與源極之間。為了承受足夠高的靜電放電電流以達(dá)到集成電路對靜電放電的防護(hù)規(guī)格(人體放電模式2000V)，該NMOS組件經(jīng)常具有大的組件尺寸，而大尺寸的NMOS組件在集成電路布局上，一般都是繪制成多指狀(finger)結(jié)構(gòu)，以節(jié)省所占用的布局面積。而NMOS的所有多指狀元件在靜電放電轟擊之下，由于NMOS的多指狀元件的寄生NPN晶體管的驟回崩潰速度不同，經(jīng)常只有其中一指狀元件的NPN晶體管先導(dǎo)通來排放瞬間的靜電放電電流，而其它指狀元件卻未啟動來協(xié)助排放靜電放電電流，因此該先導(dǎo)通的指狀元件會先被靜電放電電流燒毀，這導(dǎo)致具有大尺寸的NMOS組件的ESD耐受力，并不會隨著組件尺寸增大而等比增加。因此，如何促使大尺寸的NMOS多指狀元件能夠均勻地導(dǎo)通來共同排放ESD電流，成為ESD防護(hù)設(shè)計上的挑戰(zhàn)。
圖1為傳統(tǒng)閘極接地的NMOS(GGNMOS)或門極接VDD的PMOS(GDPMOS)的靜電放電防護(hù)設(shè)計的布局俯視圖。圖2為多指狀閘極接地的NMOS(GGNMOS)的示意圖。NMOS晶體管的汲極接到接合墊，NMOS晶體管的閘極與源極都接地(VSS)，所有NMOS晶體管皆并聯(lián)連接。圖3a表示上述多指狀GGNMOS的等效電路，且圖3b表示其剖面圖。由于最中間的指狀元件(finger)到防護(hù)圈(guard ring)具有最長的間距，因此其等效基板電阻(equivalent substrate resistance)Rsub最大。由于每一個指狀元件的基板電阻都不同，時常會造成ESD防護(hù)電路中多指狀NMOS裝置(multiple-finger)不均勻?qū)ǖ膯栴}。
圖4表示GGNMOS的驟回崩潰I-V曲線。于ESD事件中，當(dāng)寄生的側(cè)向雙載子晶體管(parasitic lateral bipolar)導(dǎo)通時，就會發(fā)生驟回現(xiàn)象(snapback phenomenon)。指狀元件的一者會先被導(dǎo)通，接著操作電壓會被拉低到握住電壓(holding voltage)，而其余的指狀元件將不會導(dǎo)通。因此，就算指狀元件的數(shù)目增加，ESD耐受力(ESD level)也不會增加。此種不均勻?qū)ǖ挠绊懕硎居趫D4b中，就算組件寬度(device width)增加，ESD耐受力也不會隨著持續(xù)增加。
圖5表示多指狀GGNMOS于ESD應(yīng)力下的導(dǎo)通行為模式(turn-onbehavior)。于A點(diǎn)時，為正常狀態(tài)下沒有ESD突波，因此GGNMOS會保持截止。于B點(diǎn)至D點(diǎn)時，當(dāng)ESD突波增加，因?yàn)镚GNMOS的閘極接地沒有通道產(chǎn)生，因此GGNMOS仍然會保持截止。于E點(diǎn)到F點(diǎn)時，ESD突波繼續(xù)增加，汲極側(cè)會產(chǎn)生崩潰現(xiàn)象，且在中間的寄生側(cè)向雙載子接面晶體管會被觸發(fā)，而產(chǎn)生驟回崩潰效應(yīng)。因此，其余的指狀元件將不會導(dǎo)通，且靜電放電電流(ESD current)僅會借由導(dǎo)通的指狀元件流到接地去。這就是所謂多指狀MOSFETs的不均勻?qū)ìF(xiàn)象。于G點(diǎn)至J點(diǎn)時，當(dāng)ESD突波繼續(xù)增加，靠近中間的指狀元件已經(jīng)完全導(dǎo)通了，但是離中間比較遠(yuǎn)的指狀元件卻都仍然保持截止。故，即使該NMOS具有很大的尺寸，但由于在ESD轟擊時只有少數(shù)指狀元件會導(dǎo)通，因此這個NMOS將只具有很低的ESD防護(hù)能力(ESD robustness)。
如圖6所示，為了解決此不均勻?qū)ǖ膯栴}，是加上了源極電阻及汲極電阻(Rs1-Rsn、Rd1-Rdn)。舉例來說，當(dāng)指狀元件F2導(dǎo)通時，就會產(chǎn)生一個Vsi2的電位。此電位會被傳送到指狀元件F3的閘極，只要沒有電流流通指狀元件F3，電位Vsi3將為零，且因此指狀元件F3的閘源極之間將存在一個偏壓Vgs3。當(dāng)此偏壓Vgs3超過指狀元件F3的臨界電壓時，指狀元件F3將會被完全地導(dǎo)通。這個相同的機(jī)制將引發(fā)一個骨牌效應(yīng)，將其余指狀元件一個接著一個地導(dǎo)通。
然而，前述的ESD防護(hù)電路通常仍無法均勻地導(dǎo)通，因此需要一個ESD防護(hù)電路能夠具均勻地導(dǎo)通的特性，保證起初至少有一個指狀元件會被導(dǎo)通，然后其余指狀元件肯定會因它而觸發(fā)導(dǎo)通，借此提升集成電路的靜電放電耐受力(ESD susceptibility)。
發(fā)明內(nèi)容
本發(fā)明的首要目的，是在于提供一具有均勻?qū)芰Φ腅SD防護(hù)電路。
為達(dá)成上述目的，本發(fā)明提供一種具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，于靜電放電發(fā)生時，可以均勻?qū)ǖ亩嘀笭頜OS晶體管，以傳導(dǎo)一個大電流。因此，提升此ESD防護(hù)電路的ESD耐受力。于本發(fā)明的ESD防護(hù)電路中，指狀MOS晶體管是于源極側(cè)加上電感或電阻，且提供回授電路來均勻地觸發(fā)指狀MOS晶體管。當(dāng)靜電放電發(fā)生時，由于布局或其它因素，起初一指狀MOS晶體管會被觸發(fā)至驟回崩潰區(qū)，于此指狀MOS晶體管源極上的電感或電阻上產(chǎn)生一電壓降，且借由回授裝置傳送到其余指狀MOS晶體管的閘極，以促使其余指狀MOS晶體管導(dǎo)通。因此，起初至少一個指狀MOS晶體管會被導(dǎo)通，且其余指狀MOS晶體管毫無疑問地會因它被觸發(fā)導(dǎo)通。本發(fā)明是解決了不均勻?qū)ǖ膯栴}，所有指狀MOS晶體管會均勻地導(dǎo)通，增進(jìn)了集成電路的ESD耐受力。
本發(fā)明是提供一具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，適用于具有一輸入/輸出接合墊(I/O pad)的一集成電路，具有一第一型MOS晶體管包含復(fù)數(shù)串接的指狀元件，其中每一個指狀元件具有一汲極耦接到上述輸入/輸出接合墊，以及一源極耦接到下一指狀元件的閘極，并借由一電感耦接至一第一準(zhǔn)位，一第一指狀元件的閘極是耦接到一最末的指狀元件的源極。
本發(fā)明是提供一具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，適用于具有一輸入/輸出接合墊的一集成電路，具有一第一型MOS晶體管包含復(fù)數(shù)串接的指狀元件，其中上述復(fù)數(shù)指狀元件具有汲極耦接到上述輸入/輸出接合墊，閘極耦接在一起，以及復(fù)數(shù)二極管耦接于復(fù)數(shù)指狀元件的源極與閘極之間。
圖1為傳統(tǒng)閘極的接地NMOS(GGNMOS)或門極接VDD的PMOS(GDPMOS)的靜電放電防護(hù)設(shè)計的布局俯視圖；圖2為多指狀閘極的接地NMOS(GGNMOS)的示意圖；圖3a表示多指狀GGNMOS的等效電路；圖3b表示圖3a的剖面圖；圖4a為GGNMOS的I-V曲線示意圖；圖4b用以說明ESD防護(hù)電路的信道寬度與其ESD耐受力的依存關(guān)系；圖5用以說明多指狀GGNMOS的導(dǎo)通行為模式；圖6為傳統(tǒng)具有均勻?qū)ㄔO(shè)計的多指狀GGNMOS的示意圖；圖7所示為適用于一輸入接合墊的具有均勻?qū)ǘ嘀笭頝MOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感；圖8所示為適用于一接合墊的一具有均勻?qū)ǘ嘀笭頟MOS設(shè)計的靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感；圖9所示為適用于一輸入接合墊的具有均勻?qū)ǘ嘀笭頝MOS與PMOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感；圖10所示為適用于電源線(power rail)靜電放電防護(hù)的一具有均勻?qū)ǘ嘀笭頝MOS設(shè)計的靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感；圖11中所示為適用于輸入接合墊的具有均勻?qū)ǘ嘀笭頝MOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感；圖12中所示為適用于輸入接合墊的具有均勻?qū)ǘ嘀笭頟MOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感；圖13中所示為適用于電源線(power rail)靜電放電防護(hù)的一具有均勻?qū)ǘ嘀笭頝MOS設(shè)計的靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感；圖14中所示為適用于輸出接合墊的具有均勻?qū)ǘ嘀笭頝MOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感；圖15中所示為適用于輸出接合墊的具有均勻?qū)ǘ嘀笭頟MOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感；圖16所示為適用于一輸入接合墊的具有均勻?qū)ǘ嘀笭頝MOS與PMOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感；圖17所示為適用于一輸出接合墊的具有均勻?qū)ǘ嘀笭頝MOS與PMOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感；圖18所示為適用于一輸入接合墊的具有均勻?qū)ǘ嘀笭頝MOS與PMOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感；圖19所示為適用于一輸入接合墊的具有均勻?qū)ǘ嘀笭頝MOS與PMOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電阻；圖20所示為適用于一輸出接合墊的具有均勻?qū)ǘ嘀笭頝MOS與PMOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電阻；圖21所示為適用于一輸入接合墊的具有均勻?qū)ǘ嘀笭頝MOS與PMOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電阻。
符號說明PAD、200、201接合墊Rusb等效基板電阻F1-Fk、FN1-FNk、FP1-FPk指狀元件G1-Gk、GN1-GNk、GP1-GPk閘極Rd1-Rdn汲極電阻Rs1-Rsn源極電阻Si1-Sin源極Lsn1-Lsnk、Ls1-Lsk、Lp1-Lpk、Ln1-Lnk源極電感RG、RGp、RGn電阻D1-Dk、Dp_1-Dp_k二極管100、101前級驅(qū)動器INV1、INV2反相器GL共閘極線
具體實(shí)施例方式
為了讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖示，作詳細(xì)說明如下本發(fā)明揭露一具有均勻?qū)ǘ嘀笭頜OS晶體管(multiple fingers)的靜電放電防護(hù)電路，能夠于靜電放電發(fā)生時，傳導(dǎo)一個大電流。在本發(fā)明的ESD電路中，指狀MOS晶體管(finger MOS transistor)的觸發(fā)機(jī)制是借由連接到源極的電感或電阻來實(shí)現(xiàn)，并且借由回授電路來均勻地觸發(fā)所有的指狀MOS晶體管。當(dāng)靜電放電發(fā)生時，由于其布局或其它因素，起初一指狀MOS晶體管會先被觸發(fā)到驟回崩潰區(qū)中。接著，耦接在上述指狀MOS晶體管源極的電感或電阻上會產(chǎn)生一電壓降，且借由回授電路傳送至其余指狀MOS晶體管的閘極，以促使其余指狀MOS晶體管導(dǎo)通。因此，起初至少一指狀MOS晶體管會導(dǎo)通，其余指狀MOS晶體管肯定會被它導(dǎo)通。故本發(fā)明可以解決不均勻?qū)ǖ膯栴}，以提升集成電路的ESD耐受力。
第一實(shí)施例如圖7所示，為耦接于一輸入接合墊(input pad)的具有均勻?qū)ǘ嘀笭頝MOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感。此靜電放電防護(hù)電路，適用于一集成電路，包含一具有復(fù)數(shù)并聯(lián)的指狀元件F1-Fk的NMOS晶體管。指狀元件Fi(1＜i＜k)各具有一汲極耦接至輸入接合墊200，以及一源極耦接到下一個指狀元件Fi+1的閘極，并且借由一電感Lsi(1＜i＜k)耦接至電位VSS。此外，第一指狀元件F1的閘極是耦接到最后一個指狀元件Fk的源極。
于直流(DC)操作情形下，電感Ls1-Lsk皆具有零阻抗。指狀元件F1-Fk的閘極G1-Gk，源極皆連接到電位VSS，并且汲極皆連接到輸入接合墊(input pad)200。因此，于直流操作下，NMOS晶體管會處于截止?fàn)顟B(tài)。于一PS形式(positive-to-Vss mode)的ESD應(yīng)力發(fā)生時，舉例來說，指狀元件F2會被觸發(fā)而產(chǎn)生一個電位Vsn_2，此電位Vsn_2會被傳送到指狀元件F3的閘極G3。只要沒有電流流經(jīng)指狀元件F3，電位Vsn_3就會為零，因此指狀元件F3的閘源極之間將有一偏壓Vgs3存在。當(dāng)此偏壓Vgs3超過指狀元件F3的臨界電壓時，指狀元件F3會被完全地導(dǎo)通。這個相同的機(jī)制將引發(fā)一個骨牌效應(yīng)，將其余指狀元件一個接著一個地導(dǎo)通。因?yàn)樵陟o電放電發(fā)生時(ESD zapping)，所有電感Ls1-Lsk的阻抗會很高，所以NMOS晶體管的所有指狀元件將會很快被導(dǎo)通。
如圖8所示，為耦接于一接合墊(pad)的一具有均勻?qū)ǘ嘀笭頟MOS設(shè)計的靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感。此靜電放電防護(hù)電路，適用于一集成電路，包含一具有并聯(lián)的指狀元件F1-Fk的PMOS晶體管。指狀元件Fi(1＜i＜k)各具有一汲極耦接至輸入接合墊(input pad)200，以及一源極耦接到下一個指狀元件Fi+1的閘極，并且借由一電感Lsi(1＜i＜k)耦接至電位VDD。此外，第一指狀元件F1的閘極會耦接到最后一個指狀元件Fk的源極。
于直流(DC)操作情形下，電感Ls1-Lsk皆具有零阻抗。指狀元件F1-Fk的閘極G1-Gk，源極皆連接到電位VDD，并且汲極皆連接到輸入接合墊200。因此，于直流操作下，PMOS晶體管會處于截止?fàn)顟B(tài)。于一NS形式(negative-to-VDD mode)的ESD應(yīng)力發(fā)生時，舉例來說，指狀元件F2會被觸發(fā)而產(chǎn)生一個電位Vsp_2，此電位Vsp_2會被傳送到指狀元件F3的閘極G3。只要沒有電流流經(jīng)指狀元件F3，電位Vsp_3就會為零，且指狀元件F3的閘源極之間將有一偏壓Vgs3存在。當(dāng)此偏壓Vgs3超過指狀元件F3的臨界電壓時，指狀元件F3會被完全地導(dǎo)通。這個相同的機(jī)制將引發(fā)一個骨牌效應(yīng)，將其余指狀元件一個接著一個地導(dǎo)通。因?yàn)樵贓SD轟擊(ESD zapping)之下，所有電感Ls1-Lsk的阻抗會很高，所以PMOS晶體管的所有指狀元件將會很快被導(dǎo)通。
如圖9所示，為耦接于一輸入接合墊(input pad)的具有均勻?qū)ǘ嘀笭頝MOS與PMOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感。上述靜電放電防護(hù)電路適用于一集成電路，包含一具有并聯(lián)的指狀元件FN1-FNk的NMOS晶體管，以及一具有并聯(lián)的指狀元件FP1-FPk的PMOS晶體管。指狀元件FN1的閘極GN1會借由一電阻RGn連接到電位VSS。指狀元件FNi(1＜i＜k)各具有一汲極耦接至輸入接合墊200，以及一源極耦接到下一個指狀元件FNi+1的閘極GNi+1，并且借由一電感Lni(1＜i＜k)耦接至電位VSS。此外，指狀元件FNk的源極會耦接至指狀元件FN1的閘極GN1。同樣地，指狀元件FP1的閘極GP1會借由一電阻RGp連接到電位VDD。指狀元件FPi(1＜i＜k)各具有一汲極耦接至輸入接合墊200，以及一源極耦接到下一個指狀元件FPi+1的閘極GPi+1，并且借由一電感Lpi(1＜i＜k)耦接至電位VDD。此外，指狀元件FPk的源極會耦接至指狀元件FP1的閘極GP1。
于一PS形式(positive-to-Vss mode)的ESD應(yīng)力發(fā)生時，舉例來說，指狀元件FN1會先被觸發(fā)而產(chǎn)生一個電位Vsn_1，此電位Vsn_1會被傳送到指狀元件FN2的閘極GN2。只要沒有電流流經(jīng)指狀元件FN2，電位Vsn_2就會為零，因此指狀元件FN2的閘源極之間將有一偏壓Vgs2存在。當(dāng)此偏壓Vgs2超過指狀元件FN2的臨界電壓時，指狀元件FN2會被完全地導(dǎo)通。這個相同的機(jī)制將引發(fā)一個骨牌效應(yīng)，將其余指狀元件FN1-FNK一個接著一個導(dǎo)通。于一NS形式(negative-to-VDD mode)的ESD應(yīng)力發(fā)生時，舉例來說，指狀元件FP1會被觸發(fā)而產(chǎn)生一個電位Vsp_1，此電位Vsp_1會被傳送到指狀元件FP2的閘極GP2。只要沒有電流流經(jīng)指狀元件FP2，電位Vsp_2就會為零，因此指狀元件FP2的閘源極之間將有一偏壓Vgs2存在。當(dāng)此偏壓Vgs2超過指狀元件FP2的臨界電壓時，指狀元件FP2會被完全地導(dǎo)通。這個相同的機(jī)制將引發(fā)一個骨牌效應(yīng)，將其余指狀元件(FP1-FPk)一個接著一個地導(dǎo)通。
如圖10所示，為用于電源線(power rail)靜電放電防護(hù)的一具有均勻?qū)ǘ嘀笭頝MOS設(shè)計的靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感。圖10中的ESD防護(hù)電路與圖7中的相似，除了輸入接合墊200以電源線VDD取代，以及指狀元件F1的閘極G1借由一電阻RGn耦接到電位VSS。
如圖11所示，為用于輸入接合墊的具有均勻?qū)ǘ嘀笭頝MOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感。此靜電放電防護(hù)電路，適用于具有一輸入接合墊200的一集成電路，且此ESD防護(hù)電路包含具有復(fù)數(shù)個指狀元件F1-Fk的NMOS晶體管。指狀元件F1-Fk皆具有汲極耦接到輸入接合墊200，源極借由源極電感Ls1-Lsk耦接到電位VSS，且所有閘極皆耦接在一起。二極管D1-Dk是分別地耦接于指狀元件F1-Fk的源極與閘極G1-Gk之間，二極管D1-Dk的陽極耦接到指狀元件F1-Fk的源極，其陰極耦接到指狀元件F1-Fk的閘極G1-Gk。一電阻RG是耦接于所有指狀元件F1-Fk的閘極G1-Gk與電位VSS之間。二極管D1-Dk用以控制連接到指狀元件F1-Fk的閘極G1-Gk的共閘極線(commongate line)GL。舉例來說，若起初指狀元件F2被觸發(fā)，則會產(chǎn)生一電壓降跨在電感Ls2之上。因此，對應(yīng)的二極管D2則為順向偏壓，其余的二極管則為反向偏壓以防止共閘極線GL上電荷的大量減少。于是流經(jīng)二極管D2流向共閘極線GL的電流，會對所有指狀元件F1-Fk的閘極充電，因此所有指狀元件F1-Fk會被同時導(dǎo)通。
如圖12所示，為用于輸入接合墊的具有均勻?qū)ǘ嘀笭頟MOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感。此靜電放電防護(hù)電路，適用于具有一輸入接合墊200的一集成電路，且此ESD防護(hù)電路包含具有復(fù)數(shù)個指狀元件F1-Fk的PMOS晶體管。指狀元件F1-Fk皆具有汲極耦接到輸入接合墊200，源極借由源極電感Ls1-Lsk耦接到電位VDD，且所有閘極皆耦接在一起。二極管Dp_1-Dp_k是分別地耦接于指狀元件F1-Fk的源極與閘極G1-Gk之間，二極管Dp_1-Dp_k的陰極耦接到指狀元件F1-Fk的源極，其陽極耦接到指狀元件F1-Fk的閘極G1-Gk。一電阻RGp是耦接于所有指狀元件F1-Fk的閘極G1-Gk與電位VDD之間。
二極管Dp_1-Dp_k用以控制連接到指狀元件F1-Fk的閘極G1-Gk的共閘極線(common gate line)GL。舉例來說，若起初指狀元件F2被觸發(fā)，則會產(chǎn)生一電壓降跨在電感Ls2之上。因此，對應(yīng)的二極管Dp_2則為順向偏壓，其余的二極管則為反向偏壓以防止共閘極線GL上電荷的大量減少。于是流經(jīng)二極管Dp_2流向共閘極線GL的電流，會對所有指狀元件F1-Fk的閘極充電，因此所有指狀元件F1-Fk會被同時導(dǎo)通。
如圖13所示，為用于電源線(power rail)靜電放電防護(hù)的一具有均勻?qū)ǘ嘀笭頝MOS設(shè)計的靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感。圖13中的ESD防護(hù)電路與圖11中的相同，除了輸入接合墊200以電源線VDD取代。
如圖14所示，為用于輸出接合墊的具有均勻?qū)ǘ嘀笭頝MOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感。此靜電放電防護(hù)電路，適用于具有一輸出接合墊201的一集成電路，且此ESD防護(hù)電路包含具有復(fù)數(shù)個指狀元件F1-Fk的NMOS晶體管。指狀元件F1-Fk皆具有汲極耦接到輸入接合墊201，源極借由源極電感Ls1-Lsk耦接到電位VSS，且所有閘極G1-Gk皆耦接在一起。二極管D1-Dk是分別地耦接于指狀元件F1-Fk的源極與閘極G1-Gk之間，二極管D1-Dk的陽極耦接到指狀元件F1-Fk的源極，其陰極耦接到指狀元件F1-Fk的閘極G1-Gk。一前級驅(qū)動器(pre-driver)100的輸出端是耦接到所有指狀元件F1-Fk的閘極G1-Gk。
二極管D1-Dk用以控制連接到指狀元件F1-Fk的閘極G1-Gk的共閘極線(common gate line)GL。舉例來說，若起初指狀元件F2被觸發(fā)則會產(chǎn)生一電壓降跨在電感Ls2之上。因此，對應(yīng)的二極管D2則為順向偏壓，其余的二極管則為反向偏壓以防止共閘極線GL上電荷的大量減少。于是流經(jīng)二極管D2流向共閘極線GL的電流，會對所有指狀元件F1-Fk的閘極充電，因此所有指狀元件F1-Fk會被同時導(dǎo)通。
如圖15所示，為用于輸出接合墊的具有均勻?qū)ǘ嘀笭頟MOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感。此靜電放電防護(hù)電路，適用于具有一輸出接合墊201的一集成電路，且此ESD防護(hù)電路包含具有復(fù)數(shù)個指狀元件F1-Fk的PMOS晶體管。指狀元件F1-Fk皆具有汲極耦接到輸入接合墊201，源極借由源極電感Ls1-Lsk耦接到電位VDD，且所有閘極皆耦接在一起。二極管Dp_1-Dp_k是分別地耦接于指狀元件F1-Fk的源極與閘極G1-Gk之間，二極管Dp_1-Dp_k的陰極耦接到指狀元件F1-Fk的源極，其陽極耦接到指狀元件F1-Fk的閘極G1-Gk。一前級驅(qū)動器(pre-driver)100的輸出端是耦接到所有指狀元件F1-Fk的閘極G1-Gk。
二極管Dp_1-Dp_k用以連接到指狀元件F1-Fk的閘極G1-Gk的控制共閘極線(common gate line)GL。舉例來說，若起初指狀元件F2被觸發(fā)則會產(chǎn)生一電壓降跨在電感Ls2之上。因此，對應(yīng)的二極管Dp_2則為順向偏壓，其余的二極管則為反向偏壓以防止共閘極線GL上電荷的大量減少。于是流經(jīng)二極管Dp_2流向共閘極線GL的電流，會對所有指狀元件F1-Fk的閘極充電，因此所有指狀元件F1-Fk會被同時導(dǎo)通。
如圖16所示，為耦接于一輸入接合墊(input pad)的具有均勻?qū)ǘ嘀笭頝MOS與PMOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感。上述靜電放電防護(hù)電路適用于一集成電路，包含一具有指狀元件FN1-FNk的NMOS晶體管，以及一具有指狀元件FP1-FPk的PMOS晶體管。指狀元件FN1-FNk皆具有汲極耦接到輸入接合墊200，源極借由源極電感Ln1-Lnk耦接到電位VSS，且所有閘極皆耦接在一起。二極管D1-Dk是分別地耦接于指狀元件FN1-FNk的源極與閘極G1-Gk之間，二極管D1-Dk的陽極耦接到指狀元件FN1-FNk的源極，其陰極耦接到指狀元件FN1-FNk的閘極G1-Gk。一電阻RGn是耦接于所有指狀元件FN1-FNk的閘極G1-Gk與電位VSS之間。指狀元件FP1-FPk皆具有汲極耦接到輸入接合墊200，源極借由源極電感Lp1-Lpk耦接到電位VDD，且所有閘極皆耦接在一起。二極管Dp_1-Dp_k是分別地耦接于指狀元件F1-Fk的源極與閘極G1-Gk之間，二極管Dp_1-Dp_k的陰極耦接到指狀元件FP1-FPk的源極，其陽極耦接到指狀元件FP1-FPk的閘極G1-Gk。一電阻RGp是耦接于所有指狀元件FP1-FPk的閘極G1-Gk與電位VDD之間。
如圖17所示，為耦接于一輸出接合墊(output pad)的具有均勻?qū)ǘ嘀笭頝MOS與PMOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感。圖17中的ESD防護(hù)電路與圖16中的相同，除了以前級驅(qū)動器100、101取代電阻RGp、RGn。
如圖18所示，為耦接于一輸入接合墊(input pad)的具有均勻?qū)ǘ嘀笭頝MOS與PMOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電感。圖18中的ESD防護(hù)電路與圖17中的相同，除了以電阻RGn和反相器INV_1取代前級驅(qū)動器100，以及RGp和反相器INV_2取代前級驅(qū)動器101。
如圖19所示，為耦接于一輸入接合墊(input pad)的具有均勻?qū)ǘ嘀笭頝MOS與PMOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電阻。圖19中的ESD防護(hù)電路與圖16中的相同，除了以電阻Rp1-Rpk取代源極電感Lp1-Lpk，以及電阻Rn1-Rnk取代源極電感Ln1-Lnk。
如圖20所示，為耦接于一輸出接合墊(output pad)的具有均勻?qū)ǘ嘀笭頝MOS與PMOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電阻。圖20中的ESD防護(hù)電路與圖17中的相同，除了以電阻Rp1-Rpk取代源極電感Lp1-Lpk，以及電阻Rn1-Rnk取代源極電感Ln1-Lnk。
如圖21所示，為耦接于一輸入接合墊(input pad)的具有均勻?qū)ǘ嘀笭頝MOS與PMOS設(shè)計的一個靜電放電防護(hù)電路，且該多指狀晶體管具有復(fù)數(shù)源極電阻。圖21中的ESD防護(hù)電路與圖18中的相同，除了以電阻Rp1-Rpk取代源極電感Lp1-Lpk，以及電阻Rn1-Rnk取代源極電感Ln1-Lnk。
權(quán)利要求
1.一種具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，適用于一具有接合墊的集成電路，其特征在于所述靜電放電防護(hù)電路包括一第一型態(tài)的MOS晶體管，具有復(fù)數(shù)并聯(lián)的指狀元件，上述指狀元件均具有一汲極耦接到上述接合墊，以及一源極耦接到下一指狀元件的閘極，并借由一電感耦接到一第一電位，其中一第一級的指狀元件的閘極耦接到一最末級的指狀元件的源極。
2.根據(jù)權(quán)利要求1所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于上述第一型態(tài)的MOS晶體管為一NMOS晶體管。
3.根據(jù)權(quán)利要求1所述的具有均勻?qū)ㄔO(shè)計的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于上述第一型態(tài)的MOS晶體管為一PMOS晶體管。
4.根據(jù)權(quán)利要求1所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于更包括一電阻耦接于上述第一級的指狀元件的閘極與上述第一電位之間。
5.根據(jù)權(quán)利要求1所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于更包括一第二型態(tài)的MOS晶體管，具有復(fù)數(shù)并聯(lián)的指狀元件，上述指狀元件均具有一汲極耦接到上述接合墊，以及一源極耦接到下一指狀元件的閘極，并借由一電感耦接到一第二電位，其中一第一指狀元件的閘極耦接到一最末級的指狀元件的源極。
6.根據(jù)權(quán)利要求5所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于上述第一型態(tài)的MOS晶體管為NMOS晶體管，上述第二型態(tài)的MOS晶體管為PMOS晶體管。
7.根據(jù)權(quán)利要求5所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于更包括一第一電阻，耦接于上述第一型態(tài)晶體管的第一指狀元件的閘極與上述第一電位之間；一第二電阻，耦接于上述第二型態(tài)晶體管的第一指狀元件的閘極與上述第二電位之間。
8.一種具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，適用于一具有接合墊的集成電路，其特征在于包括一第一型態(tài)的MOS晶體管，具有復(fù)數(shù)指狀元件，其中上述指狀元件均具有一閘極，一汲極耦接到上述接合墊，一源極借由一第一源極負(fù)載耦接到一第一電位，以及一二極管耦接上述閘極與源極之間。
9.根據(jù)權(quán)利要求8所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于上述第一型態(tài)的MOS晶體管為一NMOS晶體管。
10.根據(jù)權(quán)利要求8所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于每一上述二極管具有一陰極以及一陽極，分別耦接到上述每一指狀元件的閘極與源極。
11.根據(jù)權(quán)利要求8所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于上述第一型態(tài)的MOS晶體管為一PMOS晶體管。
12.根據(jù)權(quán)利要求11所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于每一上述二極管具有一陰極以及一陽極，分別耦接到上述每一指狀元件的源極與閘極。
13.根據(jù)權(quán)利要求8所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于上述第一源極負(fù)載為一電感。
14.根據(jù)權(quán)利要求8所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于上述第一源極負(fù)載為一電阻。
15.根據(jù)權(quán)利要求8所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于更包括一電阻耦接于上述復(fù)數(shù)指狀元件的閘極與上述第一電位之間。
16.根據(jù)權(quán)利要求8所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于更包括一前級驅(qū)動器具有一輸出端耦接到上述復(fù)數(shù)指狀元件的閘極。
17.根據(jù)權(quán)利要求8所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于更包括一第二型態(tài)的MOS晶體管，具有復(fù)數(shù)指狀元件，其中上述指狀元件均具有一閘極，一汲極耦接到上述接合墊，一源極借由一第二源極負(fù)載耦接到一第二電位，以及一二極管耦接上述閘極與源極之間。
18.根據(jù)權(quán)利要求17所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于上述第一型態(tài)的MOS晶體管為NMOS晶體管，而第二型態(tài)的MOS晶體管為PMOS晶體管。
19.根據(jù)權(quán)利要求17所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其中上述第一源極負(fù)載為一電感。
20.根據(jù)權(quán)利要求17所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于上述第一源極負(fù)載為一電阻。
21.根據(jù)權(quán)利要求17所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于更包括一第一電阻，耦接于上述第一型態(tài)晶體管的復(fù)數(shù)指狀元件的閘極與上述第一電位之間；一第二電阻，耦接于上述第二型態(tài)晶體管的復(fù)數(shù)指狀元件的閘極與上述第二電位之間。
22.根據(jù)權(quán)利要求17所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于更包括一第一前級驅(qū)動器具有一輸出端耦接到上述第一型態(tài)MOS晶體管的復(fù)數(shù)指狀元件的閘極；一第一前級驅(qū)動器具有一輸出端耦接到上述第二型態(tài)MOS晶體管的復(fù)數(shù)指狀元件的閘極。
23.根據(jù)權(quán)利要求17所述的具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，其特征在于更包括一第一反相器，具有一輸入端以及一輸出端，其中上述輸出端耦接到上述第一型態(tài)MOS晶體管的復(fù)數(shù)指狀元件的閘極；一第一電阻，耦接于上述第一反相器的輸入端與上述第一電位之間；一第二反相器，具有一輸入端以及一輸出端，其中上述輸出端耦接到上述第二型態(tài)MOS晶體管的復(fù)數(shù)指狀元件的閘極；一第二電阻，耦接于上述第二反相器的輸入端與上述第二電位之間。
全文摘要
一種具有均勻?qū)ㄔO(shè)計的靜電放電防護(hù)電路，是在多指狀MOS晶體管的源極上加上電阻或電感，并借由回授電路以均勻地觸發(fā)。當(dāng)發(fā)生ESD轟擊時，由于布局或其它因素，起初一指狀元件MOS晶體管會被觸發(fā)至驟回崩潰區(qū)，而在此指狀元件MOS晶體管源極的電感或電阻上產(chǎn)生一電壓降，并借由回授裝置傳送到其余指狀元件MOS晶體管的閘極。因此，其余指狀元件MOS晶體管會同時被導(dǎo)通。
文檔編號H01L23/58GK1542961SQ0312417
公開日2004年11月3日 申請日期2003年4月29日 優(yōu)先權(quán)日2003年4月29日
發(fā)明者柯明道, 莊哲豪, 羅文裕 申請人:矽統(tǒng)科技股份有限公司