專利名稱：靜電放電保護結(jié)構(gòu)及其制程的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導體制程，特別是有關(guān)于一種形成具有低輸入阻抗、低接面寄生電容以及高靜電放電耐受力等特性的靜電放電(Electrostatic Discharge，ESD)防護電路的深次微米(deep-sub-micron)CMOS制程。
背景技術(shù)：
靜電放電(ESD)是由不同材料之間的摩擦所產(chǎn)生的相對大量電位差或電荷，根據(jù)不同的放電模式而于約數(shù)個至數(shù)百個奈秒(nano-seconds)時間內(nèi)放電所造成的。然而，形成ESD應(yīng)力的原因，最常見的是下列三種模型人體放電模式(human body model，HBM)、機器模式(machinemodel，MM)以及組件充電模式(charged device model、CDM)。一般集成電路產(chǎn)品規(guī)格為于HBM模式下的ESD耐受力為±2k伏特、MM模式下的ESD耐受力為±200伏特、以及CDM模式下的ESD耐受力為±1000伏特。
集成電路(integrated circuit，IC)的組件首先遭遇靜電放電脈沖的部分通常為直接耦接至芯片的焊接墊(bonding pad)或端子(terminal)的輸入輸出電路(I/O buffer)。圖1A是顯示傳統(tǒng)輸入電路的電路圖，而圖1B是顯示對應(yīng)于圖1A的半導體剖面圖。I/O接合墊(PAD)10是耦接于NMOS晶體管12A與NMOS晶體管12B源/汲極的連接點，NMOS晶體管12A的源/汲極是耦接于電源VDD，而NMOS晶體管12B的源/汲極是耦接至電源VSS。另外，NMOS晶體管12A與NMOS晶體管12B的閘極皆耦接至接地點。而NMOS晶體管12A與NMOS晶體管12B在正常電路操作時是保持關(guān)閉。因此，NMOS晶體管12A與NMOS晶體管12B即構(gòu)成ESD防護電路14。
當I/O接合墊10接收到靜電放電脈沖時，大量的ESD電流將經(jīng)由NMOS晶體管12A與NMOS晶體管12B的電流路徑而釋放。若集成電路不具良好的靜電放電保護電路，上述大量ESD電流很容易造成NMOS晶體管12A與NMOS晶體管12B的閘極氧化層受到損壞，或者是ESD電流聚集于NMOS晶體管12A與NMOS晶體管12B的汲極區(qū)靠近最脆弱的信道區(qū)表面的區(qū)域，并燒壞信道區(qū)中某特定區(qū)域。當閘極損壞或信道區(qū)某區(qū)域燒壞時，將造成集成電路無法順利操作。
隨著半導體制程技術(shù)的進步，ESD的耐受力已經(jīng)成為集成電路可靠度的主要考量之一。尤其當半導體制程技術(shù)進入深次微米時代(sub-quarter-micron)后，縮小尺寸(scaled-down)的晶體管、較淺的摻雜接面深度、較薄的閘氧化層、淡摻雜的汲極結(jié)構(gòu)(lightly-doped drain，LDD)、淺溝隔離(shallow trench isolation，STI)制程以及金屬硅化物(salicide)制程等，對于ESD耐受力而言都是比較脆弱的。因此，在IC的輸出輸入電路便必須特別設(shè)計ESD防護電路，以保護IC中的組件免于遭受ESD損害。
ESD防護電路14中的箝制裝置(NMOS晶體管12A、12B)是用以保護內(nèi)部電路16免于受到ESD的損壞。其中，NMOS晶體管12A的源極是耦接于I/O接合墊10，而其汲極耦接到VDD電位端以與門極耦接于接地電位。NMOS晶體管12B的汲極耦接于I/O接合墊10，而其源極以閘極耦接到VSS電位端。耦接于I/O接合墊10的NMOS晶體管能夠于其閘極氧化層發(fā)生電壓崩潰前先行導通，并使得ESD電流流至接地點以避免內(nèi)部集成電路16受到ESD的損壞。由于ESD防護能力主要是決定于箝制裝置的ESD耐受能力，因此傳統(tǒng)技術(shù)利用于箝制裝置附近布植雜質(zhì)而提高箝制裝置的ESD耐受能力。
圖2A是顯示傳統(tǒng)具有ESD布植區(qū)的ESD防護裝置的剖面圖，而圖2B是顯示傳統(tǒng)形成圖2A所示的ESD防護裝置的制程流程圖。如圖2A與圖2B所示，首先于P型井區(qū)20上形成閘極氧化層21A與21B(S1)，接著再依序形成淡摻雜區(qū)結(jié)構(gòu)22A與22B、側(cè)壁絕緣間隔物23A、23B以及源/汲極區(qū)24A～24C(S2～S4)。之后，再形成ESD光阻罩幕，并于源/汲極區(qū)24A～24C底部及其周圍附近形成ESD布植區(qū)25A～25C(S5)。最后，再執(zhí)行相關(guān)的后續(xù)制程(S6)，例如于源/汲極區(qū)24A～24C表面形成金屬硅化物。可利用自我對準金屬硅化物制程(salicide)沉積金屬層以形成金屬硅化物。其中，金屬層一般為耐火材料組成，例如白金(Pt)、鈷(Co)及鈦(Ti)，以金屬鈦為例，其可以物理氣相沉積法(PVD)或化學氣相沉積法(CVD)形成，例如，以濺鍍制程如磁控直流濺鍍法(magnetron DCsputtering)來沉積一鈦金屬(Ti)層，接著進行退火制程(annealing)如快速熱制程(Rapid Thermal Processing)以形成金屬硅化物界面。
美國專利編號NO.5559352，Hsue揭露一種形成ESD防護裝置的方法，其經(jīng)由汲極與源極的接觸窗執(zhí)行高能量布植而形成P型ESD布植區(qū)，并與其汲極構(gòu)成一基納二極管以降低接面的崩潰電壓。因此，借由降低觸發(fā)電壓，ESD防護電路能夠迅速導通以防止薄閘極氧化層被ESD電流損壞并提高ESD耐受能力。
美國專利編號NO.5953601，Shiue提出一種降低ESD防護裝置的汲極端接面崩潰電壓的方法，使其于閘極氧化層電壓崩潰前導通。此傳統(tǒng)方法是借由于執(zhí)行硅化反應(yīng)前，在ESD防護裝置的源/汲極區(qū)正下方形成具有與其相反摻雜雜質(zhì)(P型)的深離子布植區(qū)，以降低汲極接面的崩潰電壓。再者，避免了執(zhí)行高能量ESD布植時，因為傳送金屬離子所導致的自我對準金屬硅化層惡化以及所衍生的接觸電阻增加的問題。
美國專利編號NO.6114226，Chang提出一種形成ESD防護裝置的方法，利用一光阻罩幕覆蓋內(nèi)部電路以及部分ESD防護裝置的金屬硅化層。而金屬硅化層未被光阻罩幕覆蓋的部分，在經(jīng)由執(zhí)行干蝕刻制程以暴露導電層以及部分源/汲極區(qū)時將會剝離。接著，透過未被光阻罩幕覆蓋部分執(zhí)行離子布植制程(基納接面布植)以形成濃P型摻雜區(qū)。接下來，使用額外ESD光阻罩幕以布植并限制淡摻雜汲極(lightly doped drain，LDD)結(jié)構(gòu)的范圍。在此傳統(tǒng)技術(shù)中，以高能量所形成的濃P型ESD布植區(qū)是位于部分源極以及汲極的下方以形成基納二極管，借以降低接面的崩潰電壓。對應(yīng)的，借由降低觸發(fā)電壓，更可提早導通ESD防護裝置以防止薄閘極氧化層受損而提高ESD耐受力。
然而，前述所提的傳統(tǒng)技術(shù)所揭露的各種實現(xiàn)ESD布植制程的缺點在于其所形成的基納二極管的漏電流將大于無此ESD布植接面的漏電流，并具有較低的噪聲容忍度。再者，由于基納二極管的空乏區(qū)較無此ESD布植接面的空乏區(qū)寬度來的薄，因此具有較大的寄生電容。
此外，使用高低壓共容的集成電路，其核心邏輯區(qū)是使用較低位準的操作電源，而輸出輸入?yún)^(qū)所接收的電源一般為較高的電壓位準。ESD防護裝置的基納接面崩潰電壓可降低至約5至8伏特。然而，在使用高低壓共容的集成電路架構(gòu)中，不可預(yù)期的噪聲或過度突波(overshooting)將導致ESD防護裝置在一般正常操作時即導通，因而造成電路漏失信號或功能失效。除此之外，由于寄生電容值是與空乏區(qū)的寬度成反比，因此基納接面較薄的空乏區(qū)寬度將產(chǎn)生較大的寄生電容。在電路高速操作下，耦接于I/O接合墊的具有基納接面的ESD防護裝置將延長信號之上升時間以及下降時間。因此，傳統(tǒng)技術(shù)所揭露的ESD防護裝置并不適用于高速操作的電路。

發(fā)明內(nèi)容
有鑒于此，為了解決上述問題，本發(fā)明主要目的在于提供一種靜電放電保護結(jié)構(gòu)及其制造方法，能夠形成低寄生電容、避免崩潰電壓下降、良好噪聲容忍度以及高ESD耐受力的ESD防護裝置，適用于高速操作以及高低壓共容的架構(gòu)。
為獲致上述的目的，本發(fā)明提出一種顯著提升CMOS集成電路的ESD耐受力的深次微米(deep-sub-micron)CMOS制程。根據(jù)本發(fā)明所揭露的方法，ESD布植區(qū)的分布區(qū)域是位于整個汲極區(qū)中，除了汲極接觸區(qū)以外的下方區(qū)域，與圖2A所示的傳統(tǒng)結(jié)構(gòu)不同。另外，根據(jù)本發(fā)明實施例所揭露的方法是與圖2B所示的傳統(tǒng)操作流程并不相同。
首先，在形成側(cè)壁絕緣間隔物之前，先行以ESD光阻罩幕定義出ESD布植區(qū)，接著，再于整個汲極區(qū)中，除了汲極接觸區(qū)以外的下方區(qū)域處布植淡N型離子以形成掩蓋淡摻雜汲極(LDD)結(jié)構(gòu)的ESD布植區(qū)。當ESD防護裝置具有較大的放電區(qū)域，則具有較高的ESD耐受能力。因此，根據(jù)本發(fā)明所提供的ESD防護裝置的優(yōu)點在于能夠減少ESD電流聚集于汲極區(qū)中靠近脆弱的信道表面的區(qū)域，并迫使ESD電流經(jīng)由位于汲極底部平面的區(qū)域釋放。再者，本發(fā)明所提供的ESD防護裝置是兼容于深次微米(deep-sub-micron)CMOS制程，而于同時間形成的ESD防護裝置與內(nèi)部電路可大幅減少制程成本。另外，雖然上述所提的美國專利公開數(shù)據(jù)已揭露使用各式ESD布植于ESD防護裝置的汲極區(qū)底部形成基納二極管，來降低崩潰電壓以加速ESD防護裝置導通，但會因為加入其所形成的基納二極管而導致漏電流增加以及降低噪聲容忍度。再者，相對于未形成傳統(tǒng)ESD布植區(qū)前的一般接面的空乏區(qū)，基納接面的空乏區(qū)顯得較薄，因此具有較大的寄生電容。再者，使用高低壓共容的集成電路，必須特別考慮ESD防護電路是否具有低輸入電容、良好噪聲容忍度以及高ESD耐受力等特性。因此，基于上述原因，基納二極管的低崩潰電壓以及低噪聲容忍度將導致不可預(yù)期的噪聲或過度突波(overshooting)而造成ESD防護裝置在一般正常操作時意外導通，導致電路漏失信號或功能失效，因此不適用于使用高低壓共容的集成電路。相反的，根據(jù)本發(fā)明實施例所揭露的ESD防護電路，其崩潰電壓與未形成ESD布植區(qū)的接面崩潰電壓無異。因此，根據(jù)本發(fā)明實施例所揭露的ESD布植方法具有高噪聲容忍度以避免內(nèi)部電路的操作受到不可預(yù)期的噪聲或過度突波(overshooting)的影響。再者，根據(jù)本發(fā)明實施例所揭露的ESD布植方法的另一優(yōu)點在于因為崩潰電壓并未改變，因此可降低傳統(tǒng)ESD防護裝置的晶體管的接面電容。另外，根據(jù)本發(fā)明實施例所揭露的ESD防護裝置已證實能夠成功運用于0.25-μm CMOS制程來形成閘極接地型MOS晶體管(gate-grounded NMOS，ggNMOS)以及堆棧型NMOS(stacked NMOS)，并大幅改善ESD耐受力，特別是機械模式的ESD耐受能力。根據(jù)發(fā)明實施例所揭露的ESD防護裝置，低寄生電容、未變動的崩潰電壓，良好噪聲容忍度以及優(yōu)異的ESD耐受力，因此適合應(yīng)用于高速以及高低壓共容的集成電路的輸出輸入電路。


圖1A是顯示傳統(tǒng)輸入電路的電路圖。
圖1B是顯示對應(yīng)于圖1A的半導體剖面圖。
圖2A是顯示傳統(tǒng)具有ESD布植區(qū)的ESD防護裝置的剖面圖。
圖2B是顯示傳統(tǒng)形成圖2A所示的ESD防護裝置的制程流程圖。
圖3A至圖30是顯示根據(jù)本發(fā)明實施例所述的ESD防護裝置制造方法的剖面圖。
圖4A是顯示根據(jù)本發(fā)明實施例所述的ESD防護裝置制造方法所形成的ESD防護裝置的上視圖。
圖4B是顯示沿圖4A中AA’線的半導體剖面圖。
圖5A是顯示根據(jù)本發(fā)明實施例所述的另一ESD防護裝置制造方法所形成的ESD防護裝置的上視圖。
圖5B是顯示沿圖5A中BB’線的半導體剖面圖。
符號說明10～I/O接合墊12A、12B～NMOS晶體管14～ESD防護電路16、40～內(nèi)部電路20、50、52～P型井區(qū)21A、21B、53～閘極氧化絕緣層22A、22B、57～淡摻雜汲極結(jié)構(gòu)23A、23B、62～側(cè)壁絕緣間隔物24A～24C、74、85～源/汲極區(qū)25A～25C～ESD布植區(qū)26A、26B、54、72、82A、84A～閘極結(jié)構(gòu)30～ESD防護裝置51～隔離結(jié)構(gòu)56A、56B、56C～光罩55、55A、58、58A、63、63A～光阻層61～內(nèi)層介電層60、70、80～ESD布植區(qū)S～汲極接觸區(qū)底部的無ESD布植區(qū)VDD、VSS～電源
具體實施例方式
圖3A至圖30是顯示根據(jù)本發(fā)明實施例所述的ESD防護裝置制造方法的剖面圖，根據(jù)本發(fā)明實施例所述的ESD防護裝置是應(yīng)用于深次微米CMOS制程。在此指狀結(jié)構(gòu)中，ESD防護裝置30與內(nèi)部電路40是以傳統(tǒng)制程同時形成于一基底50，諸如微影制程、離子布植制程、氧化以及蝕刻等制程。首先，于P型基底50上依序形成P型井區(qū)52以及隔離結(jié)構(gòu)51以區(qū)隔ESD防護裝置30與內(nèi)部電路40。隔離結(jié)構(gòu)51可以利用傳統(tǒng)技術(shù)的硅的局部氧化法(localized oxidation of silicon，LOCOS)或淺溝槽隔絕(shallow trench isolation)制程來形成。而MOS晶體管包括閘極氧化絕緣層53、多晶硅閘極54、淡摻雜汲極結(jié)構(gòu)57、ESD布植區(qū)60、側(cè)壁絕緣間隔物62以及源/汲極區(qū)，其形成方法如下。
閘極氧化絕緣層53是于氧氣供應(yīng)系統(tǒng)(oxygen stream system)內(nèi)以熱生長形成，其厚度約為100埃以下。接下來，執(zhí)行用以調(diào)整臨界電壓的離子布植程序并以低壓化學氣相沉積制程(low pressure chemicalvapor deposition，LPCVD)沉積多晶硅層以形成閘極54。
圖3B至圖3E是顯示形成淡摻雜汲極結(jié)構(gòu)的步驟。首先，參閱圖3B，于基底50表面形成一光阻層55以覆蓋隔離結(jié)構(gòu)51、P型井區(qū)52以與門極54的表面，接著再使用一光罩56A，定義光阻區(qū)域形成隔離圖案(如圖3C所示)，剩余的光阻層是以標號55A所示。接下來，參閱圖3D，以閘極54以及光阻層55A作為罩幕，執(zhí)行離子布植制程以形成淡摻雜汲極(LDD)57，最后并移除光阻55A(如圖3E所示)。在形成淡摻雜汲極57之后，如圖3F所示，再次于基底50表面形成一光阻層58以覆蓋隔離結(jié)構(gòu)51、淡摻雜汲極57以與門極54的表面，接下來，使用根據(jù)本發(fā)明實施例所提出的具有一既定ESD布植圖案的光罩56B以移除位于ESD防護裝置30上，對應(yīng)于上述ESD布植圖案位置的光阻，而剩余的光阻是以標號58A標示(如圖3G所示)。接下來，參閱圖3H，以閘極54以及光阻58A作為罩幕，執(zhí)行淡N型ESD布植制程以形成覆蓋淡摻雜汲極57以及ESD防護裝置30上預(yù)定的汲極區(qū)域的ESD布植區(qū)60，最后并移除光阻58A(如圖3I所示)。
接下來，以化學氣相沉積(chemical vapor deposition，CVD)于整個基底50表面形成一內(nèi)層介電層(interlayer dielectric，ILD)61(如圖3J所示)，接著再對內(nèi)層介電層61進行非等向性的反應(yīng)離子蝕刻(Reactive ion etch，RIE)步驟，于各閘極54側(cè)壁形成側(cè)壁絕緣間隔物62(如圖3K所示)。接著，參閱圖3L，再于整個基底50表面形成一光阻層63，接著再使用一光罩56C，定義光阻區(qū)域形成隔離圖案(如圖3M所示)，剩余的光阻是以標號63A所示。接下來，參閱圖3N，以閘極54、側(cè)壁絕緣間隔物62以及光阻63A作為罩幕，執(zhí)行高劑量砷或磷離子布植制程以形成源/汲極摻雜區(qū)64，最后并移除光阻63A(如圖30所示)。后續(xù)的相關(guān)制程，例如于閘極結(jié)構(gòu)及源/汲極區(qū)表面形成金屬硅化物，以及金屬聯(lián)機制程等，其步驟與傳統(tǒng)技術(shù)相同，在此不予贅述以精簡說明。因此，即完成根據(jù)本發(fā)明實施例所述的防護裝置制造方法。特別注意的是，ESD布植區(qū)60的范圍并未包括對應(yīng)于位于ESD防護裝置30的閘極54，源極，以及汲極表面形成金屬硅化物(汲極接觸區(qū))底部的區(qū)域。
圖4A是顯示根據(jù)本發(fā)明實施例所述的ESD防護裝置制造方法所形成的ESD防護裝置的上視圖，圖4B是顯示沿圖4A中AA’線的半導體剖面圖，即為圖30中所示的ESD防護裝置30。在此所顯示為閘極接地型MOS晶體管(gate-grounded NMOS，ggNMOS)結(jié)構(gòu)。如圖4A所示，ESD布植區(qū)70是環(huán)繞在標號S所標示的區(qū)域(汲極接觸區(qū))以外以與門極72之間的范圍的區(qū)域。參閱圖4B，ESD布植區(qū)70是位于閘極72之間的汲極區(qū)74底部附近，未包括標號S所標示的區(qū)域。
圖5A是顯示根據(jù)本發(fā)明實施例所述的另一ESD防護裝置制造方法所形成的ESD防護裝置的上視圖，圖5B是顯示沿圖5A中BB’線的半導體剖面圖。圖5A與圖5B所示為堆棧NMOS結(jié)構(gòu)，其制造方法與傳統(tǒng)技術(shù)相同，惟，如圖5A所示，ESD布植區(qū)80是環(huán)繞在標號S所標示的區(qū)域(汲極接觸區(qū))以外以與門極82A與84A之間的范圍。參閱圖5B，ESD布植區(qū)80是位于閘極82A與84A之間的汲極區(qū)85底部附近，未包括標號S所標示的區(qū)域。
根據(jù)本發(fā)明實施例所述的ESD防護裝置制造方法所形成的ESD防護裝置，用以改善NMOS晶體管的ESD耐受力的ESD布植，是借由淡N型離子布植制程形成于汲極區(qū)下方的部分區(qū)域，其具有較N型源/汲極區(qū)低的摻雜濃度。ESD布植所布植的離子可以使用砷或磷離子作為摻雜物，并以高于源/汲極布植的布植能量執(zhí)行離子布植制程。因此，ESD布植區(qū)是位于閘極之間整個汲極區(qū)下方，但未包含標號S所標示的區(qū)域。再者，熟知相關(guān)技藝的人士皆知，由于未被淡N型布植區(qū)覆蓋的汲極區(qū)域與P型基底接面的崩潰電壓并未改變，因此被淡N型布植區(qū)覆蓋的汲極區(qū)域的崩潰電壓較未被淡N型布植區(qū)覆蓋的汲極區(qū)域的崩潰電壓來的高。當相對于VSS接合墊的一正ESD電壓提供至I/O接合墊時，根據(jù)本發(fā)明實施例所述的ESD防護裝置的NMOS晶體管的汲極即接收到上述ESD應(yīng)力。由于未被淡N型布植區(qū)覆蓋的汲極區(qū)域與P型基底接面的崩潰電壓并未改變，因此ESD電流首先經(jīng)由此接面放電，并產(chǎn)生用以快速觸發(fā)NMOS晶體管寄生的側(cè)向雙載子接面晶體管(lateral n-p-n BJT)的基底電流。最后，ESD電流經(jīng)由此NMOS晶體管的寄生側(cè)向雙載子接面晶體管放電，在此，ESD電流的放電路徑距離NMOS晶體管脆弱的表面通道甚遠，并透過廣大的區(qū)域放電。因此，大幅提升NMOS晶體管所能承受的ESD應(yīng)力耐受能力，特別是機械模型模式的ESD耐受能力。另外，根據(jù)本發(fā)明實施例所述的ESD防護裝置制造方法已成功的證明能夠應(yīng)用于0.25μm CMOS制程。
另外，根據(jù)本發(fā)明所述的ESD防護裝置制造方法，除了能用來形成NMOS晶體管結(jié)構(gòu)的ESD防護裝置，同樣也能應(yīng)用于形成PMOS晶體管的結(jié)構(gòu)。在形成具PMOS晶體管結(jié)構(gòu)的ESD防護裝置時，其制程與前述的制程大致相同，而差異僅在于切換P型雜質(zhì)與N型雜質(zhì)的布植。再者，根據(jù)本發(fā)明所述的ESD布植方法可應(yīng)用于堆棧的NMOS結(jié)構(gòu)，此結(jié)構(gòu)已廣泛應(yīng)用于高低壓共容的輸出輸入電路。根據(jù)本發(fā)明所揭露的制程所形成的NMOS結(jié)構(gòu)與堆棧NMOS結(jié)構(gòu)的上視圖與剖面圖已分別顯示于圖4A、圖4B、圖5A以及圖5B。
如上所述，使用高低壓共容的集成電路，其核心邏輯區(qū)是使用較低位準的操作電源，而輸出輸入?yún)^(qū)所接收的電源一般為較高的電壓位準。雖然NMOS晶體管由ESD布植區(qū)所覆蓋的接面為具有高崩潰電壓的結(jié)構(gòu)，然而，未被ESD布植區(qū)所覆蓋的區(qū)域的崩潰電壓以及噪聲容忍度并未改變。因此，根據(jù)本發(fā)明，能夠有效解決因為不可預(yù)期的噪聲或過度突波(overshooting)而造成ESD防護裝置在一般正常操作時導通。
另外，由于接面寄生電容值是與ESD防護裝置的晶體管的空乏區(qū)接面寬度成反比，根據(jù)本發(fā)明所述的ESD防護裝置，MOS晶體管的空乏區(qū)接面寬度并未改變，因此根據(jù)本發(fā)明所述的ESD防護裝置的寄生電容遠小于前述傳統(tǒng)技術(shù)所述的具有基納接面的傳統(tǒng)ESD防護裝置。故，在電路高速操作下，根據(jù)本發(fā)明所述的ESD防護裝置耦接至輸入或輸出接合墊的處具有低輸入阻抗，因此不會延長信號的上升或下降的時間，故適用于高速操作的電路。
本發(fā)明雖以較佳實施例揭露如上，然其并非用以限定本發(fā)明的范圍，任何熟習此項技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可做些許的更動與潤飾，因此本發(fā)明的保護范圍當視后附的申請專利范圍所界定者為準。
權(quán)利要求
1.一種靜電放電保護結(jié)構(gòu)的制造方法，包括下列步驟提供一第一導電型的基底，具有一第一閘極以及一第二閘極；形成一第二導電型態(tài)淡摻雜區(qū)于上述基底表面，其乃位于上述第一閘極與第二閘極之間；形成一遮蔽層于上述第一閘極與第二閘極之間部分區(qū)域的第二導電型態(tài)淡摻雜區(qū)，并露出位于上述第一閘極、第二閘極與上述遮蔽層之間未被上述遮蔽層覆蓋的第二導電型態(tài)淡摻雜區(qū)；執(zhí)行淡第二型離子布植制程，以于上述基底中露出之第二導電型態(tài)淡摻雜區(qū)的區(qū)域形成一淡第二導電型態(tài)離子ESD布植區(qū)；移除上述遮蔽層；形成側(cè)壁絕緣間隔物于上述第一閘極及第二閘極的兩側(cè)；以及執(zhí)行濃第二型離子布植制程，以于上述上述第一閘極與第二閘極的側(cè)壁絕緣間隔物之間的上述基底形成一第二導電型態(tài)濃摻雜區(qū)。
2.根據(jù)權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述第一導電型態(tài)為P型。
3.根據(jù)權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述第二導電型態(tài)為N型。
4.根據(jù)權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述第一導電型態(tài)為P型。
5.根據(jù)權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述第二導電型態(tài)為N型。
6.根據(jù)權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)的制造方法，更包括于上述第一閘極與上述基底以及上述第二閘極與基底之間形成一閘極氧化層的步驟。
7.根據(jù)權(quán)利要求3所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述淡第二型離子布植制程是摻雜磷離子與砷離子的至少一者。
8.根據(jù)權(quán)利要求5所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述淡第二型離子布植制程是摻雜硼離子。
9.根據(jù)權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)的制造方法，其中位于上述第一閘極與第二閘極之間的遮蔽層是位于上述第一閘極與第二閘極之間區(qū)域的中央。
10.根據(jù)權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述第二導電型態(tài)濃摻雜區(qū)的摻雜濃度是高于上述淡第二導電型態(tài)離子ESD布植區(qū)的摻雜濃度。
11.根據(jù)權(quán)利要求1所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述淡第二導電型態(tài)離子ESD布植區(qū)的底部深度是大于上述第二導電型態(tài)濃摻雜區(qū)的底部深度。
12.一種靜電放電保護結(jié)構(gòu)的制造方法，包括下列步驟提供一第一導電型的基底，具有設(shè)置于一第一隔離結(jié)構(gòu)以及一第二隔離結(jié)構(gòu)之間的一第一閘極以及一第二閘極；形成一第二導電型態(tài)淡摻雜區(qū)于上述基底表面，其乃位于上述第一閘極與第一隔離結(jié)構(gòu)之間、上述第二閘極與第二隔離結(jié)構(gòu)之間以及上述第一閘極與第二閘極之間；形成一遮蔽層于上述第一閘極與第一隔離結(jié)構(gòu)之間、上述第二閘極與第二隔離結(jié)構(gòu)之間以及上述第一閘極與第二閘極之間部分區(qū)域的第二導電型態(tài)淡摻雜區(qū)，并露出位于上述第一閘極、第二閘極與上述遮蔽層之間未被上述遮蔽層覆蓋的第二導電型態(tài)淡摻雜區(qū)；執(zhí)行淡第二型離子布植制程，以于上述基底中露出的第二導電型態(tài)淡摻雜區(qū)的區(qū)域形成一淡第二導電型態(tài)離子ESD布植區(qū)；移除上述遮蔽層；形成側(cè)壁絕緣間隔物于上述第一閘極及第二閘極的兩側(cè)；以及執(zhí)行濃第二型離子布植制程，以分別于上述第一閘極的側(cè)壁絕緣間隔物與第一隔離結(jié)構(gòu)之間、上述第二閘極的側(cè)壁絕緣間隔物與第二隔離結(jié)構(gòu)之間以及上述第一閘極與第二閘極的側(cè)壁絕緣間隔物之間的上述基底形成一第二導電型態(tài)濃摻雜區(qū)。
13.根據(jù)權(quán)利要求12所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述第一導電型態(tài)為P型。
14.根據(jù)權(quán)利要求13所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述第二導電型態(tài)為N型。
15.根據(jù)權(quán)利要求12所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述第一導電型態(tài)為P型。
16.根據(jù)權(quán)利要求15所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述第二導電型態(tài)為N型。
17.根據(jù)權(quán)利要求12所述的靜電放電保護結(jié)構(gòu)的制造方法，更包括于上述第一閘極與上述基底以及上述第二閘極與基底之間形成一閘極氧化層的步驟。
18.根據(jù)權(quán)利要求14所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述淡第二型離子布植制程是摻雜磷離子與砷離子的至少一者。
19.根據(jù)權(quán)利要求16所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述淡第二型離子布植制程是摻雜硼離子。
20.根據(jù)權(quán)利要求12所述的靜電放電保護結(jié)構(gòu)的制造方法，其中位于上述第一閘極與第二閘極之間的遮蔽層是位于上述第一閘極與第二閘極之間區(qū)域的中央。
21.根據(jù)權(quán)利要求12所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述第二導電型態(tài)濃摻雜區(qū)的摻雜濃度是高于上述淡第二導電型態(tài)離子ESD布植區(qū)的摻雜濃度。
22.根據(jù)權(quán)利要求12所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述淡第二導電型態(tài)離子ESD布植區(qū)的底部深度是大于上述第二導電型態(tài)濃摻雜區(qū)的底部深度。
23.一種靜電放電保護結(jié)構(gòu)的制造方法，包括下列步驟提供一第一導電型的基底，具有依序設(shè)置于一第一隔離結(jié)構(gòu)以及一第二隔離結(jié)構(gòu)之間的一第一閘極、一第二閘極、一第三閘極以及一第四閘極；形成一第二導電型態(tài)淡摻雜區(qū)于上述基底表面的第一隔離結(jié)構(gòu)以及一第二隔離結(jié)構(gòu)間，未設(shè)置上述第一閘極、第二閘極、第三閘極以及第四閘極之處；形成一遮蔽層于上述第一閘極與第一隔離結(jié)構(gòu)之間、上述第一閘極與第二閘極之間、上述第三閘極與第四閘極之間、上述第四閘極與第二隔離結(jié)構(gòu)之間以及上述第二閘極與第三閘極之間部分區(qū)域的第二導電型態(tài)淡摻雜區(qū)，并露出位于上述第二閘極、第三閘極與上述遮蔽層之間未被上述遮蔽層覆蓋的第二導電型態(tài)淡摻雜區(qū)；執(zhí)行淡第二型離子布植制程，以于上述基底中露出的第二導電型態(tài)淡摻雜區(qū)的區(qū)域形成一淡第二導電型態(tài)離子ESD布植區(qū)；移除上述遮蔽層；形成側(cè)壁絕緣間隔物于上述第一閘極、第二閘極、第三閘極及第四閘極的兩側(cè)；以及執(zhí)行濃第二型離子布植制程，以于上述第一隔離結(jié)構(gòu)與第二隔離結(jié)構(gòu)之間未設(shè)置上述閘極的處形成一第二導電型態(tài)濃摻雜區(qū)。
24.根據(jù)權(quán)利要求23所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述第一導電型態(tài)為P型。
25.根據(jù)權(quán)利要求24所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述第二導電型態(tài)為N型。
26.根據(jù)權(quán)利要求23所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述第一導電型態(tài)為P型。
27.根據(jù)權(quán)利要求26所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述第二導電型態(tài)為N型。
28.根據(jù)權(quán)利要求23所述的靜電放電保護結(jié)構(gòu)的制造方法，更包括于上述第一閘極與上述基底以及上述第二閘極與基底之間形成一閘極氧化層的步驟。
29.根據(jù)權(quán)利要求25所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述淡第二型離子布植制程是摻雜磷離子與砷離子的至少一者。
30.根據(jù)權(quán)利要求27所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述淡第二型離子布植制程是摻雜硼離子。
31.根據(jù)權(quán)利要求23所述的靜電放電保護結(jié)構(gòu)的制造方法，其中位于上述第二閘極與第三閘極之間的遮蔽層是位于上述第二閘極與第三閘極之間區(qū)域的中央。
32.根據(jù)權(quán)利要求23所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述第二導電型態(tài)濃摻雜區(qū)的摻雜濃度是高于上述淡第二導電型態(tài)離子ESD布植區(qū)的摻雜濃度。
33.根據(jù)權(quán)利要求23所述的靜電放電保護結(jié)構(gòu)的制造方法，其中上述淡第二導電型態(tài)離子ESD布植區(qū)的底部深度是大于上述第二導電型態(tài)濃摻雜區(qū)的底部深度。
34.一種靜電放電保護結(jié)構(gòu)，包括一第一導電型態(tài)的基底；一第一閘極以及一第二閘極，設(shè)置于上述基底表面；復數(shù)濃第二導電型態(tài)離子摻雜區(qū)，分別設(shè)置位于上述第一閘極與第二閘極之間以及上述第一閘極與第二閘極之間未相鄰的另一側(cè)的基底；以及一淡第二導電型態(tài)離子ESD布植區(qū)，設(shè)置于上述第一閘極與第二閘極之間的基底，具有一開口，使得設(shè)置于上述第一閘極與第二閘極之間的部分濃第二型離子摻雜區(qū)直接接觸上述基底。
35.根據(jù)權(quán)利要求34所述的靜電放電保護結(jié)構(gòu)，更包括一汲極接觸區(qū)，設(shè)置于上述開口。
36.根據(jù)權(quán)利要求34所述的靜電放電保護結(jié)構(gòu)，更包括設(shè)置于上述第一閘極與第二閘極兩側(cè)的側(cè)壁絕緣間隔物。
37.根據(jù)權(quán)利要求34所述的靜電放電保護結(jié)構(gòu)，其中上述第一導電型態(tài)為P型。
38.根據(jù)權(quán)利要求37所述的靜電放電保護結(jié)構(gòu)，其中上述第二導電型態(tài)為N型。
39.根據(jù)權(quán)利要求34所述的靜電放電保護結(jié)構(gòu)，其中上述第一導電型態(tài)為P型。
40.根據(jù)權(quán)利要求39所述的靜電放電保護結(jié)構(gòu)，其中上述第二導電型態(tài)為N型。
41.根據(jù)權(quán)利要求34所述的靜電放電保護結(jié)構(gòu)，更包括設(shè)置于上述第一閘極與上述基底以及上述第二閘極與基底之間的閘極氧化層。
42.根據(jù)權(quán)利要求38所述的靜電放電保護結(jié)構(gòu)，其中上述淡第二導電型態(tài)離子ESD布植區(qū)是摻雜磷離子與砷離子的至少一者。
43.根據(jù)權(quán)利要求40所述的靜電放電保護結(jié)構(gòu)，其中上述淡第二導電型態(tài)離子ESD布植區(qū)是摻雜硼離子。
44.根據(jù)權(quán)利要求34所述的靜電放電保護結(jié)構(gòu)，其中位于上述淡第二導電型態(tài)離子ESD布植區(qū)的開口是位于上述第一閘極與第二閘極之間區(qū)域的中央。
45.根據(jù)權(quán)利要求34所述的靜電放電保護結(jié)構(gòu)，其中上述濃第二導電型態(tài)摻雜區(qū)的摻雜濃度是高于上述淡第二導電型態(tài)離子ESD布植區(qū)的摻雜濃度。
46.根據(jù)權(quán)利要求34所述的靜電放電保護結(jié)構(gòu)，其中上述淡第二導電型態(tài)離子ESD布植區(qū)的底部深度是大于上述濃第二導電型態(tài)摻雜區(qū)的底部深度。
全文摘要
一種靜電放電保護結(jié)構(gòu)，包括設(shè)置于第一導電型態(tài)基底的第一閘極以及第二閘極。復數(shù)濃第二導電型態(tài)離子摻雜區(qū)，分別設(shè)置位于第一閘極與第二閘極之間以及第一閘極與第二閘極之間未相鄰的另一側(cè)的基底。淡第二導電型態(tài)離子ESD布植區(qū)是設(shè)置于第一閘極與第二閘極之間的基底，具有一開口，使得設(shè)置于第一閘極與第二閘極之間的部分濃第二型離子摻雜區(qū)直接接觸第一導電型態(tài)基底。
文檔編號H01L21/336GK1567561SQ03137450
公開日2005年1月19日 申請日期2003年6月20日 優(yōu)先權(quán)日2003年6月20日
發(fā)明者柯明道, 徐新智, 羅文裕 申請人:矽統(tǒng)科技股份有限公司