專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于削弱高電壓影響到布線間電場(chǎng)的布線布局，特別是，應(yīng)用于非易失性半導(dǎo)體存儲(chǔ)器的位線。
背景技術(shù)：
首先，關(guān)于本發(fā)明的現(xiàn)有技術(shù)，以非易失性半導(dǎo)體存儲(chǔ)器的一種NAND型快速存儲(chǔ)器為例進(jìn)行說(shuō)明。
圖1表示NAND型快速存儲(chǔ)器的單元陣列部分的一個(gè)例子。
本例中，為了簡(jiǎn)化說(shuō)明，僅就一個(gè)NAND區(qū)(擦除單位)進(jìn)行圖解。
NAND型快速存儲(chǔ)器是一種電可改寫的非易失性半導(dǎo)體存儲(chǔ)器。NAND區(qū)表示擦除單位，同時(shí)擦除NAND區(qū)內(nèi)存儲(chǔ)單元的數(shù)據(jù)。NAND區(qū)具有多個(gè)NAND單元單位1，這些多個(gè)的NAND單元單位1被配置在，例如，一個(gè)單元P阱區(qū)域CPWELL內(nèi)。
NAND單元單位包括由串聯(lián)連接的多個(gè)存儲(chǔ)單元2構(gòu)成的NAND列和給各自連接在NAND列的兩端的一個(gè)選通晶體管3。連接在NAND列一端的選通晶體管3被連接到共用源線CELSRC，連接在NAND列另一端的選通晶體管3被連接到位線BL1e、…BLne，并連接到BL1o、…BLno。
字線WL0、WL1、…WL15連接到NAND單元單位1內(nèi)的存儲(chǔ)單元2，起到存儲(chǔ)單元2的控制柵電極作用。選擇柵線SGS、SGD被連接到NAND單元單位1內(nèi)的選通晶體管3，起到選通晶體管3的柵電極作用。
本例中，對(duì)1個(gè)讀出放大器(S/A)4而言，采用經(jīng)由選擇電路5A、連接2條位線BLie、BLio(i＝1、2、…n)的單元陣列的結(jié)構(gòu)。并且，2條位線BLie、BLio經(jīng)由選擇電路5B，連接到屏蔽電源線BLSHIELD上。按照本構(gòu)造，讀出時(shí)，就可以應(yīng)用所謂的屏蔽位線讀出的辦法。
即，控制信號(hào)BLSe為“H”、控制信號(hào)BLS0為“L”時(shí)，N溝道MOS晶體管6A變成接通狀態(tài)，所以偶數(shù)編號(hào)的位線BLie與讀出放大器4電連接。這時(shí)，控制信號(hào)BIASe變?yōu)椤癓”、控制信號(hào)BIASo變?yōu)椤癏”，所以N溝道MOS晶體管7B為接通狀態(tài)，將屏蔽電位VSHIELD(例如，0V)供給奇數(shù)編號(hào)的位線BLio。
并且，控制信號(hào)BLSe為“L”、控制信號(hào)BLSo為“H”時(shí)，N溝道MOS晶體管7A變成接通狀態(tài)，所以奇數(shù)編號(hào)的位線BLi0電連接到讀出放大器4。這時(shí)，控制信號(hào)BIASe變?yōu)椤癏”、控制信號(hào)BIAS0變?yōu)椤癓”，所以N溝道MOS晶體管6B為接通狀態(tài)，將屏蔽電位VSHIELD(例如，0V)供給奇數(shù)編號(hào)的位線BLie。
另外，關(guān)于偶數(shù)和奇數(shù)，把左端的位線設(shè)定為開始、按照從0數(shù)起時(shí)的位線順序號(hào)。
這里，選擇電路5A、5B內(nèi)的N溝道MOS晶體管6A、6B、7A、7B，在擦除時(shí)，全部位線BL1e、…BLne，BL1o、…BLno都變成高電位(擦除電位)，所以由高壓MOS晶體管構(gòu)成。
就NAND型快速存儲(chǔ)器來(lái)說(shuō)，在寫入操作和擦除操作中，對(duì)浮置柵電極進(jìn)行由FN隧道電流引起的電荷注入/排出。
寫入時(shí)，例如，給選定的字線WLj加上20V的電壓，給單元P阱區(qū)域(存儲(chǔ)單元的溝道)CPWELL加上0V，而在擦除時(shí)，例如，給選定的NAND區(qū)內(nèi)的字線WL0、WL1、…WL15加上0V，給單元P阱區(qū)域(存儲(chǔ)單元的溝道)CPWELL加上20V。
在擦除時(shí)，全部位線BL1e、…BLne，BL1o、…BLno實(shí)際上成為浮置狀態(tài)。
然而，如給單元P阱區(qū)域CPWELL加上20V的電壓，在單元P阱區(qū)域CPWELL與位線BL1e、…BLne，BL1o、…BLno之間，變?yōu)檫B接正向偏壓的二極管(單元P阱區(qū)域+N層擴(kuò)散層)的形狀。其結(jié)果，位線BL1e、…BLne，BL1o、…BLno也被充電到大約20V。
這樣，在寫入操作或擦除操作中，選定的字線WLi或全部位線BL1e、…BLne，BL1o、…BLno都變成大約20V。因此，若這些布線與其它布線之間的電位差增大的話，布線間就會(huì)發(fā)生絕緣破壞，發(fā)生布線短路的問(wèn)題。
特別，近年來(lái)，隨著單元陣列的微細(xì)化的推進(jìn)，布線間的設(shè)計(jì)規(guī)則變得非常之狹窄。于是，單元陣列及其附近，發(fā)生由高電場(chǎng)引起布線短路的可能性變得很高，在確保可靠性方面，這個(gè)問(wèn)題成了不能避免的事。
以下，以非易失性半導(dǎo)體存儲(chǔ)器的位線為例，詳細(xì)說(shuō)明該問(wèn)題。
圖2表示在圖1的區(qū)域B所示部分的布線布局。圖3表示原封不動(dòng)地用圖象把圖2的布局轉(zhuǎn)換成電路圖的圖。
位線BL1e、BL1o、BL2e、BL2o在存儲(chǔ)器芯片內(nèi)作為金屬布線M1，按最小寬度、最小間隔進(jìn)行布局。
這里，所謂最小寬度，就是由光刻的加工技術(shù)決定的最小寬度；所謂最小間隔，雖然受光刻的加工技術(shù)影響，但原則上就是在布線間發(fā)生電壓(電位差)V1時(shí)不發(fā)生因絕緣破壞造成布線短路的最小間隔S1。
位線BL1e、BL2e分別經(jīng)由V1接觸塞、金屬布線MO和CS接觸塞，連接到N溝道MOS晶體管6B的N型漏區(qū)擴(kuò)散層。位線BL1o、BL2o分別經(jīng)由V1接觸塞、金屬布線MO和CS接觸塞，連接到N溝道MOS晶體管7B的N型漏區(qū)擴(kuò)散層。
屏蔽電源線BLSHIELD，經(jīng)由V1接觸塞、金屬布線MO和CS接觸塞，連接到N溝道MOS晶體管6B、7B的N型源區(qū)擴(kuò)散層。
另外，金屬布線MO是在硅襯底(N型擴(kuò)散層等)Si上的最下層金屬布線，它不經(jīng)由其它金屬布線，而是利用CS接觸塞直接連接。金屬布線M1就是金屬布線M0上面一層的金屬布線，即，位線BL1e、BL1o、BL2e、BL2o和屏蔽電源線BLSHIELD。
N溝道MOS晶體管6B、7B的柵電極，例如，由包括雜質(zhì)的導(dǎo)電性多晶硅膜構(gòu)成。
對(duì)本例的布線布局而言，位線BL1e、BL1o、BL2e、BL2o按最小寬度和最小間隔來(lái)布局，因此在接觸部分(V1接觸塞的上部)，位線BL1e、BL1o、BL2e、BL2o上不加條紋(fringe)。并且，V1接觸塞的尺寸比位線BL1e、BL1o、BL2e、BL2o的寬度要大。
因此，位線BL1e、BL1o、BL2e、BL2o與V1接觸塞之間的間隔比布線間不發(fā)生絕緣破壞的最小寬度還要窄。
具體點(diǎn)說(shuō)，圖2和圖3的例子中，在區(qū)域X1，位線BL1o與V1接觸塞之間的間隔比最小間隔要窄。并且，在區(qū)域X2，屏蔽電源線BLSHIELD與V1接觸塞之間的間隔也比最小間隔要窄。
其結(jié)果，在其變窄的部分，發(fā)生因電場(chǎng)集中造成的絕緣破壞，不能確保非易失性半導(dǎo)體存儲(chǔ)器的可靠性。
此外，對(duì)本例的布線布局而言，位線BL1e、BL1o、BL2e、BL2o按最小寬度和最小間隔來(lái)布局，同時(shí)屏蔽電源線BLSHIELD與位線BL1e、BL1o、BL2e、BL2o之間的間隔也設(shè)定為最小間隔。
但是，該最小間隔，由影響到位線BL1e、BL1o、BL2e、BL2o間的電壓V1決定。即，屏蔽電源線BLSHIELD與位線BL1e、BL1o、BL2e、BL2o之間，有時(shí)也施加比電壓V1還要大的電壓。
這時(shí)，在屏蔽電源線BLSHIELD與位線BL1e、BL1o、BL2e、BL2o之間，發(fā)生因電場(chǎng)集中而引起布線短路，不能確保非易失性半導(dǎo)體存儲(chǔ)器的可靠性。
圖4表示進(jìn)行擦除時(shí)的信號(hào)波形圖。
在從時(shí)刻t1到時(shí)刻t3，給單元P阱區(qū)域CPWELL加上20V作為擦除電壓。
這時(shí)，使位線BL1e、BL1o、BL2e、BL2o充電到約20V，具體地說(shuō)，充電到20V-Vf(Vf是單元P阱區(qū)域與N型擴(kuò)散層之間的正向偏壓)。另一方面，在從時(shí)刻t1到時(shí)刻t3，使屏蔽電源線BLSHIELD充電到Vcc(例如，約3V)。
所以，擦除時(shí)，例如，在圖2的位線BL1o與屏蔽電源線BLSHIELD之間，造成大約20V-Vcc的電位差。
特別是，在區(qū)域X1、X2中，位線BL1o與屏蔽電源線BLSHIELD之間的間隔變得比最小間隔還要狹窄。并且，如考慮到光刻時(shí)的接觸孔和布線的對(duì)準(zhǔn)偏移、加工形狀的離散等，也就有位線BL1o與屏蔽電源線BLSHIELD之間的間隔進(jìn)一步縮小的可能性。
因此，在位線BL1e、BL1o、BL2e、BL2o與屏蔽電源線BLSHIELD之間，因電場(chǎng)集中而發(fā)生布線短路的可能性是非常大的。
另外，一旦發(fā)生布線短路，擦除操作之際，例如，就是說(shuō)電荷從單元P阱區(qū)域泄漏到位線BL1o，進(jìn)而泄漏到屏蔽電源線BLSHIELD，不可能給單元P阱區(qū)域施加足夠大的擦除電壓。
其結(jié)果，產(chǎn)生不良的擦除操作，成為非易失性半導(dǎo)體存儲(chǔ)器可靠性降低的原因。
因此，現(xiàn)有技術(shù)存在著這樣的問(wèn)題隨著器件微細(xì)化，如果設(shè)計(jì)規(guī)則變得非常之小的話，在受高電壓影響的布線間發(fā)生短路的可能性增加。

發(fā)明內(nèi)容
本發(fā)明的目的在于通過(guò)提出一種用于削弱高電壓影響到布線間電場(chǎng)的布線布局，對(duì)于半導(dǎo)體器件的高電壓工作，謀求提高可靠性。
本發(fā)明第一方面的半導(dǎo)體器件包括以第1布線間隔布局的第1和第2布線；和以比所述第1布線間隔寬的第2布線間隔布局的第3和第4布線，所述第1布線間隔為小于0.12μm，是最小布線間隔，所述第3和第4布線間發(fā)生的最大電壓大于所述第1和第2布線間發(fā)生的最大電壓。
本發(fā)明第二方面的半導(dǎo)體器件包括以第1布線間隔布局的第1和第2布線；形成在與所述第1和第2布線同一布線層上、對(duì)于所述第1布線，以比所述第1布線間隔寬的第2布線間隔布局的第3布線；以及連接所述第2布線和所述第3布線的第1晶體管，所述第1布線間隔小于0.12μm，是最小布線間隔，所述第1和第3布線間發(fā)生的最大電壓大于所述第1和第2布線間發(fā)生的最大電壓。
本發(fā)明第三方面的半導(dǎo)體器件包括以第1布線間隔布局的第1和第2布線；形成在與所述第1和第2布線同一布線層上的第3布線；以及連接所述第2布線和所述第3布線的第1晶體管，其中，所述第1布線間隔小于0.12μm，是最小布線間隔，所述第1和第3布線間發(fā)生的最大電壓大于所述第1和第2布線間發(fā)生的最大電壓，所述第3布線設(shè)置在不與所述第1布線鄰接的位置。


圖1是表示NAND型快速存儲(chǔ)器的單元陣列部分的電路圖；圖2是表示現(xiàn)有布線布局的平面圖；圖3是用原封不動(dòng)的圖象置換圖2布局的電路圖；圖4是表示擦除操作的定時(shí)操作的波形圖；圖5是表示本發(fā)明的第1概念的圖；圖6是表示本發(fā)明的第2概念的圖；圖7是表示本發(fā)明的第3概念的圖；圖8是表示本發(fā)明實(shí)施例的布線布局的平面圖；圖9是用原封不動(dòng)的圖象置換圖8布局的電路圖；圖10是表示本發(fā)明實(shí)施例的布線布局的平面圖；圖11是用原封不動(dòng)的圖象置換圖10布局的電路圖；
圖12是表示本發(fā)明實(shí)施例的布線布局的平面圖。
具體實(shí)施例方式
下邊參照附圖詳細(xì)說(shuō)明本發(fā)明的半導(dǎo)體器件。
1.概念(1)第1概念圖5是表示本發(fā)明的第1概念的圖。
第1和第2布線都形成在同一布線層上，兩者之間，設(shè)定為最大加上電位差V1。并且，將第1和第2布線的間隔S1設(shè)為，至少在給第1與第2布線間施加電位差V1時(shí)不發(fā)生因絕緣破壞而引起布線短路的值。
當(dāng)給第1與第2布線間加上電位差V1時(shí)，該值有時(shí)也變成不發(fā)生因絕緣破壞而引起布線短路的最小值，有時(shí)也受光刻的加工技術(shù)限制。
這里，設(shè)定該最小值等于光刻的最小加工尺寸或設(shè)計(jì)規(guī)則(小于0.12μm的值)。即，將間隔S1定義為在給第1與第2布線間加上電位差V1時(shí)不發(fā)生因絕緣破壞而引起布線短路的最小值。
另一方面，第3和第4布線都形成在同一布線層上，兩者之間設(shè)定為最大加上電位差V2(＞V1)。第3和第4布線，既可以與第1和第2布線形成在同一布線層上，也可以形成在不同的布線層上。
這時(shí)，將第3與第4布線的間隔S2設(shè)定為大于間隔S1的值，具體地說(shuō)，至少設(shè)定為在給第3與第4布線間施加電位差V2時(shí)不發(fā)生因絕緣破壞引起布線短路的值。也就是說(shuō)，將間隔S2設(shè)定為在給第3與第4布線間施加電位差V2時(shí)不發(fā)生因絕緣破壞引起布線短路的最小值或大于該最小值的值。
(2)第2概念圖6是表示本發(fā)明第2概念的圖。
第1和第2布線都在同一布線層上形成，兩者之間設(shè)定為最大加上電位差V1。并且，將第1和第2布線的間隔設(shè)定為設(shè)計(jì)規(guī)則(例如，不足0.12μm的值)或光刻的最小加工尺寸。
就第2概念來(lái)說(shuō)，假定接觸塞的大小大于第2布線的寬度。這時(shí)，第1布線與接觸塞之間的間隔Sa就比第1布線與第2布線之間的間隔(設(shè)計(jì)規(guī)則或最小加工尺寸)還要狹窄。
在第2概念中，在給第1與第2布線間至少施加電位差V1時(shí)，將第1布線與接觸塞之間的間隔Sa設(shè)定為不發(fā)生因絕緣破壞引起布線短路的值。具體點(diǎn)說(shuō)，給第1與第2布線間施加電位差V1時(shí)，將間隔Sa設(shè)定為不發(fā)生因絕緣破壞引起布線短路的最小值。
另一方面，第3和第4布線都在同一布線層上形成，兩者之間設(shè)定為最大加上電位差V2(＞V1)。第3和第4布線既可以在與第1和第2布線同樣布線層上形成，也可以在不同的布線層上形成。
這時(shí)，第3布線與接觸塞之間的間隔Sb設(shè)定為大于間隔Sa的值，即，設(shè)定為在至少給第3與第4布線間施加電位差V2時(shí)不發(fā)生因絕緣破壞引起布線短路的值。具體點(diǎn)說(shuō)，將間隔Sb設(shè)定為在給第3與第4布線間施加電位差V2時(shí)不發(fā)生因絕緣破壞而引起布線短路的最小值或大于該最小值的值。
(3)第3概念圖7是表示本發(fā)明第3概念的圖。
第1和第2布線都形成在同一布線層上，兩者之間最大加上電位差V1。并且，將第1和第2布線的間隔S1設(shè)定為，在至少給第1與第2布線間施加電位差V1時(shí)不發(fā)生因絕緣破壞而引起布線短路的值。該值例如，等于光刻的最小加工尺寸或設(shè)計(jì)規(guī)則(不足0.12μm的值)。
另一方面，第3布線形成在與第1和第2布線同一布線層上，第1和第3布線間最大加上電位差V2(＞V1)。這時(shí)，第1與第3布線的間隔S2大于間隔S1的值，具體地說(shuō)，將其設(shè)定為至少在給第1與第3布線間施加電位差V2時(shí)不發(fā)生因絕緣破壞而引起布線短路的最小值或大于該最小值的值。
另外，第2布線和第3布線通過(guò)高壓MOS晶體管互相連接起來(lái)。
(4)數(shù)值例第1概念與決定了第1與第2布線間的間隔S1時(shí)、決定第2與第4布線間的間隔S2的布局辦法有關(guān)。第3概念涉及決定了第1與第2布線間的間隔S1時(shí)、決定第1與第3布線間的間隔S2的布局辦法。
就第1和第3概念來(lái)說(shuō)，在間隔S1與間隔S2之間，E(電場(chǎng))＝V1/S1＝V2/S2的關(guān)系成立。
此外，第2概念涉及在決定了第1布線與接觸塞之間的間隔Sa時(shí)決定第3布線與接觸塞之間的間隔Sb的布局辦法。
就第2概念來(lái)說(shuō)，在間隔Sa與間隔Sb之間，E(電場(chǎng))＝V1/Sa＝V2/Sb的關(guān)系成立。
以該關(guān)系為基礎(chǔ)，可以模擬S1、S2、Sa、和Sb的值。
例如，如果把V1固定于3.6V，而且把V2固定于20V，當(dāng)S1為0.1μm時(shí)，S2為0.56μm。并且，當(dāng)S1為0.09μm時(shí)，S2為0.50μm；當(dāng)S1為0.05μm時(shí)，S2為0.28μm；當(dāng)S1為0.03μm時(shí)，S2變?yōu)?.167μm；當(dāng)S1為0.025μm時(shí)，S2為0.14μm。
另外，這些數(shù)值S1、S2、Sa、Sb實(shí)際上就是布線加工后的布線間隔等。另一方面，布線加工時(shí)，混入了掩模對(duì)準(zhǔn)偏移等不確定因素。即，在布線加工前設(shè)計(jì)(design)上的布線間隔等(布局圖案制成時(shí)的尺寸)S1’、S2’、Sa’、S b’與布線加工后的布線間隔等之間，多少存在著變換差。
因此，決定設(shè)計(jì)上的布線間隔S1’、S2’、Sa’、Sb’等時(shí)，要考慮該變換差。
(5)總結(jié)這樣，根據(jù)芯片內(nèi)在成為最窄間隔S1、Sa的第1與第2布線間發(fā)生的最大電位差V1以及在第3與第4布線間或第1與第3布線間發(fā)生的最大電位差V2，決定第3與第4布線間的間隔S2的值或第1與第3布線間的間隔Sb的值。
由此，能夠容易地進(jìn)行受高電壓V2影響的選通晶體管3與第4布線或第1與第3布線的布局，同時(shí)關(guān)于半導(dǎo)體器件的高電壓工作，能夠提高可靠性。
2.實(shí)施例以下，具體地說(shuō)明本發(fā)明的實(shí)施例。
(1)第1例圖8表示有關(guān)本發(fā)明實(shí)施例的布線布局圖。圖9是用原封不動(dòng)的圖象把圖8的布局置換成電路圖的圖。
圖8的布局相當(dāng)于圖1的區(qū)域B部分，成為圖2的現(xiàn)有技術(shù)布局改進(jìn)后的形狀。
作為選擇電路的N溝道MOS晶體管6B、7B具有選擇施加屏蔽電源VSHIELD的位線的功能，同時(shí)，在擦除操作中具有防止位線BL1e、BL1o、BL2e、BL20的電位(約20V)傳送到屏蔽電源線BLSHIELD的功能。
擦除操作中，防止電荷從單元P阱區(qū)域CPWELL給位線BL1e、BL1o、BL2e、BL2o充電是非常困難的。另一方面，擦除操作中，屏蔽電源線BLSHIELD被充電到大約電源電位Vcc(例如，3V)。
所以，為了削弱同一布線層上所形成的位線BL1e、BL1o、BL2e、BL2o(包括V1接觸塞)與屏蔽電源線BLSHIELD(包括V1接觸塞)之間的電場(chǎng)，使兩者距離充分分開就行。理想的是，要使位線BL1e、BL1o、BL2e、BL2o與屏蔽電源線BLSHIELD，在布線寬度方向互相不相鄰接。
為此，本例中，大量地利用配置于作為金屬布線M1的位線BL1e、BL1o、BL2e、BL2o和屏蔽電源線BLSHIELD底下的金屬布線M0。
由圖1很清楚，屏蔽電源線BLSHIELD一側(cè)的所有選擇電路5B(N溝道MOS晶體管6B、7B)共同連接到屏蔽電源線BLSHIELD。
于是，本例中，用金屬布線M0共同連接多個(gè)(例如，2個(gè))選擇電路5B內(nèi)的N溝道MOS晶體管6B、7B的源極，并把該金屬布線M0延伸到不存在位線BL1e、BL1o、BL2e、BL2o的區(qū)域。
而且，在不存在該位線BL1e、BL1o、BL2e、BL2o的區(qū)域，借助于V1接觸塞，連接金屬布線M0和屏蔽電源線BLSHIELD(金屬布線M1)。
由此，可以實(shí)現(xiàn)使同一布線層上形成的位線BL1e、BL1o、BL2e、BL2o(包括V1接觸塞)和屏蔽電源線BLSHIELD(包括V1接觸塞)在布線的寬度方向互相不相鄰接的布線布局。
所以，位線BL1e、BL1o、BL2e、BL2o和屏蔽電源線BLSHIELD在同一布線層上不會(huì)接近到超過(guò)需要的情況，從而能實(shí)現(xiàn)提高半導(dǎo)體器件的高壓操作的可靠性。
另外，即使關(guān)于用于連接位線BL1e、BL1o、BL2e、BL2o和N溝道MOS晶體管6B、7B而設(shè)置的、作為中間層的金屬布線M0和用于連接屏蔽電源線BLSHIELD和N溝道MOS晶體管6B、7B而設(shè)置的、作為中間層的金屬布線M0，也有必要配置為防止因絕緣破壞引起布線短路而隔開足夠的距離。
(2)第2例圖10表示有關(guān)本發(fā)明實(shí)施例的布線布局圖。圖11是用原樣圖象把圖10的布局置換成電路圖的圖。
圖10的布局相當(dāng)于圖1的區(qū)域A部分。
作為選擇電路的N溝道MOS晶體管6B、7B具有選擇連接到讀出放大器S/A的位線的功能，同時(shí)，在擦除操作中具有防止位線BL1e、BL1o、BL2e、BL2o的電位(約20V)傳遞到讀出放大器S/A的功能。
擦除操作中，防止電荷從單元P阱區(qū)域CPWELL給位線BL1e、BL1o、BL2e、BL2o充電是非常困難的。另一方面，擦除操作中，將作為選擇電路的N溝道MOS晶體管6A、7A的柵極電位BLSe、BLSo設(shè)定為電源電位Vcc(例如，3V)，讀出放大器S/A一側(cè)分支前的位線BL1、BL2的電位成為Vcc-Vt(Vt是MOS晶體管的閾值電壓)的大小。
所以，為了削弱同一布線層上所形成的位線BL1e、BL1o、BL2e、BL2o(包括V1接觸塞)與位線BL1、BL2(包括V1接觸塞)之間的電場(chǎng)，使兩者距離充分分開就行。為此，本例中，大量地利用配置于作為金屬布線M1的位線BL1e、BL1o、BL2e、BL2o和位線BL1、BL2底下的金屬布線M0。
由圖1很清楚，關(guān)于位線BL1、BL2一側(cè)的布線布局，與屏蔽電源線BLSHIELD一側(cè)的布線布局不同，選擇電路5A(N溝道MOS晶體管6A、7A)必須一個(gè)個(gè)地連接到讀出放大器S/A。因而，本例中，不可能用金屬布線M0共同連接多個(gè)選擇電路5A內(nèi)的N溝道MOS晶體管6A、7A的源極。
于是，本例中，對(duì)每個(gè)選擇電路5A，把連接到N溝道MOS晶體管6A、7A的金屬布線M0延伸到稀疏配置了作為金屬布線M1的位線BL1e、BL1o、BL2e、BL2o的區(qū)域。
而且，在該位線BL1e、BL1o、BL2e、BL2o變得稀疏的區(qū)域，通過(guò)V1接觸塞來(lái)連接金屬布線M0和位線BL1、BL2(金屬布線M1)。
另外，把連接到N溝道MOS晶體管6A、7A的金屬布線M0延伸到?jīng)]有作為金屬布線M1的位線BL1e、BL1o、BL2e、BL2o區(qū)域的話，就更理想。
因此，可以實(shí)現(xiàn)使同一布線層上形成的位線BL1e、BL1o、BL2e、BL2o(包括V1接觸塞)和分支前的位線BL1、BL2在布線寬度方向互相不鄰接的布線布局。
并且，即使是在位線BL1e、BL1o、BL2e、BL2o和分支前的位線BL1、BL2，在布線寬度方向互相鄰接的情況下，如圖10和圖11的區(qū)域X4所示，此兩者間的間隔與位線BL1e、BL1o、BL2e、BL2o彼此的間隔比較，也充分寬大。
所以，位線BL1e、BL1o、BL2e、BL2o和分支前的位線BL1、BL2，在同一布線層上不會(huì)接近到超過(guò)需要的程度，關(guān)于半導(dǎo)體器件的高壓操作，能實(shí)現(xiàn)緩和布線間的電場(chǎng)和提高可靠性。
并且，由于位線BL1e、BL1o、BL2e、BL2o和分支前的位線BL1、BL2沒(méi)有因絕緣破壞而短路，所以讀出放大器S/A內(nèi)的MOS晶體管不受高電壓影響，能夠防止破壞其MOS晶體管的柵極和破壞結(jié)特性。
另外，即使對(duì)于用于連接位線BL1e、BL1o、BL2e、BL2o和N溝道MOS晶體管6B、7B而設(shè)置的、作為中間層的金屬布線M0，以及用于連接分支前的位線BL1、BL2和N溝道MOS晶體管6A、7A而設(shè)置的、作為中間層的金屬布線M0，也有必要配置為防止因絕緣破壞引起布線短路而隔開足夠的距離。
(3)第3例圖12表示有關(guān)本發(fā)明實(shí)施例的布線布局圖。
該布線布局是對(duì)圖8的布線布局的改進(jìn)。
圖8的例中，為了削弱同一布線層上形成的位線BL1e、BL1o、BL2e、BL2o與屏蔽電源線BLSHIELD之間的電場(chǎng)，利用布線層M0把兩者做成充分拉開的布局。因此，去掉布線間隔的極端窄的地方，能夠達(dá)成防止因絕緣破壞引起布線間短路的目的。
然而，圖8的例中，由于在布線寬度和布線間隔狹窄地方的圖形疏密程度變化較大，因而關(guān)于布線層M1的光刻和加工面，不是最合適的。
在本例中，在布線層M1上形成的位線BL1e、BL1o、BL2e、BL2o的周邊空白區(qū)域配置虛擬圖形(虛擬布線)DUMMY。
另外，位線BL1e、BL1o、BL2e、BL2o與虛擬圖形DUMMY的間隔，既可以與位線BL1e、BL1o、BL2e、BL2o彼此的間隔相同，或者，也可以比其要寬。
這樣，要是在位線BL1e、BL1o、BL2e、BL2o的周邊空白區(qū)域配置虛擬圖形DUMMY，關(guān)于布線層M1的光刻和加工能獲得良好的結(jié)果。
圖12的例中，在位線BL1e、BL1o、BL2e、BL2o的周邊空白區(qū)域，配置2條虛擬圖形DUMMY。這些虛擬圖形DUMMY都是浮置狀態(tài)，而且，也沒(méi)有加上電位。
這樣，按照本例，在實(shí)現(xiàn)緩和布線間發(fā)生的電場(chǎng)的目的的同時(shí)，對(duì)布線加工面也能實(shí)現(xiàn)加工精度優(yōu)良的布線布局。
3.其它關(guān)于本發(fā)明，雖然主要舉例說(shuō)明NAND型快速存儲(chǔ)器，但是本發(fā)明也能應(yīng)用于NAND型快速存儲(chǔ)器以外的非易失性半導(dǎo)體存儲(chǔ)器。
并且，雖然在實(shí)施例中舉例說(shuō)明加上高電壓的位線，但是本發(fā)明也能應(yīng)用于除位線以外的布線，例如，字線、一般的布線等。
此外，本發(fā)明也能應(yīng)用于非易失性半導(dǎo)體存儲(chǔ)器以外的半導(dǎo)體存儲(chǔ)器、邏輯LSI等半導(dǎo)體器件。
4.效果正如以上說(shuō)過(guò)的那樣，倘若采用本發(fā)明的半導(dǎo)體器件，按照用于削弱高電壓影響到布線間電場(chǎng)的新型布線布局，就能夠?qū)崿F(xiàn)提高半導(dǎo)體器件的高壓操作的可靠性。
其它的優(yōu)點(diǎn)和改進(jìn)，對(duì)本領(lǐng)域普通技術(shù)人員將是顯而易見。因此，本發(fā)明概括起來(lái)說(shuō)并不限于這里表示和描述的具體細(xì)節(jié)和各實(shí)施例。所以，在不脫離由所附權(quán)利要求書及其等同物所限定的本發(fā)明總構(gòu)思的精神或范圍的條件下，能夠作出各種各樣的改型。
權(quán)利要求
1.一種半導(dǎo)體器件包括以第1布線間隔布局的第1和第2布線；以及以比所述第1布線間隔寬的第2布線間隔布局的第3和第4布線，其中，所述第1布線間隔小于0.12μm，是最小的布線間隔，所述第3和第4布線間所產(chǎn)生的最大電壓大于所述第1和第2布線間產(chǎn)生的最大電壓。
2.按照權(quán)利要求1所述的半導(dǎo)體器件，其特征是所述第2布線連接到具有比所述第2布線寬度還寬的寬度的第1接觸塞，所述第1布線與所述第1接觸塞之間的距離比所述第1布線間隔窄。
3.按照權(quán)利要求2所述的半導(dǎo)體器件，其特征是所述第4布線連接到具有比所述第4布線寬度還寬的寬度的第2接觸塞，所述第3布線與所述第2接觸塞之間的距離比所述第2布線間隔窄。
4.按照權(quán)利要求1所述的半導(dǎo)體器件，其特征是所述第1和第2布線與所述第3和第4布線是在同一布線層上形成的。
5.按照權(quán)利要求1所述的半導(dǎo)體器件，其特征是所述第1和第2布線與所述第3和第4布線是在不同布線層上形成的。
6.按照權(quán)利要求1所述的半導(dǎo)體器件，還包括存儲(chǔ)單元陣列，其特征是所述第1和第2布線是配置在所述存儲(chǔ)單元陣列內(nèi)的布線。
7.按照權(quán)利要求1所述的半導(dǎo)體器件，還包括存儲(chǔ)單元陣列，其特征是所述第1和第2布線是配置在所述存儲(chǔ)單元陣列內(nèi)的位線。
8.按照權(quán)利要求1所述的半導(dǎo)體器件，其特征是在所述第1布線間隔S1、所述第1與第2布線間產(chǎn)生的最大電壓為V1、所述第3與第4布線間發(fā)生的最大電壓為V2的場(chǎng)合，所述第2布線間隔S2由式S2＝(V2/V1)×S1表示。
9.按照權(quán)利要求3所述的半導(dǎo)體器件，其特征是在所述第1布線與第1接觸塞之間的距離為Sa、所述第1與第2布線間發(fā)生的最大電壓為V1、所述第3與第4布線間發(fā)生的最大電壓為V2的場(chǎng)合，所述第3布線與所述第2接觸塞之間的距離Sb由式Sb＝(V2/V1)×Sa表示。
10.一種半導(dǎo)體器件，包括按第1布線間隔布局的第1和第2布線；形成在與所述第1和第2布線同一布線層上、對(duì)于所述第1布線，按比所述第1布線間隔寬的第2布線間隔布局的第3布線；以及連接所述第2布線和所述第3布線的第1晶體管，其特征是所述第1布線間隔小于0.12μm，是最小的布線間隔，所述第1與第3布線間發(fā)生的最大電壓大于所述第1與第2布線間發(fā)生的最大電壓。
11.按照權(quán)利要求11所述的半導(dǎo)體器件，其特征是所述第2布線經(jīng)由所述第2布線下面的布線層連接到所述第1晶體管，所述第3布線經(jīng)由所述第3布線下面的布線層連接到所述第1晶體管。
12.按照權(quán)利要求10所述的半導(dǎo)體器件，還包括存儲(chǔ)單元陣列，其特征是所述第1和第2布線是配置在所述存儲(chǔ)單元陣列內(nèi)的布線。
13.按照權(quán)利要求10所述的半導(dǎo)體器件，還包括存儲(chǔ)單元陣列，其特征是所述第1和第2布線是配置在所述存儲(chǔ)單元陣列內(nèi)的位線。
14.按照權(quán)利要求13所述的半導(dǎo)體器件，其特征是所述第3布線是用于在讀出操作時(shí)給所述第2布線施加規(guī)定電位的布線。
15.按照權(quán)利要求13所述的半導(dǎo)體器件，其特征是所述第3布線是用于把所述第2布線連接到讀出放大器的布線。
16.按照權(quán)利要求13所述的半導(dǎo)體器件，其特征是擦除操作時(shí)，所述晶體管變?yōu)閿嚅_狀態(tài)，所述第1和第2布線變?yōu)椴脸娢?，以及所述?布線變?yōu)殡娫措娢弧?br> 17.按照權(quán)利要求10所述的半導(dǎo)體器件，其特征是在所述第1布線間隔為S1、所述第1與第2布線間發(fā)生的最大電壓為V1、所述第1與第3布線間發(fā)生的最大電壓設(shè)為V2的場(chǎng)合，所述第2布線間隔S2由式S2＝(V2/V1)×S1表示。
18.按照權(quán)利要求10所述的半導(dǎo)體器件，其特征是所述第2布線連接到具有比所述第2布線寬度還寬的寬度的第1接觸塞，所述第1布線與所述第1接觸塞之間的距離比所述第1布線間隔窄。
19.按照權(quán)利要求18所述的半導(dǎo)體器件，其特征是所述第3布線連接到寬度大于所述第3布線寬度的第2接觸塞，所述第1布線與所述第2接觸塞之間的距離比所述第2布線間隔窄。
20.按照權(quán)利要求19所述的半導(dǎo)體器件，其特征是在所述第1布線與所述第1接觸塞之間的距離為Sa、所述第1與第2布線間發(fā)生的最大電壓為V1、所述第1與第3布線間發(fā)生的最大電壓為V2的場(chǎng)合，所述第1布線與所述第2接觸塞之間的距離Sb由式Sb＝(V2/V1)×Sa表示。
21.按照權(quán)利要求10所述的半導(dǎo)體器件，還包括連接到所述第1布線的第2晶體管，其特征是所述第1和第2晶體管是沿與所述第1和第2布線延伸的方向并列配置的。
22.按照權(quán)利要求21所述的半導(dǎo)體器件，其特征是所述第2晶體管連接到所述第1布線與所述第3布線之間。
23.一種半導(dǎo)體器件，包括按第1布線間隔布局的第1和第2布線；在與所述第1和第2布線同一布線層上形成的第3布線；以及連接所述第2布線和所述第3布線的第1晶體管，其特征是所述第1布線間隔小于0.12μm，是最小的布線間隔，所述第1和第3布線間發(fā)生的最大電壓大于所述第1和第2布線間發(fā)生的最大電壓，以及所述第3布線設(shè)置在不與所述第1布線鄰接的位置。
24.按照權(quán)利要求23所述的半導(dǎo)體器件，其特征是所述第2布線經(jīng)由緊靠著所述第2布線下面的布線層連接到所述第1晶體管，所述第3布線經(jīng)由緊靠著所述第3布線下面的布線層連接到所述第1晶體管。
25.按照權(quán)利要求23所述的半導(dǎo)體器件，還包括存儲(chǔ)單元陣列，其特征是所述第1和第2布線是配置在所述存儲(chǔ)單元陣列內(nèi)的布線。
26.按照權(quán)利要求23所述的半導(dǎo)體器件，還包括存儲(chǔ)單元陣列，其特征是所述第1和第2布線是配置在所述存儲(chǔ)單元陣列內(nèi)的位線。
27.按照權(quán)利要求26所述的半導(dǎo)體器件，其特征是所述第3布線是用于在讀出操作時(shí)給所述第2布線施加規(guī)定電位的布線。
28.按照權(quán)利要求26所述的半導(dǎo)體器件，其特征是所述第3布線是用于把所述第2布線連接到讀出放大器的布線。
29.按照權(quán)利要求26所述的半導(dǎo)體器件，其特征是在擦除操作時(shí)，所述晶體管變?yōu)閿嚅_狀態(tài)，所述第1和第2布線變?yōu)椴脸娢唬龅?布線變?yōu)殡娫措娢弧?br> 30.按照權(quán)利要求23所述的半導(dǎo)體器件，其特征是還包括鄰接所述第1或第2布線配置的第4布線，所述第4布線是設(shè)定為浮置狀態(tài)的虛擬布線。
全文摘要
將位線以最小寬度、最小間隔配置在芯片內(nèi)，給位線間加上最大第1電位差。當(dāng)給位線間加上第1電位差時(shí)，最小間隔是不發(fā)生因絕緣破壞而引起布線短路的值。該值也可以是設(shè)計(jì)規(guī)則或光刻工藝所確定的最小加工尺寸。在屏蔽電源線與位線之間施加大于第1電位差的第2電位差，但是在位線以最小間隔排列的區(qū)域，屏蔽電源線在布線寬度方向不與位線鄰接。
文檔編號(hào)H01L27/115GK1485910SQ03154829
公開日2004年3月31日 申請(qǐng)日期2003年8月20日 優(yōu)先權(quán)日2002年8月20日
發(fā)明者細(xì)野浩司, 中村寬, 今宮賢一, 一 申請(qǐng)人:株式會(huì)社東芝