專利名稱：制作溝渠電容淺溝絕緣的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種制作溝渠電容淺溝絕緣的方法，尤指一種可與邏輯制程(logic process)兼容的制作溝渠電容淺溝絕緣的方法。
背景技術(shù)：
隨著各種電子產(chǎn)品朝小型化發(fā)展的趨勢，DRAM組件的設(shè)計(jì)也必須符合高集成度、高密度的要求，而溝渠電容DRAM組件結(jié)構(gòu)即為業(yè)界所廣泛采用的高密度DRAM架構(gòu)之一，其是在半導(dǎo)體基材中蝕刻出深溝渠并于其內(nèi)制成溝渠電容，因而可有效縮小存儲(chǔ)單元的尺寸，妥善利用芯片空間。
請參閱圖1至圖5，圖1至圖5為習(xí)知制作溝渠電容淺溝絕緣的剖面示意圖。如圖1所示，半導(dǎo)體芯片1分為邏輯區(qū)域(logic area)11以及存儲(chǔ)數(shù)組區(qū)域(memory array area)12。圖一中半導(dǎo)體芯片1的存儲(chǔ)數(shù)組區(qū)域12內(nèi)已制作有多個(gè)深溝渠電容結(jié)構(gòu)20。一般，深溝渠電容結(jié)構(gòu)20的制作是先在硅基底10中藉由硬掩膜(hard mask)14蝕刻出深溝渠開口(圖未示)，然后于開口內(nèi)形成電容電極、電容介電層22、電容下電極(storage node)24以及頸氧化(collar oxide)層26。在深溝渠電容結(jié)構(gòu)20上方形成有凹陷缺口(recess)28。
如圖2所示，接著，于半導(dǎo)體芯片1上沉積一厚約3000至4000埃的摻雜硅玻璃層32，例如硼硅玻璃(BSG)層或硼磷硅玻璃(BPSG)層。摻雜硅玻璃層32是覆蓋在硬掩膜14上并填滿深溝渠電容結(jié)構(gòu)20上方的凹陷缺口28。
如圖3所示，接著，于摻雜硅玻璃層32上沉積一底部抗反射層(BARC)34，然后于底部抗反射層(BARC)34上涂布一光阻層，隨后并將光阻層以習(xí)知黃光制程加以微影成像，并加以烘烤后形成定義有存儲(chǔ)數(shù)組區(qū)域(memory arrayarea)12的淺溝絕緣圖案開口43以及定義有邏輯區(qū)域11淺溝絕緣圖案開口45的光阻掩膜36。
如圖4所示，接著進(jìn)行一等離子干蝕刻制程，利用光阻掩膜36作為蝕刻掩膜，經(jīng)由淺溝絕緣圖案開口43向下蝕刻底部抗反射層34、摻雜硅玻璃層32、硬掩膜14、硅基底10、一部份的電容下電極24以及頸氧化層26，形成絕緣淺溝53。同時(shí)，經(jīng)由淺溝絕緣圖案開口45向下蝕刻底部抗反射層34、摻雜硅玻璃層32、硬掩膜14以及硅基底10，以于邏輯區(qū)域11內(nèi)形成絕緣淺溝54。隨后，去除光阻掩膜36、底部抗反射層34以及摻雜硅玻璃層32。
最后，如圖5所示，于絕緣淺溝53以及絕緣淺溝54內(nèi)填入溝渠絕緣材料58，并加以平坦化，即完成習(xí)知溝渠電容淺溝絕緣的制作。
然而，上述習(xí)知溝渠電容淺溝絕緣的制作方法仍存有許多缺點(diǎn)。首先，由于深溝渠電容結(jié)構(gòu)20較為復(fù)雜，因此在進(jìn)行STI蝕刻時(shí)，蝕刻等離子的成分亦較為麻煩復(fù)雜而不易控制。這是因?yàn)樾纬山^緣淺溝53，需經(jīng)由淺溝絕緣圖案開口43向下蝕刻底部抗反射層34、摻雜硅玻璃層32、硬掩膜14、硅基底10、一部份的電容下電極24以及頸氧化層26。再者，習(xí)知溝渠電容淺溝絕緣的制作方法需利用較厚的摻雜硅玻璃層32作為掩膜，導(dǎo)致較差的臨界尺寸(criticaldimension，CD)均勻度以及在疏/密(iso/dense)圖案間的CD偏差。此外，習(xí)知溝渠電容淺溝絕緣的制作方法并無法與邏輯制程兼容。

發(fā)明內(nèi)容
據(jù)此，本發(fā)明的主要目的在于提供一種改良的溝渠電容淺溝絕緣的制作方法，可與邏輯制程兼容，并解決上述問題。
本發(fā)明的上述目的是由如下技術(shù)方案來實(shí)現(xiàn)的。
方案一一種溝渠電容淺溝絕緣的制作方法，包含有提供一半導(dǎo)體基底，其上具有一硬掩膜，其中該半導(dǎo)體基底表面區(qū)分為邏輯區(qū)域(logic area)以及存儲(chǔ)數(shù)組區(qū)域(memory array area)，該存儲(chǔ)數(shù)組區(qū)域內(nèi)已制作有多個(gè)深溝渠電容結(jié)構(gòu)，各該深溝渠電容結(jié)構(gòu)包含有電容電極、電容介電層、電容下電極(storage node)以及頸氧化(collar oxide)層；其特征是于該半導(dǎo)體基底上沉積一介電層；將該介電層平坦化至該硬掩膜表面，剩余的介電層則填滿該深溝渠電容結(jié)構(gòu)上方的凹陷缺口；于該半導(dǎo)體基底上沉積一緩沖層；于該緩沖層上沉積一底部抗反射層(BARC)；于該底部抗反射層上形成定義有存儲(chǔ)數(shù)組區(qū)域淺溝絕緣圖案開口以及定義有邏輯區(qū)域淺溝絕緣圖案開口的光阻掩膜；進(jìn)行一等離子干蝕刻，經(jīng)由該存儲(chǔ)數(shù)組區(qū)域淺溝絕緣圖案開口以及邏輯區(qū)域淺溝絕緣圖案開口，利用該介電層以及該頸氧化層作為蝕刻掩膜，保護(hù)各該深溝渠電容結(jié)構(gòu)，選擇性地蝕刻該底部抗反射層、該緩沖層、該硬掩膜，最后蝕刻該半導(dǎo)體基底，分別形成存儲(chǔ)數(shù)組區(qū)域絕緣淺溝以及邏輯區(qū)域絕緣淺溝；去除該光阻掩膜以及該底部抗反射層；以及于該存儲(chǔ)數(shù)組區(qū)域絕緣淺溝以及邏輯區(qū)域絕緣淺溝內(nèi)填入溝渠絕緣材料。
所述的制作溝渠電容淺溝絕緣的方法，其特征是將該介電層平坦化的方法是利用進(jìn)行一化學(xué)機(jī)械研磨(chemical mechanical polishing，CMP)制程，以該硬掩膜為研磨停止層，將該介電層平坦化至該硬掩膜表面。
所述的制作溝渠電容淺溝絕緣的方法，其特征是該硬掩膜包含有氮化硅。
所述的制作溝渠電容淺溝絕緣的方法，其特征是該緩沖層是由氮化硅所構(gòu)成。
所述的制作溝渠電容淺溝絕緣的方法，其特征是該緩沖層的厚度約為500埃。
方案二一種制作溝渠電容淺溝絕緣的方法，包含有提供一半導(dǎo)體基底，其上具有一硬掩膜，其中該半導(dǎo)體基底上已制作有多個(gè)深溝渠電容結(jié)構(gòu)，各該深溝渠電容結(jié)構(gòu)包含有電容電極、電容介電層、電容下電極以及頸氧化層；其特征是于該半導(dǎo)體基底上沉積一介電層；將該介電層平坦化至該硬掩膜表面，剩余的介電層則填滿該深溝渠電容結(jié)構(gòu)上方的凹陷缺口；于該半導(dǎo)體基底上沉積一緩沖層；于該緩沖層上形成定義有淺溝絕緣圖案開口的光阻掩膜；進(jìn)行一等離子干蝕刻，經(jīng)由該淺溝絕緣圖案開口，利用該介電層以及該頸氧化層作為蝕刻掩膜，保護(hù)各該深溝渠電容結(jié)構(gòu)，選擇性地蝕刻該緩沖層、該硬掩膜，最后蝕刻該半導(dǎo)體基底，形成絕緣淺溝；去除該光阻掩膜；以及于該絕緣淺溝內(nèi)填入溝渠絕緣材料。
所述的制作溝渠電容淺溝絕緣的方法，其特征是該緩沖層上另形成有一底部抗反射層。
所述的制作溝渠電容淺溝絕緣的方法，其特征是將該介電層平坦化的方法是利用進(jìn)行一化學(xué)機(jī)械研磨制程，以該硬掩膜為研磨停止層，將該介電層平坦化至該硬掩膜表面。
所述的制作溝渠電容淺溝絕緣的方法，其特征是該硬掩膜包含有氮化硅。
所述的制作溝渠電容淺溝絕緣的方法，其特征是該緩沖層是由氮化硅所構(gòu)成。
所述的制作溝渠電容淺溝絕緣的方法，其特征是該緩沖層的厚度約為500埃。
在本發(fā)明的最佳實(shí)施例中，揭露了一種溝渠電容淺溝絕緣的制作方法，包含有提供一半導(dǎo)體基底，其上具有一硬掩膜，其中該半導(dǎo)體基底上已制作有多個(gè)深溝渠電容結(jié)構(gòu)，各該深溝渠電容結(jié)構(gòu)包含有電容電極、電容介電層、電容下電極以及頸氧化層；于該半導(dǎo)體基底上沉積一介電層；將該介電層平坦化至該硬掩膜表面，剩余的介電層則填滿該深溝渠電容結(jié)構(gòu)上方的凹陷缺口；于該半導(dǎo)體基底上沉積一緩沖層；于該緩沖層上形成定義有淺溝絕緣圖案開口的光阻掩膜；進(jìn)行一等離子干蝕刻，經(jīng)由該淺溝絕緣圖案開口，利用該介電層以及該頸氧化層作為蝕刻掩膜，保護(hù)各該深溝渠電容結(jié)構(gòu)，選擇性地蝕刻該緩沖層、該硬掩膜，最后蝕刻該半導(dǎo)體基底，形成絕緣淺溝；以及于該絕緣淺溝內(nèi)填入溝渠絕緣材料。
本發(fā)明的優(yōu)點(diǎn)在于相較于先前技術(shù)，本發(fā)明在深溝渠電容結(jié)構(gòu)完成后，于深溝渠電容結(jié)構(gòu)上的凹陷缺口填入硅氧介電層，隨后覆上一氮化硅緩沖層，最后以選擇性蝕刻形成淺溝絕緣。如此，即可避免使用過厚的摻雜硅玻璃層32，因此可以控制CD均勻度。此外，本發(fā)明由于不蝕刻深溝渠電容結(jié)構(gòu)20，因此在進(jìn)行淺溝絕緣的蝕刻時(shí)所使用的蝕刻配方較為單純而容易控制。此外，本發(fā)明制程更可以兼容于邏輯制程。
為讓本發(fā)明的上述目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合附圖，作詳細(xì)說明如下。


圖1至圖5為習(xí)知制作溝渠電容淺溝絕緣的剖面示意圖。
圖6至圖11為本發(fā)明可與邏輯制程兼容的溝渠電容淺溝絕緣制作方法的剖面示意圖。
具體實(shí)施例方式
請參閱圖6至圖11，圖6至圖11為本發(fā)明可與邏輯制程兼容的溝渠電容淺溝絕緣制作方法的剖面示意圖，其中相同或類似的組件與區(qū)域仍沿用相同的符號。如圖6所示，半導(dǎo)體芯片1分為邏輯區(qū)域(logic area)11以及存儲(chǔ)數(shù)組區(qū)域(memory array area)12。圖1中半導(dǎo)體芯片1的存儲(chǔ)數(shù)組區(qū)域12內(nèi)已制作有多個(gè)深溝渠電容結(jié)構(gòu)20。深溝渠電容結(jié)構(gòu)20的制作是先在硅基底10中藉由硬掩膜(hard mask)14蝕刻出深溝渠開口(圖未示)，然后于開口內(nèi)形成電容電極、電容介電層22、電容下電極(storage node)24以及頸氧化(collar oxide)層26。在深溝渠電容結(jié)構(gòu)20上方形成有凹陷缺口(recess)28。
如圖7所示，接著于半導(dǎo)體芯片1上沉積一介電層，較佳為以高密度等離子化學(xué)氣相沉積(high-density plasma chemical vapor deposition，HDPCVD)法所形成的硅氧層。接著，進(jìn)行一化學(xué)機(jī)械研磨(chemical mechanicalpolishing，CMP)制程，以硬掩膜14為研磨停止層，將介電層平坦化至硬掩膜14表面。剩余的介電層62則填滿深溝渠電容結(jié)構(gòu)20上方的凹陷缺口28。此時(shí)，半導(dǎo)體芯片1具有一接近平坦的表面輪廓。
如圖8所示，接著于半導(dǎo)體芯片1表面上沉積一厚約500埃的緩沖層64。緩沖層64可以為氮化硅或氮氧化硅(SiON)，較佳為氮化硅，但不限于此。如圖九所示，于緩沖層64上沉積一底部抗反射層(BARC)34，然后于底部抗反射層34上涂布一光阻層，隨后并將光阻層以習(xí)知黃光制程加以微影成像，并加以烘烤后形成定義有存儲(chǔ)數(shù)組區(qū)域12的淺溝絕緣圖案開口43以及定義有邏輯區(qū)域11淺溝絕緣圖案開口45的光阻掩膜36。在其它實(shí)施例中，亦可省略底部抗反射層34。
如圖10所示，接著進(jìn)行等離子干蝕刻，經(jīng)由淺溝絕緣圖案開口43以及淺溝絕緣圖案開口45，并利用介電層62以及頸氧化層26作為蝕刻掩膜，保護(hù)各該深溝渠電容結(jié)構(gòu)20，選擇性地蝕刻底部抗反射層34、緩沖層64、硬掩膜14，最后蝕刻硅基底10，分別形成存儲(chǔ)數(shù)組區(qū)域12的絕緣淺溝53以及邏輯區(qū)域11的絕緣淺溝54。由圖中可看出，蝕刻絕緣淺溝所使用的等離子成分，僅針對底部抗反射層34、緩沖層64、硬掩膜14以及硅基底10選擇性的蝕刻，而對介電層62以及頸氧化層26具高蝕刻選擇比，因此對于深溝渠電容結(jié)構(gòu)20上方的破壞較小，藉此在存儲(chǔ)數(shù)組區(qū)域12內(nèi)形成如圖中的T型剖面絕緣淺溝53。
最后，如圖11所示，再去除光阻掩膜36以及底部抗反射層34，然后于絕緣淺溝53以及絕緣淺溝55內(nèi)填入溝渠絕緣材料58，并加以平坦化，即完成本發(fā)明溝渠電容淺溝絕緣的制作。
本發(fā)明已完全符合專利法所規(guī)定的產(chǎn)業(yè)利用性、新穎性及進(jìn)步性等法定要件，爰依專利法提出申請，敬請?jiān)敳椴①n準(zhǔn)本案專利。
以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種溝渠電容淺溝絕緣的制作方法，包含有提供一半導(dǎo)體基底，其上具有一硬掩膜，其中該半導(dǎo)體基底表面區(qū)分為邏輯區(qū)域(logic area)以及存儲(chǔ)數(shù)組區(qū)域(memory array area)，該存儲(chǔ)數(shù)組區(qū)域內(nèi)已制作有多個(gè)深溝渠電容結(jié)構(gòu)，各該深溝渠電容結(jié)構(gòu)包含有電容電極、電容介電層、電容下電極(storage node)以及頸氧化(collar oxide)層；其特征是于該半導(dǎo)體基底上沉積一介電層；將該介電層平坦化至該硬掩膜表面，剩余的介電層則填滿該深溝渠電容結(jié)構(gòu)上方的凹陷缺口；于該半導(dǎo)體基底上沉積一緩沖層；于該緩沖層上沉積一底部抗反射層(BARC)；于該底部抗反射層上形成定義有存儲(chǔ)數(shù)組區(qū)域淺溝絕緣圖案開口以及定義有邏輯區(qū)域淺溝絕緣圖案開口的光阻掩膜；進(jìn)行一等離子干蝕刻，經(jīng)由該存儲(chǔ)數(shù)組區(qū)域淺溝絕緣圖案開口以及邏輯區(qū)域淺溝絕緣圖案開口，利用該介電層以及該頸氧化層作為蝕刻掩膜，保護(hù)各該深溝渠電容結(jié)構(gòu)，選擇性地蝕刻該底部抗反射層、該緩沖層、該硬掩膜，最后蝕刻該半導(dǎo)體基底，分別形成存儲(chǔ)數(shù)組區(qū)域絕緣淺溝以及邏輯區(qū)域絕緣淺溝；去除該光阻掩膜以及該底部抗反射層；以及于該存儲(chǔ)數(shù)組區(qū)域絕緣淺溝以及邏輯區(qū)域絕緣淺溝內(nèi)填入溝渠絕緣材料。
2.根據(jù)權(quán)利要求1所述的制作溝渠電容淺溝絕緣的方法，其特征是將該介電層平坦化的方法是利用進(jìn)行一化學(xué)機(jī)械研磨(chemical mechanicalpolishing，CMP)制程，以該硬掩膜為研磨停止層，將該介電層平坦化至該硬掩膜表面。
3.根據(jù)權(quán)利要求1所述的制作溝渠電容淺溝絕緣的方法，其特征是該硬掩膜包含有氮化硅。
4.根據(jù)權(quán)利要求1所述的制作溝渠電容淺溝絕緣的方法，其特征是該緩沖層是由氮化硅所構(gòu)成。
5.根據(jù)權(quán)利要求1所述的制作溝渠電容淺溝絕緣的方法，其特征是該緩沖層的厚度約為500埃。
6.一種制作溝渠電容淺溝絕緣的方法，包含有提供一半導(dǎo)體基底，其上具有一硬掩膜，其中該半導(dǎo)體基底上已制作有多個(gè)深溝渠電容結(jié)構(gòu)，各該深溝渠電容結(jié)構(gòu)包含有電容電極、電容介電層、電容下電極以及頸氧化層；其特征是于該半導(dǎo)體基底上沉積一介電層；將該介電層平坦化至該硬掩膜表面，剩余的介電層則填滿該深溝渠電容結(jié)構(gòu)上方的凹陷缺口；于該半導(dǎo)體基底上沉積一緩沖層；于該緩沖層上形成定義有淺溝絕緣圖案開口的光阻掩膜；進(jìn)行一等離子干蝕刻，經(jīng)由該淺溝絕緣圖案開口，利用該介電層以及該頸氧化層作為蝕刻掩膜，保護(hù)各該深溝渠電容結(jié)構(gòu)，選擇性地蝕刻該緩沖層、該硬掩膜，最后蝕刻該半導(dǎo)體基底，形成絕緣淺溝；去除該光阻掩膜；以及于該絕緣淺溝內(nèi)填入溝渠絕緣材料。
7.根據(jù)權(quán)利要求6所述的制作溝渠電容淺溝絕緣的方法，其特征是該緩沖層上另形成有一底部抗反射層。
8.根據(jù)權(quán)利要求6所述的制作溝渠電容淺溝絕緣的方法，其特征是將該介電層平坦化的方法是利用進(jìn)行一化學(xué)機(jī)械研磨制程，以該硬掩膜為研磨停止層，將該介電層平坦化至該硬掩膜表面。
9.根據(jù)權(quán)利要求6所述的制作溝渠電容淺溝絕緣的方法，其特征是該硬掩膜包含有氮化硅。
10.根據(jù)權(quán)利要求6所述的制作溝渠電容淺溝絕緣的方法，其特征是該緩沖層是由氮化硅所構(gòu)成。
11.根據(jù)權(quán)利要求6所述的制作溝渠電容淺溝絕緣的方法，其特征是該緩沖層的厚度約為500埃。
全文摘要
本發(fā)明提供一種制作溝渠電容淺溝絕緣的方法，包含提供一半導(dǎo)體基底，其上具有一硬掩膜，其中該半導(dǎo)體基底上已制作有多個(gè)深溝渠電容結(jié)構(gòu)，各深溝渠電容結(jié)構(gòu)包含有電容電極、電容介電層、電容下電極以及頸氧化層；于該半導(dǎo)體基底上沉積一介電層；將該介電層平坦化至該硬掩膜表面，剩余的介電層則填滿該深溝渠電容結(jié)構(gòu)上方的凹陷缺口；于該半導(dǎo)體基底上沉積一緩沖層；于該緩沖層上形成定義有淺溝絕緣圖案開口的光阻掩膜；進(jìn)行一等離子干蝕刻，經(jīng)由該淺溝絕緣圖案開口，利用該介電層以及該頸氧化層作為蝕刻掩膜，保護(hù)各該深溝渠電容結(jié)構(gòu)，選擇性地蝕刻該緩沖層、該硬掩膜，最后蝕刻該半導(dǎo)體基底，形成絕緣淺溝；以及于該絕緣淺溝內(nèi)填入溝渠絕緣材料。
文檔編號H01L21/822GK1595639SQ0315690
公開日2005年3月16日 申請日期2003年9月12日 優(yōu)先權(quán)日2003年9月12日
發(fā)明者蘇怡男, 孫嘉駿 申請人:聯(lián)華電子股份有限公司