專利名稱：半導體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種半導體器件及其制造方法，特別適用于將DRAM混載于邏輯晶片的所謂DRAM混載邏輯大規(guī)模集成電路(LSI)。
背景技術(shù)：
近幾年來，已將混載高性能邏輯電路和DRAM存儲器部分的DRAM混載器件實際應(yīng)用于要求小型化和大電容的存儲器—電容和高速資料傳送速度的多媒體機器中。DRAM混載器件從大的方面區(qū)分為溝渠電容器型和堆疊電容器型。溝渠電容器型為DRAM存儲單元(memory cell)的信息存儲部分的電容器設(shè)于半導體襯底的溝渠內(nèi)；堆疊電容器型電容器或電極三維堆疊于半導體襯底主面的上方。
另一方面，作為可更簡便形成存儲單元的器件，混載使用柵極絕緣膜作為電容絕緣膜、使用柵極作為板形電極的所謂平面型(MOS構(gòu)造)DRAM及邏輯電路的器件最近再次受到注目。
(發(fā)明所要解決的課題)然而，關(guān)于上述以前DRAM混載邏輯電路，分別有如下的缺點。
對于用作制造上述溝渠型電容器型或堆疊型DRAM混載器件的工序，除了存儲單元晶體管的外，還要在其上形成存儲單元電容器，所以追加了復雜的工序。其結(jié)果，有以下缺點不僅用作設(shè)計變更等的開發(fā)周期或制造器件所需的周期變長，而且器件的優(yōu)質(zhì)品率的提高更加困難，制造成本也變得更高。
此外，關(guān)于平面型DRAM混載器件，雖然用作制造其的工序簡短、單純，但因存儲單元的尺寸比堆疊電容器型或溝渠型電容器型更大而有下述缺點將大電容的DRAM混載于邏輯電路就變得困難。
發(fā)明內(nèi)容
本發(fā)明的目的，在于提供一種不追加復雜的工序，而實現(xiàn)簡單地將希望電容器DRAM混載于邏輯電路的器件的半導體器件及其制造方法。
本發(fā)明的半導體器件，是在半導體層設(shè)置具有存儲單元晶體管和電容器的DRAM存儲單元而形成的半導體器件，上述存儲單元晶體管，具有設(shè)于上述半導體層上的柵極絕緣膜、設(shè)于上述柵極絕緣膜上的柵極、在上述半導體層內(nèi)設(shè)于上述柵極兩側(cè)方的源極擴散層和源極擴散層及覆蓋上述柵極側(cè)面的第一側(cè)壁，上述電容器具有板形電極具有填充挖入上述半導體層所形成的電容器用溝渠的下部與和上述柵極對向的上部；電容絕緣膜沿著上述電容器用溝渠壁面形成于上述板形電極下方，介于上述板形電極下部和上述半導體層的間；及，第二側(cè)壁由覆蓋上述板形電極上部側(cè)面的絕緣膜構(gòu)成，用上述第一及第二側(cè)壁覆蓋上述源極擴散層全體。
由此，可得到DRAM存儲單元，其一面具有襯底上的階差小的溝渠電容器構(gòu)造，一面以小面積具有大電容。而且，用第一及第二側(cè)壁覆蓋源極擴散層，所以可抑制源極擴散層的硅化物(silicide)化或雜質(zhì)侵入，而可抑制存儲單元的漏電流。
也可以具備儲存節(jié)點(storage node)用擴散層，其在上述半導體層內(nèi)沿著上述電容器用溝渠壁面夾住上述電容絕緣膜而和上述板形電極下部對向般地所形成。
上述源極擴散層具有自行對準地形成于上述柵極的第一雜質(zhì)擴散層和自行對準地形成于上述第一側(cè)壁、比上述第一雜質(zhì)擴散層含有高濃度雜質(zhì)的第二雜質(zhì)擴散層，上述源極擴散層具有自行對準地形成于上述柵極的第一雜質(zhì)擴散層，由此在存儲單元晶體管動作時，可得到在源極擴散層因電場緩和而可靠性提高等效果。
在上述存儲單元晶體管的上述源極擴散層的至少一部分上設(shè)有硅化物層，在上述存儲單元晶體管的上述源極擴散上未設(shè)硅化物層，由此可一面謀求源極接點電阻的降低，一面謀求漏電的減少。
由具備覆蓋上述存儲單元晶體管及上述存儲單元電容器的層間絕緣膜、形成于上述層間絕緣膜上的復數(shù)位線、在上述層間絕緣膜上介于上述復數(shù)位線彼此間的自由和上述位線共同的導體膜形成的屏蔽線及貫通上述層間絕緣膜而互相連接上述屏蔽線和上述板形電極的連接構(gòu)件，將屏蔽線用板形電極接點連接于板形電極，所以可透過屏蔽線固定板形電極的電位。因此，可抑制板形電極的電位的頻繁變化，可提高對電容絕緣膜的電荷保持能力。而且，屏蔽線由和位線共同的導體膜形成，所以由采取此構(gòu)造，不會引起工序的增大。
上述電容器的板形電極和上述存儲單元晶體管的柵極由共同的導體膜形成，所以可因工序簡化而減少制造成本和縮小存儲器尺寸。
具備邏輯晶體管，其具有設(shè)于上述半導體層上的柵極和設(shè)于上述半導體層內(nèi)的源極、源極區(qū)域，上述邏輯晶體管的柵極由和上述電容器的板形電極及上述存儲單元晶體管的柵極共同的導體膜形成，所以可廉價提供所謂的DRAM、邏輯混載型半導體器件。
上述柵極絕緣膜和上述電容絕緣膜使用共同的絕緣膜形成，所以可謀求制造成本的降低。
本發(fā)明的半導體器件的制造方法，是具備具有柵極絕緣膜、柵極、源極擴散層及源極擴散層的存儲單元晶體管和具有板形電極及電容絕緣膜的電容器，包含以下工序(a)蝕刻上述半導體層一部分，形成電容器用溝渠；(b)上述工序(a)的后，使用填充上述電容器用溝渠的由熱氧化膜構(gòu)成的底層氧化膜及抗蝕膜蝕刻上述半導體層一部分而形成分離用溝渠的后，在上述分離用溝渠內(nèi)埋入絕緣膜而形成溝渠分離；(c)上述工序(b)的后，分別除去上述抗蝕膜及上述底層氧化膜；(d)上述工序(c)的后，在上述電容器用溝渠壁面上形成電容絕緣膜；(e)上述工序(d)的后，遍及上述電容器用溝渠內(nèi)及上述半導體層上面上形成導體膜；及，(f)將上述導體膜形成圖案，在活性區(qū)域上形成上述存儲單元晶體管的柵極，同時形成填充上述電容器用溝渠的電容器的板形電極。
由此方法，因兩次氧化膜的形成及除去而使電容器溝渠壁面，即儲存節(jié)點擴散層表面清潔化且平滑化，所以可得到具有厚度比較均勻的電容絕緣膜的具有穩(wěn)定電容特性的電容器。
由進一步包含以下工序(g)上述工序(f)的后，以上述柵極為掩膜在上述活性區(qū)域內(nèi)摻雜雜質(zhì)離子，在位于上述半導體層內(nèi)的上述柵極兩側(cè)方的區(qū)域形成兩個第一雜質(zhì)擴散層；及，(h)上述工序(g)的后，形成第一、第二絕緣膜側(cè)壁，其分別覆蓋上述柵極及上述板形電極的各側(cè)面，同時全體覆蓋上述兩個第一雜質(zhì)擴散層中位于上述柵極一板形電極間的一方第一雜質(zhì)擴散層，在成為源極擴散層的一方第一雜質(zhì)擴散層，在其的后的工序形成硅化物層或可抑制雜質(zhì)侵入。
由進一步包含下述工序(i)上述工序(h)的后，以上述柵極及第一、第二側(cè)壁為掩膜在上述活性區(qū)域摻雜雜質(zhì)離子，在上述兩個第一雜質(zhì)擴散層中他方第一雜質(zhì)擴散層內(nèi)摻雜比上述工序(g)更高濃度的雜質(zhì)離子，形成第二雜質(zhì)擴散層，用第一、第二雜質(zhì)擴散層構(gòu)成存儲單元晶體管的源極擴散層，所以可形成動作時電場緩和功能高的存儲單元晶體管。
由進一步包含下述工序(j)上述工序(i)的后，使上述第二雜質(zhì)擴散層上部硅化物化，形成硅化物層，可形成源極接點電阻小且漏電少的存儲單元。
由包含以下工序(k)形成覆蓋上述板形電極及柵極的層間絕緣膜；及，(l)形成貫通上述層間絕緣膜而連接于上述源極擴散層的位線接點及位線和貫通上述層間絕緣膜而連接于上述板形電極的板形電極接點及屏蔽布線，不引起工序數(shù)增大而可形成抑制板形電極電位變動的功能高的電荷保持能力高的電容器。
也可以進一步包含以下工序在上述工序(a)的后且上述工序(c)前，用熱氧化法在上述電容器用溝渠壁面上形成摻雜保護用氧化膜的后，在上述半導體層中位于上述摻雜保護用氧化膜下方的區(qū)域?qū)腚s質(zhì)，形成儲存節(jié)點用擴散層；及，形成上述儲存節(jié)點用擴散層的后，除去上述摻雜保護用氧化膜。
在形成上述儲存節(jié)點用擴散層的工序，可從上述摻雜保護用氧化膜上方進行上述雜的離子摻雜或等離子體摻雜。
上述半導體器件更具備具有柵極及源極、源極擴散層的邏輯晶體管，由在上述工序(b)，在上述邏輯晶體管形成區(qū)域也形成溝渠分離，在上述工序(e)，在上述邏輯晶體管形成區(qū)域也形成上述導體膜，在上述工序(f)，從上述導體膜形成上述邏輯晶體管的柵極，可用簡易工序形成DRAM、邏輯混載型半導體器件。
在上述工序(d)，由在上述存儲單元晶體管的活性區(qū)域上使用和上述電容絕緣膜共同的膜形成上述柵極絕緣膜，可謀求制造成本的降低。
圖1為表示關(guān)于本發(fā)明第一實施形態(tài)的半導體器件中存儲器部分結(jié)構(gòu)的平面圖。
圖2(a)、圖2(b)分別為圖1所示的IIa-IIa線的剖面圖及IIb-IIb線的剖面圖。
圖3(a)～圖3(e)為表示第一實施形態(tài)的半導體器件制造中前半部分的剖面圖。
圖4(a)～圖4(d)為表示第一實施形態(tài)的半導體器件制造中后半部分的剖面圖。
圖5(a)～圖5(c)為表示本發(fā)明第二實施形態(tài)的半導體器件制造中前半部分的剖面圖。
圖6(a)～圖6(c)為表示第二實施形態(tài)的半導體器件制造中后半部分的剖面圖。
(符號說明)10 硅襯底 17b 低濃度源極擴散層11 阱 18源極擴散層12 淺溝渠分離 19高濃度n型擴散層14 柵極絕緣膜 20源極、源極擴散層15 電容絕緣膜 25絕緣膜側(cè)壁16a柵極26絕緣膜側(cè)壁16b板形電極30層間絕緣膜16c柵極31位線接點16d硅化物層32位線17a高濃度源極擴散層33屏蔽線
34板形電極接點具體實施方式
(第1實施形態(tài))圖1為表示關(guān)于本發(fā)明第一實施形態(tài)的半導體器件中存儲器部分結(jié)構(gòu)的平面圖。圖2(a)、圖2(b)分別為圖1所示的IIa-IIa線的剖面圖及IIb-IIb線的剖面圖。又，在圖2(a)表示半導體器件的存儲器區(qū)域Rmemo及邏輯電路區(qū)域Rlogc的截面構(gòu)造，但在圖1及圖2(b)，邏輯電路區(qū)域Rlogc的平面構(gòu)造及截面構(gòu)造的圖示則被省略。
如圖1及圖2(a)、圖2(b)所示，本實施形態(tài)的半導體器件具有p型硅襯底10、設(shè)于硅襯底10的存儲器區(qū)域Rmemo的p阱11a、設(shè)于硅襯底10的邏輯電路區(qū)域Rlogc的n阱11b和p阱11c及包圍存儲器區(qū)域Rmemo的p阱11a底部的深部n阱11d，具有所謂的三重阱(triple well)構(gòu)造。此外，具備區(qū)劃存儲器區(qū)域Rmemo的活性區(qū)域的淺溝渠分離12a和區(qū)劃邏輯電路區(qū)域Rlogc的活性區(qū)域的淺溝渠分離12b。
而且，在存儲器區(qū)域Rmemo，在p阱11a上設(shè)有具有柵極16a、柵極絕緣膜14a、絕緣膜側(cè)壁25a、含有低濃度n型雜質(zhì)的低濃度源極擴散層17b、含有高濃度n型雜質(zhì)的高濃度源極擴散層17a、源極擴散層18及硅化物層16d的存儲單元晶體管Trm和具有板形電極16b、起作用作為儲存節(jié)點的n型擴散層19、電容絕緣膜15及絕緣膜側(cè)壁25b的溝渠型電容器Cpt。此處，用高濃度源極擴散層17a及低濃度源極擴散層17b構(gòu)成源極擴散層，用高濃度源極擴散層17a、低濃度源極擴散層17b及硅化物層16d構(gòu)成存儲單元晶體管的源極區(qū)域。另一方面，源極擴散層18全體只由含有低濃度n型雜質(zhì)的低濃度雜質(zhì)擴散層所構(gòu)成。此外，源極擴散層18為兩個絕緣膜側(cè)壁25a、25b所覆蓋，所以在源極擴散層18上未形成硅化物層，因此源極區(qū)域只由源極擴散層18所構(gòu)成。
此外，在邏輯電路區(qū)域Rlogc設(shè)有具有柵極16c、柵極絕緣膜14b、絕緣膜側(cè)壁26及p型源極、源極擴散層19的p溝道型MIS晶體管(pMIS)和具有柵極16c、柵極絕緣膜14b、絕緣膜側(cè)壁26及n型源極、源極擴散層20的n溝道型MIS晶體管(nMIS)。
而且，在襯底全體沉積層間絕緣膜30，設(shè)有貫通層間絕緣膜30而連接于存儲器區(qū)域Rmemo的存儲單元晶體管Trm的高濃度源極擴散層17a的位線接點31及連接于位線接點31、延伸于層間絕緣膜30上的位線32。此存儲器區(qū)域Rmemo構(gòu)造為所謂的開放式(open)位線構(gòu)造。
又，在邏輯電路區(qū)域Rlogc也設(shè)有貫通層間絕緣膜30而到達源極、源極擴散層19、20的源極接點及源極接點或貫通層間絕緣膜30而接觸到柵極16c的柵極接點等，但這些構(gòu)件不是關(guān)于本發(fā)明本質(zhì)的部分，所以省略圖示。
此處，本實施形態(tài)的第一特征是源極擴散層18為兩個側(cè)壁25a、25b所覆蓋，而且其結(jié)果，在源極擴散層18上不形成硅化物層，在源極區(qū)域，和高濃度源極擴散層17a同程度含有高濃度雜質(zhì)的擴散層不存在而僅和低濃度源極擴散層17b同程度含有低濃度雜質(zhì)的源極擴散層18存在。此外，本實施形態(tài)的第二特征是下述的點在存儲器區(qū)域Rmemo的層間絕緣膜30上設(shè)有和位線32大致平行延伸的屏蔽線33與貫通層間絕緣膜30而連接屏蔽線33和板形電極16b的板形電極接點31，此屏蔽線33設(shè)于和位線32相同布線層。而且，屏蔽線33構(gòu)成如下再連接于上層的布線(未圖示)，從此上層的布線透過屏蔽線33施加電源電壓VDD和接地電壓Vss間的中間電壓(例如VDD/2)給板形電極16b。屏蔽線33特別在開放式位線構(gòu)造是必要的構(gòu)件，本來是為抑制兩側(cè)位線32彼此的電氣信號干擾所設(shè)。
本實施形態(tài)用兩個絕緣膜側(cè)壁25a、25b覆蓋源極擴散層18，所以在側(cè)壁形成的后的工序可抑制源極擴散層18被硅化物化或各種雜質(zhì)侵入源極擴散層18。而且，由可抑制此各種雜質(zhì)侵入或在源極擴散層18上不形成硅化物層，可減少透過源極擴散層18的漏電。
此外，屏蔽線33為板形電極接點34所連接于板形電極16b，透過屏蔽線33固定板形電極16b的電位。即，由本實施形態(tài)，可抑制板形電極16b的電位頻繁變化，可提高對電容絕緣膜的電荷保持能力。而且，此屏蔽線33如后所述，是由和位線32相同的導體膜所形成圖案，所以由采取此構(gòu)造，不會引起工序的增大。因此，由本實施形態(tài)，可一面采取所謂的開放式位線方式的布局，一面抑制板形電極16b的電位頻繁變化。此外，由和存儲單元晶體管的柵極16a共同的導體膜形成板形電極16b，所以可縮小存儲單元尺寸。
其次，就本發(fā)明第一實施形態(tài)的半導體器件的制造方法加以說明。圖3(a)～圖3(e)及圖4(a)～圖4(d)為表示本實施形態(tài)的半導體器件工序的剖面圖。但是，在圖3(a)～圖3(e)及圖4(a)～圖4(d)中，只圖示了存儲器區(qū)域Rmemo，邏輯電路區(qū)域Rlogc的圖示則省略了。
首先，在圖3(a)所示的工序，在p型硅襯底10上形成例如厚度220nm的SiO2膜的后，形成將要形成電容器用溝渠的區(qū)域開口的抗蝕掩膜(未圖示)。然后，使用抗蝕掩膜將SiO2膜形成圖案，由此形成氧化膜掩膜51。然后，由使用氧化膜掩膜51的干式蝕刻，在硅襯底10形成電容器用溝渠52。
其次，在圖3(b)所示的工序，用熱氧化在硅襯底10中露出的部分(電容器用溝渠52壁面)上形成厚度約20nm的摻雜保護作用氧化膜53。此摻雜保護用氧化膜53是用作弄圓電容器用溝渠52的邊緣部分，同時使其表面清潔化、平滑化。其次，使用氧化膜掩膜51作為摻雜掩膜，摻雜砷離子(As+)，形成做為儲存節(jié)點的n型擴散層19。
其次，在圖3(c)所示的工序中，除去氧化膜掩膜51及摻雜保護用氧化膜53的后，在襯底上依次形成厚度20nm的熱氧化膜的氧化硅膜55和厚度95nm的氮化硅膜54的后，使氮化硅膜54中位于溝渠上方的部分平整。
其次，在圖3(d)所示的工序，在氮化硅膜54上形成將要形成淺溝渠的區(qū)域開口的抗蝕掩膜(未圖示)，使用抗蝕掩膜進行干式蝕刻，形成氮化膜掩膜54a及底層氧化膜55a。再者，使用氮化膜掩膜54a等作為掩膜進行干式蝕刻，由此在硅襯底10形成淺溝渠56。此時，雖然未圖示，但在邏輯電路區(qū)域Rlogc也形成淺溝渠。
其次，在圖3(e)所示的工序中，于襯底上沉積氧化硅膜(未圖示)的后，用CMP使氧化硅膜和氮化膜掩膜54a平坦化。由此，在淺溝渠56內(nèi)埋入氧化硅膜，形成淺溝渠分離12a。此時，在邏輯電路區(qū)域Rlogc也形成如圖2(a)所示的淺溝渠分離12b。其后，用濕式蝕刻選擇地除去氮化膜掩膜54a后，再用濕式蝕刻除去底層氧化膜55a。在那個時候，淺溝渠分離12a的表面部分也被蝕刻，但對于整個厚度只是蝕刻微小厚度部分。再有，使用覆蓋邏輯電路區(qū)域Rlogc一部分抗蝕掩膜(未圖示)，在硅襯底10中存儲器區(qū)域Rmemo和邏輯電路區(qū)域Rlogc的一部分進行磷離子(P+)的摻雜，遍及存儲器區(qū)域Rmemo和邏輯電路區(qū)域Rlogc的一部分形成深部n阱11d(參考圖2(a))。再者，使用覆蓋邏輯電路區(qū)域Rlogc的p溝道型晶體管形成區(qū)域的抗蝕掩膜(未圖示)，在硅襯底10中存儲器區(qū)域Rmemo和邏輯電路區(qū)域Rlogc的一部分進行硼離子(B+)的摻雜，形成存儲器區(qū)域Rmemo的p阱11a和邏輯電路區(qū)域Rlogc的p阱11c(參考圖2(a))。此外，使用覆蓋存儲器區(qū)域Rmemo和邏輯電路Rlogc的n溝道型晶體管形成區(qū)域的抗蝕掩膜(未圖示)，進行磷離子(P+)的摻雜，在邏輯電路區(qū)域Rlogc形成n阱11b(參考圖2(a))。又，雖然在圖2(a)未圖示，但在存儲器區(qū)域Rmemo及邏輯電路區(qū)域Rlogc，在淺溝渠分離12a、12b的正下方摻雜溝渠阻絕層用的雜質(zhì)，在晶體管的溝渠區(qū)域下方摻雜沖穿阻絕層用的雜質(zhì)。
又，本實施形態(tài)在形成淺溝渠分離12a的后，形成深部阱11d、p阱11a、11c及n阱11b，但也可以在形成圖3(a)所示的電容器用溝渠52前形成這些阱。
其次，在圖4(a)所示的工序，形成做為存儲器區(qū)域Rmemo的電容絕緣膜15及柵極絕緣膜14a、邏輯電路區(qū)域Rlogc的柵極絕緣膜14b的厚度2～6nm的熱氧化膜的后，在其上沉積厚度200nm的多晶硅膜。其后，由將多晶硅膜及熱氧化膜形成圖案，在存儲器區(qū)域Rmemo形成溝渠型電容器的電容絕緣膜15及板形電極16b和存儲單元晶體管的柵極絕緣膜14a及柵極16a。此外，雖然在圖4(a)未圖示，但在邏輯電路區(qū)域Rlogc形成p溝道型MIS晶體管及n溝道型MIS晶體管的柵極絕緣膜14b及柵極16c(參考圖2(a))。又，在多晶硅膜的圖案形成的前，多晶硅膜中也可以在p溝道型MIS晶體管及n溝道型MIS晶體管雙方或成為p溝道型MIS晶體管的柵極的部分進行用作降低柵極電阻雜質(zhì)離子的摻雜。
其后，在存儲器區(qū)域Rmemo的存儲單元晶體管及邏輯電路區(qū)域Rlogc的n溝道型MIS晶體管摻雜延伸(extension)用濃度的砷離子。由此，在存儲器區(qū)域Rmemo形成低濃度源極擴散層17b及源極擴散層18，在邏輯電路區(qū)域Rlogc形成n溝道型MIS晶體管的延伸區(qū)域。此時，存儲單元晶體管的源極擴散層18形成如下和為儲存節(jié)點的n型擴散層19重疊。此外，雖然未圖示，但在邏輯電路區(qū)域Rlogc摻雜p溝道型MIS晶體管的延伸用濃度的氟化硼離子，形成p溝道型MIS晶體管的延伸區(qū)域。
其次，在圖4(b)所示的工序，在襯底上的全面依次沉積氧化硅膜及氮化硅膜的后，進行異向蝕刻，在存儲單元晶體管的柵極16a側(cè)面上形成絕緣膜側(cè)壁25a。此時，在溝渠型電容器的板形電極16b側(cè)面上也形成絕緣膜側(cè)壁25b。而且，存儲單元晶體管的源極擴散層18為兩個絕緣膜側(cè)壁25a、25b所覆蓋。此外，在邏輯電路區(qū)域Rlogc。在p溝道型MIS晶體管及n溝道型MIS晶體管的各柵極16c側(cè)面上也形成絕緣膜側(cè)壁26(參考圖2(a))。其后，以柵極16a、絕緣膜側(cè)壁25a、25b為掩膜，進行砷離子(As+)的摻雜，在存儲器區(qū)域Rmemo的低濃度源極擴散層17b及其下方的區(qū)域形成高濃度源極擴散層17a。但是，存儲單元晶體管的源極擴散層18為兩個絕緣膜側(cè)壁25a、25b所覆蓋，所以在此工序中，源極擴散層18不摻入高濃度n型雜質(zhì)，不形成高濃度源極擴散層。
此外，在邏輯電路區(qū)域Rlogc也摻雜p溝道型MIS晶體管及n溝道型MIS晶體管的高濃度源極、源極擴散層用的雜質(zhì)離子，形成源極、源極擴散層19、20(參考圖2(a))。
其次，在圖4(c)所示的工序，進行用作各層低電阻化的自行對準硅化物(salicide)工序。此時，在存儲器區(qū)域Rmemo，柵極16a、板形電極16b的上部成為硅化鈷層，源極擴散層17a的上部成為硅化鈷層16d。此外，如圖2(a)所示，在邏輯電路區(qū)域Rlogc，柵極16c及源極、源極擴散層19、20的上部也成為硅化鈷層。另一方面，存儲單元晶體管的源極擴散層18為兩個絕緣膜側(cè)壁25a、25b所覆蓋，所以在此工序中，硅化物層不形成于源極擴散層18上。
其次，在圖4(d)所示的工序，在襯底上沉積厚度900nm的氧化硅膜的后，利用CMP進行平坦化，形成層間絕緣膜30。再者，貫通層間絕緣膜30而形成分別到達存儲器區(qū)域Rmemo的高濃度源極擴散層17a上的硅化鈷層16d、板形電極16b(的硅化物層)的接觸孔的后，由用鎢等填充各接觸孔，形成位線接點31及板形電極接點34。又，在邏輯電路區(qū)域Rlogc也形成源極、源極接點(在圖2(a)未圖示)。其后，在層間絕緣膜30上沉積厚度400nm的鋁合金膜(或銅合金膜)的后，將其形成圖案，由此形成位線32及屏蔽線33。由此，可得到圖1及圖2(a)、圖2(b)所示的半導體器件的構(gòu)造。
又，本實施形態(tài)使用熱氧化膜作為柵極絕緣膜14a及電容絕緣膜15加以說明，但可使用例如氧化膜、氧氮化膜、氧化膜/氮化膜層疊膜的ON膜、氧化膜/氮化膜/氧化膜層疊膜的ONO膜、高介電膜的HfO2膜、ZrO2膜等作為共同的絕緣膜。此外，在邏輯電路區(qū)域Rlogc上，大多按照晶體管種類設(shè)有兩種、三種等復數(shù)種類柵極絕緣膜厚度。而且，邏輯電路區(qū)域Rlogc的各晶體管的柵極絕緣膜14b也不只是氧化膜，也可以是氧氮化膜、氧化膜/氮化膜疊膜的ON膜、氧化膜/氮化膜/氧化膜層疊膜的ONO膜、高介電膜的HfO2膜、ZrO2膜等。
由本實施形態(tài)的制造方法，形成圖3(a)所示的淺溝渠的工序的后，在形成圖4(a)所示的電容絕緣膜15的工序的前，在圖3(b)所示的工序和圖3(c)所示的工序，實施兩次氧化工序和兩次氧化膜除去工序，所以可容易弄圓電容器用溝渠的角部形狀，同時溝渠的壁面被清潔化、平滑化，所以的后所形成的電容絕緣膜15的特性提高。所謂此特性提高，意味著例如膜厚被大致均勻化，減少透過電容絕緣膜15的漏電或電容值的偏差變小等，因此電荷保持功能穩(wěn)定。
此外，源極擴散層18為兩個絕緣膜側(cè)壁25a、25b所覆蓋，所以在側(cè)壁形成的后的工序，源極擴散層18被硅化物或可抑制各種雜質(zhì)侵入源極擴散層18。而且，可抑制此各種雜質(zhì)侵入或在源極擴散層18上不形成硅化物層，由此可減少透過源極擴散層18的漏電。
再者，由本實施形態(tài)的制造方法，可用共同的工序形成貫通層間絕緣膜30的位線接點31及板形電極接點34，并且位線32及屏蔽線33亦可由共同的金屬膜同時形成。因此，不引起工序數(shù)增大而可實現(xiàn)用作板形電極16b電位穩(wěn)定化的構(gòu)造。
特別是在形成邏輯電路區(qū)域Rlogc的MIS晶體管的柵極絕緣膜的前，可形成存儲器區(qū)域Rmemo的電容器用溝渠52，所以不會使用因于邏輯電路區(qū)域Rlogc的源極、源極擴散層的雜質(zhì)擴散等的晶體管性能惡化，可廉價制造具有溝渠型電容器的DRAM混載型邏輯LSI。
此外，由和存儲單元晶體管的柵極16a或邏輯電路區(qū)域Rlogc的MIS晶體管的柵極16c相同的導體膜(多晶硅膜)形成溝渠型電容器的板形電極16b，所以可謀求工序的簡化。
(第2實施形態(tài))其次，就本發(fā)明第二實施形態(tài)的半導體器件的制造方法加以說明。在本實施形態(tài)也是所形成的半導體器件的構(gòu)造和圖1及圖2(a)、圖2(b)所示的構(gòu)造相同，但工序的程序不同。圖5(a)～圖5(c)及圖6(a)～圖6(c)表示本實施形態(tài)的半導體器件工序的剖面圖。但是，在圖5(a)～圖5(c)及圖6(a)～圖6(c)只圖示了存儲器區(qū)域Rmemo，邏輯電路區(qū)域Rlogc的圖示則省略。又，在本實施形態(tài)也是各元件厚度或雜質(zhì)濃度和第一實施形態(tài)相同，所以省略其敘述。
首先，在圖5(a)所示的工序，在p型硅襯底10上形成例如厚度220nm的SiO2膜的后，形成將要形成電容器用溝渠的區(qū)域開口的抗蝕掩膜(未圖示)。然后，使用抗蝕掩膜將SiO2膜形成圖案，由此形成氧化膜掩膜51。然后，由使用氧化膜掩膜51的干蝕刻，在硅襯底10形成電容器用溝渠52。
其次，在圖5(b)所示的工序中，除去氧化膜掩膜51的后，在電容器用溝渠52內(nèi)及硅襯底10上依次形成厚度20nm的氧化硅膜55和厚度95nm的氮化硅膜54，利用例如CMP進行氮化硅膜54的平坦化。
其次，在圖5(c)所示的工序中，在氮化硅膜54上形成將要形成淺溝渠的區(qū)域開口的抗蝕掩膜(未圖示)，使用抗蝕掩膜進行干式蝕刻，形成氮化膜掩膜54a及底層氧化膜55a。再者，使用氮化膜掩膜54a等作為掩膜進行干式蝕刻，由此在硅襯底10形成淺溝渠56。此時，雖然未圖示，但在邏輯電路區(qū)域也形成淺溝渠。
其次，在圖6(a)所示的工序，進行和第一實施形態(tài)的圖3(e)所示的工序同樣的處理，在襯底上沉積氧化硅膜 (未圖示)的后，用CMP使氧化硅膜和氮化膜掩膜54a平坦化。由此，在淺溝渠56內(nèi)埋入氧化硅膜，形成淺溝渠分離12a。此時，在邏輯電路區(qū)域Rlogc也形成如圖2(a)所示的淺溝渠分離12b。其后，用濕式蝕刻選擇地除去氮化膜掩膜54a的后，再用濕式蝕刻除去底層氧化膜55a。
其后，在電容器用溝渠52內(nèi)及硅襯底10上形成摻雜保護用氧化膜53，再在摻雜保護用氧化膜53上形成抗蝕掩膜58，使用此抗蝕掩膜58作為摻雜掩膜，摻雜砷離子(As+)，形成做為儲存節(jié)點的n型擴散層19。此時，在抗蝕掩膜58的橫向尺寸設(shè)定余量(margin)，以便的后所形成的存儲單元晶體管的源極擴散層和n型擴散層19重疊。
其次，在圖6(b)所示的工序，除去抗蝕掩膜58的后，用濕式蝕刻除去摻雜保護用氧化膜53。再者，使用覆蓋邏輯電路區(qū)域Rlogc一部分抗蝕掩膜(未圖示)，在硅襯底10中存儲器區(qū)域Rmemo和邏輯電路區(qū)域Rlogc的一部分進行磷離子(P+)的摻雜，遍及存儲器區(qū)域Rmemo和邏輯電路區(qū)域Rlogc的一部分形成深部n阱11d(參考圖2(a))。再者，使用覆蓋邏輯電路區(qū)域Rlogc的p溝道型晶體管形成區(qū)域的抗蝕掩膜(未圖示)，在硅襯底10中存儲器區(qū)域Rmemo和邏輯電路區(qū)域Rlogc的一部分進行硼離子(B+)的摻雜，形成存儲器區(qū)域Rmemo的p阱11a和邏輯電路區(qū)域Rlogc的p阱11c(參考圖2(a))。此外，使用覆蓋存儲器區(qū)域Rmemo和邏輯電路Rlogc的n溝道型晶體管形成區(qū)域的抗蝕掩膜(未圖示)，進行磷離子(P+)的摻雜，在邏輯電路區(qū)域Rlogc形成n阱11b(參考圖2(a))。又，雖然在圖2(a)未圖示，但在存儲器區(qū)域Rmemo及邏輯電路區(qū)域Rlogc，在淺溝渠分離12a、12b的正下方摻雜溝渠阻絕層用的雜質(zhì)，在晶體管的溝渠區(qū)域下方摻雜沖穿阻絕層用的雜質(zhì)。
又，本實施形態(tài)在形成淺溝渠分離12a的后，形成深部阱11d、p阱11a、11c及n阱11b，但也可以在形成圖5(a)所示的電容器用溝渠52前形成這些各阱。
其次，在圖6(c)所示的工序中，形成做為存儲器區(qū)域Rmemo的電容絕緣膜15、柵極絕緣膜14a、邏輯電路區(qū)域Rlogc的柵極絕緣膜14b的熱氧化膜的后，在其上沉積厚度200nm的多晶硅膜。其后，由將多晶硅膜及熱氧化膜形成圖案，在存儲器區(qū)域Rmemo形成溝渠型電容器的電容絕緣膜15及板形電極16b和存儲單元晶體管的柵極絕緣膜14a及柵極16a。此外，雖然在圖6(c)未圖示，但在邏輯電路區(qū)域Rlogc形成p溝道型MIS晶體管及n溝道型MIS晶體管的柵極絕緣膜14b及柵極16c(參考圖2(a))。又，在多晶硅膜的圖案形成的前，多晶硅膜中也可以在p溝道型MIS晶體管及n溝道型MIS晶體管雙方或成為p溝道型MIS晶體管的柵極的部分進行用作降低柵極電阻雜質(zhì)離子的摻雜。
其后，在存儲器區(qū)域Rmemo的存儲單元晶體管及邏輯電路區(qū)域Rlogc的p溝道型MIS晶體管摻雜延伸(extension)用濃度的砷離子。由此，在存儲器區(qū)域Rmemo形成低濃度源極擴散層17b及源極擴散層18，在邏輯電路區(qū)域Rlogc形成n溝道型MIS晶體管的延伸區(qū)域。此時，存儲單元晶體管的源極擴散層18形成如下和為儲存節(jié)點的n型擴散層19重疊。此外，雖然未圖示，但在邏輯電路區(qū)域Rlogc摻雜p溝道型MIS晶體管的延伸用濃度的氟化硼離子，形成p溝道型MIS晶體管的延伸區(qū)域。
雖然其后的工序的圖示省略了，但進行和第一實施形態(tài)的圖4(b)～圖4(d)所示的工序相同的工序。由此，可得到圖1及圖2(a)、圖2(b)所示的半導體器件的構(gòu)造。而且，在本實施形態(tài)也是存儲單元晶體管源極擴散層18為兩個絕緣側(cè)壁25a、25b(參考圖2(a))所覆蓋，所以在源極擴散層18不摻入高濃度n型雜質(zhì)，不形成高濃度源極擴散層，并且硅化物層不形成于源極擴散層18上。
又，本實施形態(tài)使用熱氧化膜作為柵極絕緣膜14a及電容絕緣膜15加以說明，但可使用例如氧化膜、氧氮化膜、氧化膜/氮化膜層疊膜的ON膜、氧化膜/氮化膜/氧化膜層疊膜的ONO膜、高介電膜的HfO2膜、ZrO2膜等作為共同的絕緣膜。此外，在邏輯電路區(qū)域Rlogc，大多按照晶體管種類設(shè)有兩種、三種等復數(shù)種類柵極絕緣膜厚度。而且，邏輯電路區(qū)域Rlogc的各晶體管的柵極絕緣膜14b也不只是氧化膜，也可以是氧氮化膜、氧化膜/氮化膜疊膜的ON膜、氧化膜/氮化膜/氧化膜層疊膜的ONO膜、高介電膜的HfO2膜、ZrO2膜等。
由本實施形態(tài)的制造方法，從圖5(b)所示的工序起，在圖6(b)所示的工序的前，實施兩次氧化工序和兩次氧化膜除去工序，所以可容易弄圓溝渠的角部形狀，同時溝渠的壁面被清潔化、平滑化，所以的后所形成的電容絕緣膜15的特性提高。所謂此特性提高，意味著例如膜厚被大致均勻化，減少透過電容絕緣膜15的漏電或電容值的偏差變小等，因此電荷保持功能穩(wěn)定。
此外，源極擴散層18為兩個絕緣膜側(cè)壁25a、25b所覆蓋，所以在側(cè)壁形成的后的工序，源極擴散層18被硅化物或可抑制各種雜質(zhì)侵入源極擴散層18。而且，可抑制此各種雜質(zhì)侵入或在源極擴散層18上不形成硅化物層，由此可減少透過源極擴散層18的漏電。
此外，由本實施形態(tài)的制造方法，和第一實施形態(tài)同樣，可用共同的工序形成貫通層間絕緣膜30的位線接點31及板形電極34，并且位線32及屏蔽線33亦可由共同的金屬膜同時形成。因此，不引起工序數(shù)增大而可實現(xiàn)用作板形電極16b電位穩(wěn)定化的構(gòu)造。
再者，在形成邏輯電路區(qū)域Rlogc的MIS晶體管的柵極絕緣膜的前，可形成存儲器區(qū)域Rmemo的電容器用溝渠52，所以不會使用因于邏輯電路區(qū)域Rlogc的源極、源極擴散層的雜質(zhì)擴散等的晶體管性能惡化，可廉價制造具有溝渠型電容器的DRAM混載型邏輯LSI。
(其他實施形態(tài))上述各實施形態(tài)是就將本發(fā)明適用于具有存儲器區(qū)域和邏輯電路區(qū)域的DRAM、邏輯混載型半導體器件的例加以說明，但本發(fā)明的半導體器件亦可適用于沒有邏輯電路區(qū)域而只有DRAM的半導體器件。
上述各實施形態(tài)是就將本發(fā)明適用于具備溝渠型存儲電容部分的存儲器器件的例加以說明，但本發(fā)明并不限于這種實施形態(tài)，亦可適用于具備平面型存儲電容部分或堆疊型存儲電容部分的存儲器器件及RAM、邏輯混載型半導體器件。
此外，在上述各實施形態(tài)以存儲單元晶體管為n溝道型晶體管，但存儲單元晶體管也可以是p溝道型晶體管。由以存儲單元晶體管為p溝道型晶體管，也可以不采取三重阱構(gòu)造，所以有下述優(yōu)點可減少工序的掩膜數(shù)。這種情況，需要形成n阱以取代p阱11a，形成p型擴散層以取代n型擴散層19，形成高濃度p型擴散層以取代高濃度源極擴散層17a，以存儲單元晶體管的源極擴散層18及低濃度源極擴散層17b均為p型區(qū)域。而且，不需要相當于深部n阱11d的阱。
又，上述實施形態(tài)的圖3(b)、圖6(a)所示的工序由使用氧化膜掩膜的離子摻雜，形成成為儲存節(jié)點的n型擴散層，但可使用等離子體摻雜法以取代離子摻雜法。
此外，上述各實施形態(tài)將共同(同一)的絕緣膜形成圖案而形成電容絕緣膜和柵極絕緣膜，但也可以由互相不同的膜分別形成這些膜。
再者，上述各實施形態(tài)在溝渠型電容器Cpt的電容器用溝渠52表面部形成起作用作為儲存節(jié)點的n型擴散層19，但未必需要形成起作用作為儲存節(jié)點的擴散層。如此，在不形成起作用作為儲存節(jié)點的擴散層的情況，由施加電位給板形電極，在電容絕緣膜下方的襯底表面形成反轉(zhuǎn)層，由此反轉(zhuǎn)層電氣連接于源極擴散層，實現(xiàn)作為儲存節(jié)點電極的功能。
(發(fā)明效果)由本發(fā)明，可即可盡量抑制工序數(shù)增加，又可抑制透過源極擴散層的漏電流，因此可實現(xiàn)具備存儲保持功能高的存儲器部分的半導體器件及其制造方法。
權(quán)利要求
1.一種半導體器件，在半導體層上設(shè)置具有存儲單元晶體管和電容器的DRAM存儲單元而構(gòu)成，其特征為上述存儲單元晶體管包括柵極絕緣膜設(shè)于上述半導體層上；柵極設(shè)于上述柵極絕緣膜上；源極擴散層和漏極擴散層設(shè)于上述半導體層內(nèi)的上述柵極兩側(cè)，以及；第一側(cè)壁覆蓋上述柵極側(cè)面；上述電容器包括板形電極包含填充挖入上述半導體層所形成的電容器用溝渠的下部與和上述柵極對向的上部，電容絕緣膜沿著上述電容器用溝渠壁面形成于上述板形電極下方，介于上述板形電極下部和上述半導體層的間，及第二側(cè)壁由覆蓋上述板形電極上部側(cè)面的絕緣膜構(gòu)成；用上述第一及第二側(cè)壁覆蓋上述整個源極擴散層。
2.根據(jù)權(quán)利要求第1項所述的半導體器件，其特征為具備儲存節(jié)點用擴散層，其形成如下在上述半導體層內(nèi)沿著上述電容器用溝渠壁面夾住上述電容絕緣膜而和上述板形電極下部對向而置。
3.根據(jù)權(quán)利要求第1項或者第2項所述的半導體器件，其特征為上述漏極擴散層包含第一雜質(zhì)擴散層自行對準地形成于上述柵極，及第二雜質(zhì)擴散層自行對準地形成于上述第一側(cè)壁，比上述第一雜質(zhì)擴散層含有高濃度雜質(zhì)；上述源極擴散層自行對準地形成于上述柵極。
4.根據(jù)權(quán)利要求第1項至第3項中任何一項所述的半導體器件，其特征為在上述存儲單元晶體管的上述漏極擴散層的至少一部分上設(shè)有硅化物層；在上述存儲單元晶體管的上述源極擴散層上未設(shè)硅化物層。
5.根據(jù)權(quán)利要求第1項至第4項中任何一項所述的半導體器件，其特征為包括層間絕緣膜覆蓋上述存儲單元晶體管及上述存儲單元電容器，復數(shù)位線形成于上述層間絕緣膜上，屏蔽線在上述層間絕緣膜上介于上述復數(shù)位線彼此的間，由和上述位線共同的導體膜形成，及連接構(gòu)件將上述屏蔽線和上述板形電極貫通上述層間絕緣膜而互相連接。
6.根據(jù)權(quán)利要求第1項至第5項中任何一項所述的半導體器件，其特征為上述電容器的板形電極和上述存儲單元晶體管的柵極由共同的導體膜形成。
7.根據(jù)權(quán)利要求第6項中所述的半導體器件，其特征為包括邏輯晶體管，而邏輯晶體管則包含設(shè)于上述半導體層上的柵極和設(shè)于上述半導體層內(nèi)的源極、漏極區(qū)域，上述邏輯晶體管的柵極由和上述電容器的板形電極及上述存儲單元晶體管的柵極共同的導體膜形成。
8.根據(jù)權(quán)利要求第1項至第7項中任何一項所述的半導體器件，其特征為上述柵極絕緣膜和上述電容絕緣膜使用共同的絕緣膜形成。
9.一種半導體器件的制造方法，上述半導體器件具有包括柵極絕緣膜、柵極、源極擴散層及漏極擴散層的存儲單元晶體管和包括板形電極，電容絕緣膜的電容器，其特征為包含以下工序工序(a)，蝕刻上述半導體層的一部分，形成電容器用溝渠；工序(b)，在上述工序(a)的后，使用填充上述電容器用溝渠的由熱氧化膜構(gòu)成的底層氧化膜及抗蝕膜蝕刻上述半導體層的一部分而形成分離用溝渠的后，再在上述分離用溝渠內(nèi)埋入絕緣膜而形成溝渠分離；工序(c)，在上述工序(b)的后，分別除去上述抗蝕膜及上述底層氧化膜；工序(d)，在上述工序(c)的后，在上述電容器用溝渠壁面上形成電容絕緣膜；工序(e)，在上述工序(d)的后，遍及上述電容器用溝渠內(nèi)及上述半導體層的上面上形成導體膜；及工序(f)，將上述導體膜圖案化，在活性區(qū)域上形成上述存儲單元晶體管的柵極，同時形成填充上述電容器用溝渠的電容器的板形電極。
10.根據(jù)權(quán)利要求第9項所述的半導體器件的制造方法，其特征為還包含以下工序工序(g)，在上述工序(f)的后，以上述柵極為掩膜向上述活性區(qū)域內(nèi)摻雜雜質(zhì)離子，在位于上述半導體層內(nèi)的上述柵極兩側(cè)方的區(qū)域形成兩個第一雜質(zhì)擴散層；及工序(h)，在上述工序(g)的后，形成第一、第二絕緣膜側(cè)壁，其分別覆蓋上述柵極及上述板形電極的各側(cè)面，同時將上述兩個第一雜質(zhì)擴散層中位于上述柵極—板形電極的間的第一雜質(zhì)擴散層全體覆蓋起來。
11.根據(jù)權(quán)利要求第10項所述的半導體器件的制造方法，其特征為還包含工序(i)，在上述工序(h)的后，以上述柵極及第一、第二側(cè)壁為掩膜向上述活性區(qū)域摻雜雜質(zhì)離子，在上述兩個第一雜質(zhì)擴散層中另一個第一雜質(zhì)擴散層內(nèi)摻雜比上述工序(g)更高濃度的雜質(zhì)離子，形成第二雜質(zhì)擴散層。
12.根據(jù)權(quán)利要求第11項所述的半導體器件的制造方法，其特征為還包含工序(j)，在上述工序(i)的后，將上述第二雜質(zhì)擴散層上部硅化，形成硅化物層。
13.根據(jù)權(quán)利要求第9項至第12項中任何一項所述的半導體器件的制造方法，其特征為包含以下工序工序(k)，形成覆蓋上述板形電極及柵極的層間絕緣膜；及，工序(l)，形成貫通上述層間絕緣膜而連接于上述源極擴散層的位線接點及位線和貫通上述層間絕緣膜而連接于上述板形電極的板形電極接點及屏蔽布線。
14.根據(jù)權(quán)利要求第9項至第13項中任何一項所述的半導體器件的制造方法，其特征為還包含在上述工序(a)的后且上述工序(c)的前，用熱氧化法在上述電容器用溝渠壁面上形成摻雜保護用氧化膜的后，再在上述半導體層中位于上述摻雜保護用氧化膜下方的區(qū)域?qū)腚s質(zhì)，形成儲存節(jié)點用擴散層的工序，以及形成上述儲存節(jié)點用擴散層的后，除去上述摻雜保護用氧化膜的工序。
15.根據(jù)權(quán)利要求第14項所述的半導體器件的制造方法，其特征為在形成上述儲存節(jié)點用擴散層的工序中，從上述摻雜保護用氧化膜上方進行上述雜質(zhì)的離子摻雜或等離子體摻雜。
16.根據(jù)權(quán)利要求第9項至第15項中任何一項所述的半導體器件的制造方法，其特征為上述半導體器件還具備包括柵極及源極、漏極擴散層的邏輯晶體管；在上述工序(b)中，在上述邏輯晶體管形成區(qū)域也形成溝渠分離；在上述工序(e)中，在上述邏輯晶體管形成區(qū)域也形成上述導體膜；在上述工序(f)中，由上述導體膜形成上述邏輯晶體管的柵極。
17.根據(jù)權(quán)利要求第9項至第16項中任何一項所述的半導體器件的制造方法，其特征為在上述工序(d)中，在上述存儲單元晶體管的活性區(qū)域上，使用和上述電容絕緣膜共同的膜形成上述柵極絕緣膜。
全文摘要
本發(fā)明提供一種以簡易工序可實現(xiàn)希望電容的DRAM的半導體器件及其制造方法。在存儲器區(qū)域設(shè)有存儲單元晶體管和溝渠型電容器，在邏輯電路區(qū)域設(shè)有CMOS的各晶體管。設(shè)有位線接點(31)和延伸于層間絕緣膜(30)上的位線(31)。在存儲單元晶體管，源極擴散層(18)為兩個絕緣膜側(cè)壁(25a、25b)所覆蓋，硅化物層未形成于源極擴散層(18)上。此外，設(shè)有貫通層間絕緣膜(30)而連接屏蔽線(33)和板形電極(16b)的板形電極接點(31)，此屏蔽線(33)設(shè)于和位線(32)相同布線層。
文檔編號H01L27/108GK1507658SQ0380023
公開日2004年6月23日 申請日期2003年2月14日 優(yōu)先權(quán)日2002年2月14日
發(fā)明者小川久, 宮永績, 浩二, 江利口浩二, 順, 一郎, 山田隆順, 糸長總一郎, 森義弘 申請人:松下電器產(chǎn)業(yè)株式會社