專利名稱：體半導(dǎo)體的鰭狀fet器件及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明與半導(dǎo)體制造領(lǐng)域有關(guān)，具體地說(shuō)，與制造鰭狀場(chǎng)效應(yīng)晶體管的方法有關(guān)。
背景技術(shù)：
在生產(chǎn)半器件中降低成本和提高性能的競(jìng)爭(zhēng)性需求驅(qū)使集成電路內(nèi)的器件密度不斷增大。為了增大器件密度，不斷需要有新的技術(shù)來(lái)減小這些半導(dǎo)體器件的形體尺寸。
在諸如設(shè)計(jì)和制造場(chǎng)效應(yīng)晶體管(FET)的CMOS技術(shù)中增大器件密度的要求特別強(qiáng)烈。FET包括CMOS的主要組件?？s放FET以在CMOS內(nèi)達(dá)到較高器件密度會(huì)導(dǎo)致性能和/或可靠性的降低。
已經(jīng)提出的有利于增大器件密度的一類FET是鰭狀場(chǎng)效應(yīng)晶體管(fin Field Effect Transistor)。在finFET內(nèi)，晶體管主體形成自一個(gè)垂直結(jié)構(gòu)，這種結(jié)構(gòu)由于類似于魚的背鰭，因此通常稱為“鰭”狀結(jié)構(gòu)。在鰭的一個(gè)或多個(gè)側(cè)面上形成finFET的柵極。FinFET具有若干優(yōu)點(diǎn)，包括有較好的電流控制而不需要增大器件的尺寸。因此，F(xiàn)inFET有利于在保持可接受的性能的同時(shí)縮放CMOS的尺寸。
不幸的是，在設(shè)計(jì)和制造鰭狀晶體管中出現(xiàn)一些困難。首先，在鰭狀晶體管內(nèi)一般需要對(duì)每個(gè)finFET器件進(jìn)行電隔離。具體地說(shuō)，不但各finFET器件之間需要相互隔離，還需要隔離各器件本身的源極與漏極，以保證源極與漏極去耦。因此，finFET通常用絕緣體上硅(SOI)晶片制造，以提供各個(gè)器件的鰭之間的隔離。具體地說(shuō)，這些晶體管的鰭由在掩埋的絕緣層上的硅層形成，由于這些鰭下面是掩埋的絕緣層，因此每個(gè)鰭與其他鰭隔離。同樣，各個(gè)finFET的源極與漏極由于掩埋的絕緣層而相互去耦。
雖然用SOI晶片可以提供所要求的finFET隔離，但并不是沒(méi)有顯著缺點(diǎn)的。用SOI晶片形成finFET的特別明顯的缺點(diǎn)是SOI晶片比體硅片(bulk silicon wafer)成本高。例如，SOI晶片的成本通?？赡苁求w硅片的2至3倍。這樣高的SOI晶片成本，雖然對(duì)于有些應(yīng)用是可以接受的，但在其他應(yīng)用中是不可接受的。此外，使用SOI晶片不是與所有制造工藝兼容的，例如與通常所用的SiGe工藝就不兼容。
Hisamoto等人在“A fully Depleted Lean-channel Transistor(DELTA)-A novel vertical ultra thin SOI MOSFET”，InternationalElectron Devices Meeting 1989，Paper 34.5.1，pp.833-6中揭示了隔離體晶片上的器件的方法。這種方法要求在鰭上生成氮化物隔離層，使得鰭在下層基片氧化以形成隔離區(qū)的過(guò)程中受到保護(hù)。因此，相對(duì)于鰭，有選擇地使基片氧化。這個(gè)工藝的缺點(diǎn)是氧化溫度高達(dá)1100℃，而且不能在生成絕緣層的同時(shí)修整鰭的厚度。隨著器件繼續(xù)按比例縮小，它們的耐高溫能力減小，這樣，Hisamoto等人提出的工藝與FinFET要用的毫微級(jí)技術(shù)不可兼容。而且，不能修整鰭的厚度意味著這些器件的關(guān)鍵尺寸僅僅由光刻(lithography)決定。如下面要詳細(xì)說(shuō)明的那樣，本發(fā)明的方法的特征是它提供了通過(guò)氧化修整鰭的能力，以使得能夠以超過(guò)光刻所能達(dá)到的效果來(lái)優(yōu)化鰭的厚度。
此外，Hisamoto的工藝沒(méi)有提供控制鰭高度的方法。體晶片沒(méi)有諸如由掩埋在SOI晶片內(nèi)的氧化層提供的能終止蝕刻鰭的層。沒(méi)有這個(gè)蝕刻終止層，蝕刻深度的不一致就會(huì)轉(zhuǎn)化為鰭的高度的不一致。由于器件所傳導(dǎo)的電流的量與鰭的高度成正比，因此盡量減小鰭高度的不一致是很重要的。
因此，有必要開發(fā)一種有利于用體硅形成finFET器件、同時(shí)又盡量減小器件的不一致和提供充分的器件隔離的改進(jìn)的制造方法和結(jié)構(gòu)。

發(fā)明內(nèi)容
因此，本發(fā)明提供了一種可以克服現(xiàn)有技術(shù)的許多缺點(diǎn)的形成鰭狀場(chǎng)效應(yīng)晶體管(FET)的器件結(jié)構(gòu)和方法。具體地說(shuō)，這種器件結(jié)構(gòu)和方法能用體半導(dǎo)體晶片形成finFET器件，同時(shí)改善了器件的一致性。
在第一方面，發(fā)明提供了一種在半導(dǎo)體基片上形成一個(gè)finFET的方法，這種方法包括下列步驟從半導(dǎo)體基片形成一個(gè)鰭；以及使基片受到在隔離鰭的同時(shí)進(jìn)一步限定鰭的寬度的工藝的處理。
在第二方面，本發(fā)明提供了一種在半導(dǎo)體基片上形成finFET的方法，這種方法包括下列步驟從半導(dǎo)體基片形成一個(gè)鰭，這個(gè)鰭包括一個(gè)鰭側(cè)壁(fin sidewall)，鰭的形成暴露了與鰭相鄰的半導(dǎo)體基片區(qū)域；損傷與鰭相鄰的半導(dǎo)體基片區(qū)域的至少一部分；以及對(duì)半導(dǎo)體基片進(jìn)行氧化，使得氧化物在半導(dǎo)體基片的受損部分內(nèi)形成得比在鰭側(cè)壁上厚。
從以下對(duì)如附圖所例示的本發(fā)明的優(yōu)選實(shí)施例的更為具體的說(shuō)明中可以清楚地看到本發(fā)明的以上所述及其他的優(yōu)點(diǎn)和特征。


以下將結(jié)合

本發(fā)明的一個(gè)優(yōu)選的示范性實(shí)施例，在這些附圖中同樣的標(biāo)記所標(biāo)示的是同樣的部分，其中圖1為例示本發(fā)明所提出的制造方法的流程圖；以及圖2-7分別為本發(fā)明的半導(dǎo)體結(jié)構(gòu)的一個(gè)實(shí)施例在圖1所示的制造方法期間的各個(gè)切剖側(cè)視圖。
具體實(shí)施例方式
因此，本發(fā)明提供了一種可以克服現(xiàn)有技術(shù)的許多缺點(diǎn)的形成鰭狀場(chǎng)效應(yīng)晶體管(FET)的器件結(jié)構(gòu)和方法。具體地說(shuō)，這種器件結(jié)構(gòu)和方法能從體半導(dǎo)體晶片形成finFET器件，同時(shí)改善了器件的一致性。這種方法有利于從體半導(dǎo)體晶片形成finFET器件，而且改善了對(duì)鰭高度的控制。此外，這種方法能從體半導(dǎo)體形成finFET，同時(shí)提供各個(gè)鰭之間和各個(gè)finFET的源區(qū)與漏區(qū)之間的隔離。最后，這種方法還可以提供對(duì)鰭寬度的優(yōu)化。本發(fā)明的器件結(jié)構(gòu)和方法因此具有可在體晶片上制造一致的finFET的優(yōu)點(diǎn)。
本發(fā)明的一個(gè)實(shí)施例在形成鰭圖案前使用了一種工藝，以提供改進(jìn)的鰭高度。這種工藝可以包括將一種損傷基片的重離子植入到所需深度，從而相對(duì)于未受損基片的蝕刻率改變受損基片的蝕刻率。這允許在形成鰭圖案期間通過(guò)盡量減小蝕刻率不一致的影響來(lái)提供改進(jìn)的高度控制。另一種工藝可以包括在所需深度植入或形成一個(gè)標(biāo)志層。在鰭蝕刻期間，監(jiān)視標(biāo)志層的元素，以精確確定什么時(shí)候蝕刻到所希望的深度。這兩種工藝控制技術(shù)因此改善了鰭高度的一致性，使得能夠從體半導(dǎo)體晶片形成鰭，同時(shí)各晶片間鰭的不一致性最小。
本發(fā)明的第二方面是形成相鄰鰭之間和各finFET的源區(qū)與漏區(qū)之間的隔離。此外，這種工藝優(yōu)化了鰭本身的寬度。這種工藝首先有選擇地?fù)p傷鰭之間的半導(dǎo)體晶片。這種有選擇的損傷可以通過(guò)在各鰭之間植入適當(dāng)?shù)闹仉x子或通過(guò)植入一種p型物質(zhì)并經(jīng)一個(gè)有選擇的陽(yáng)極反應(yīng)來(lái)實(shí)現(xiàn)。這些方法損傷所暴露的接近鰭處的半導(dǎo)體晶片，但是通過(guò)鰭頂上有保護(hù)性的硬掩模層使對(duì)鰭本身的損傷最小化。然后，對(duì)晶片進(jìn)行氧化。這導(dǎo)致在鰭的側(cè)壁上和鰭之間的區(qū)域內(nèi)形成氧化。晶片的受損區(qū)域氧化得比未受損區(qū)域快，因此導(dǎo)致鰭之間的氧化物比鰭本身上的厚。這種氧化率的差異使鰭之間得到充分的氧化物而沒(méi)有使鰭過(guò)分變窄。
這種工藝在鰭之間產(chǎn)生充分的氧化，從而提供了鰭之間和鰭本身的源區(qū)與漏區(qū)之間的隔離。此外，在鰭上形成氧化物使鰭本身變窄。在從鰭的側(cè)壁除去氧化物時(shí)，使鰭的寬度在原始寬度的基礎(chǔ)上進(jìn)一步得到優(yōu)化，而在鰭之間剩下足以提供隔離的氧化物。因此，這種工藝隔離了鰭并同時(shí)優(yōu)化了鰭的寬度。
因此，所提供的方法有利于從體硅形成finFET器件，同時(shí)增大了對(duì)鰭的高度和寬度的控制，也增大了對(duì)鰭的源區(qū)與漏區(qū)的隔離。
本發(fā)明可以很容易適應(yīng)各種迄今為止主要是在SOI基片上制造的finFET及其有關(guān)器件。例如，這些方法可用來(lái)形成如在美國(guó)專利No.6,252,284中所揭示的雙柵極finFET。因此，本技術(shù)領(lǐng)域的人員可以理解，本發(fā)明并不局限于附圖中所例示的具體結(jié)構(gòu)或在這里所詳細(xì)說(shuō)明的具體步驟。還可以理解，本發(fā)明不局限于使用任何具體的摻雜物類型，只要為各個(gè)組成部分選擇的摻雜物類型與器件的預(yù)定電作用一致。
現(xiàn)在來(lái)看圖1，圖中例示了按照本發(fā)明設(shè)計(jì)的形成finFET的典型方法100。這種制造方法100允許從體半導(dǎo)體晶片形成finFEET，同時(shí)具有改進(jìn)的晶片間一致性和充分的器件隔離。因此，方法100具有可以用效益較高的制造工藝生產(chǎn)finFET的優(yōu)點(diǎn)。下面將結(jié)合圖2-7所示的一個(gè)晶片部分在加工期間的各個(gè)情況對(duì)方法100進(jìn)行詳細(xì)說(shuō)明。
圖1的第一個(gè)步驟101是提供一個(gè)適當(dāng)?shù)捏w半導(dǎo)體晶片。方法100的下一個(gè)步驟102是淀積一個(gè)適當(dāng)?shù)挠惭谀Ｗ钃鯇?hardmaskblocking layer)，然后再淀積一個(gè)適當(dāng)?shù)挠惭谀Ｉw頂層(hardmask caplayer)。硬掩模阻擋層和硬掩模蓋頂層都可以含有任何適當(dāng)?shù)牟牧?，具有任何適當(dāng)?shù)暮穸取＠?，硬掩模阻擋層可以包?0-100nm厚的二氧化硅，而硬掩模蓋頂層可以包括5-50nm厚的氮化硅。如以下可看到的那樣，硬掩模蓋頂層和硬掩模阻擋層被用來(lái)使在下面的半導(dǎo)體基片形成圖案和在形成隔離期間保護(hù)鰭。
現(xiàn)在來(lái)看圖2，圖中例示了一個(gè)示范性的晶片部分200，它包括一個(gè)硬掩模阻擋層204和一個(gè)硬掩模蓋頂層202。同樣，晶片部分200可以包括任何適當(dāng)?shù)捏w半導(dǎo)體晶片，諸如硅<100>晶片之類。硬掩模阻擋層204和硬掩模蓋頂層202也可以包括任何適當(dāng)?shù)挠惭谀２牧希T如分別為二氧化硅和氮化硅之類。
再來(lái)看圖1，下一個(gè)步驟104是加工硬掩模阻擋層和硬掩模蓋頂曾，以形成鰭的圖案。這可以用任何適當(dāng)?shù)墓に囘M(jìn)行，通常包括淀積適當(dāng)?shù)墓饪棠z(photoresist)和并對(duì)其形成圖案。于是可以有選擇地對(duì)經(jīng)顯像的光刻膠用反應(yīng)離子蝕刻(RIE)使硬掩模阻擋層和硬掩模蓋頂層形成圖案。形成圖案的硬掩模層于是用來(lái)在硅RIE期間使在下面的半導(dǎo)體基片形成圖案，限定將用來(lái)形成finFET器件的鰭。因而，形成圖案的長(zhǎng)度和寬度由對(duì)于具體應(yīng)用所需的鰭的尺寸確定。
現(xiàn)在來(lái)看圖3，圖中例示了晶片部分200在硬掩模阻擋層204和硬掩模蓋頂層202已經(jīng)形成圖案后的情況。
再回到圖1，下一個(gè)步驟106是在半導(dǎo)體晶片內(nèi)形成一個(gè)高度控制層。然后，下一個(gè)步驟108是利用高度控制層控制鰭高度來(lái)使半導(dǎo)體晶片形成鰭的圖案。有若干不同類型的高度控制層可以采用。例如，這層可以包括將一種損傷基片的重離子植入到所需深度，從而相對(duì)于未受損基片的蝕刻率改變受損基片的蝕刻率。這允許在形成鰭圖案期間通過(guò)盡量減小蝕刻率不一致的影響來(lái)改善高度控制。在另一個(gè)備選方案中，高度控制層可以包括在所需深度形成一個(gè)標(biāo)志層(markerlayer)。在形成鰭圖案期間，對(duì)標(biāo)志層的元素進(jìn)行監(jiān)視，以精確地檢測(cè)什么時(shí)候達(dá)到了所希望的鰭高度。這兩種技術(shù)因此提供了得到改善的鰭高度控制，使得可以從體半導(dǎo)體晶片可靠地形成鰭。
在高度控制層包括損傷基片的離子植入時(shí)，可以用任何適當(dāng)?shù)某浞謸p傷半導(dǎo)體基片的暴露部分以相對(duì)于未受損基片的蝕刻率改變受損基片的蝕刻率的離子。例如，可用As離子植入來(lái)?yè)p傷半導(dǎo)體晶片。其他適當(dāng)?shù)碾x子包括鍺、銫、銻或其他重離子。選擇植入的能量，以使損傷能夠達(dá)到所希望的鰭的深度。例如，為了形成800埃左右的鰭高度，可以用140keV、劑量為1×1016/cm2的As植入。利用適當(dāng)?shù)奈g刻，可以使受損部分蝕刻得比未受損部分快，并且采用定時(shí)的蝕刻更可能產(chǎn)生一致的蝕刻深度。也就是說(shuō)，未受損部分蝕刻得比受損部分慢，而用定時(shí)蝕刻可以大大減少未受損區(qū)的過(guò)蝕刻。因此，這種離子植入改善了對(duì)所得到的鰭的高度的控制。
在高度控制層包括一個(gè)標(biāo)志層時(shí)，在蝕刻加工期間檢測(cè)到標(biāo)志離子表明已經(jīng)蝕刻到所希望的深度。標(biāo)志層可以包括任何適當(dāng)?shù)奈镔|(zhì)，諸如氧、氫或鍺。標(biāo)志層可以通過(guò)將標(biāo)志物質(zhì)(諸如Ge)植入基片形成?；蛘?，可以通過(guò)在基片上淀積上標(biāo)志物質(zhì)，并在所淀積的標(biāo)志層上形成一個(gè)附加的半導(dǎo)體基片層來(lái)形成所述標(biāo)志層。于是可以從標(biāo)志層頂上的層蝕刻出鰭。在蝕刻半導(dǎo)體基片層的同時(shí)對(duì)標(biāo)志物質(zhì)進(jìn)行監(jiān)視，以限定鰭的高度。在檢測(cè)到標(biāo)志物質(zhì)時(shí)停止蝕刻，因?yàn)榇嬖跇?biāo)志物質(zhì)表明已經(jīng)蝕刻到所希望的深度。出現(xiàn)標(biāo)志層物質(zhì)有助于確定什么時(shí)候應(yīng)該停止蝕刻加工，因此可以產(chǎn)生一致的蝕刻深度。例如，標(biāo)志層可以是一個(gè)厚為800至1000埃、鍺濃度為25％至50％的SiGe層。
這兩種技術(shù)因此提供了改進(jìn)的鰭高度控制，從而可以從體半導(dǎo)體晶片可靠地形成高度一致的鰭。在所有這些實(shí)施例中，將蝕刻的化學(xué)作用選擇成與高度控制層的類型兼容并且對(duì)用來(lái)限定鰭圖案的硬掩模蓋頂層是有選擇的。
現(xiàn)在來(lái)看圖4，圖中例示了晶片部分200在形成高度控制層和使半導(dǎo)體基片形成鰭210的圖案后的情況。同樣，由于有了高度控制層，因此各晶片間的鰭高度的一致性得到了改善。
有時(shí)候希望此時(shí)除去蓋頂層202。這可以用任何適當(dāng)技術(shù)來(lái)實(shí)現(xiàn)，諸如對(duì)下層硬掩模和暴露的硅是可以選擇的濕蝕刻或干蝕刻。因此，留下了在下面的硬掩模阻擋層204，用來(lái)在以后的加工中保護(hù)鰭。在其他情況下，蓋頂層202可以留在原處，以在以后的加工期間進(jìn)一步保護(hù)鰭。
下一個(gè)步驟110是損傷鰭之間的基片。如可以看到的那樣，損傷基片意味著相對(duì)于鰭本身的氧化率提高鰭之間的基片的氧化率。損傷基片的一種方法是將適當(dāng)?shù)脑刂踩膂捴g的基片。這種植入適當(dāng)?shù)嘏c基片表面垂直進(jìn)行，因此阻擋的硬掩模層防止植入直接損傷鰭，但這可能會(huì)產(chǎn)生一些蔓延?？捎萌魏芜m當(dāng)?shù)闹踩雭?lái)?yè)p傷基片，雖然通常是優(yōu)先選擇能很好損傷基片從而提高基片氧化率的重離子。因此，植入As(劑量大約在1×1016/cm2到1×1017/cm2之間，能量大約為40-60keV)是一種適當(dāng)?shù)倪x擇。其他適當(dāng)?shù)闹踩胛镔|(zhì)包括銫、氧和鍺。
有選擇地?fù)p傷半導(dǎo)體基片的另一種方法是通過(guò)對(duì)p型植入物有選擇的陽(yáng)極反應(yīng)。在這種工藝中，將p型離子植入鰭之間的半導(dǎo)體基片。p型植入物可以包括任何適當(dāng)?shù)奈镔|(zhì)，諸如硼之類。同樣，硬掩模阻擋層防止p型植入直接損傷鰭。在p型植入后，將基片退火。然后，使植入?yún)^(qū)受到諸如HF/酒精之類的的化學(xué)蝕刻劑的作用，出現(xiàn)陽(yáng)極反應(yīng)。這就損傷了植入?yún)^(qū)。具體地說(shuō)，陽(yáng)極反應(yīng)使植入?yún)^(qū)成為多孔的。損傷量可以由p型植入的密度和能量、HF濃度和HF/酒精混合物及反應(yīng)電流密度和時(shí)間控制。受損區(qū)同樣具有提高了的氧化率，因此導(dǎo)致基片與鰭之間氧化物厚度的差異。
現(xiàn)在來(lái)看圖5，圖中例示了晶片部分200在硬掩模蓋頂層202除去后執(zhí)行了損傷加工從而形成基片的受損部分212的情況。由于鰭受到剩下的硬掩模阻擋層204的保護(hù)，而且植入基本上是垂直的，因此半導(dǎo)體基片的受損部分212將集中在鰭之間的區(qū)域。
再來(lái)看圖1，下一個(gè)步驟112是對(duì)晶片的受損區(qū)進(jìn)行氧化。這可以用任何適當(dāng)?shù)难趸に噥?lái)實(shí)現(xiàn)。如上所述，晶片的受損區(qū)以比未受損區(qū)高許多的速率氧化。因此，在鰭之間的區(qū)域內(nèi)比在鰭本身上將更迅速和更深入地形成氧化物。在優(yōu)選的以800℃氧化40分鐘的狀況下，兩種氧化率之比大約為5∶1。這在鰭之間產(chǎn)生厚度足以使鰭相互隔離、但不會(huì)將鰭完全氧化掉的氧化物。此外，氧化層生長(zhǎng)到鰭下可以進(jìn)一步地使鰭隔離。具體地說(shuō)，氧化層生長(zhǎng)到鰭下將導(dǎo)致改善晶體管本身的源極與漏極之間的隔離。沒(méi)有這種隔離，電流可能會(huì)在源極和漏極之間的鰭下流動(dòng)，因?yàn)檫@個(gè)區(qū)域不是完全可以由晶體管的柵極控制的。應(yīng)指出的是，在鰭下生長(zhǎng)的氧化物不一定要完全延伸到鰭下，來(lái)提供晶體管的源極與漏極之間的足夠隔離，雖然有時(shí)候這是所希望的。
這個(gè)步驟的另一方面是，在鰭的側(cè)壁上生長(zhǎng)氧化物可以使鰭內(nèi)剩下的半導(dǎo)體材料的寬度變窄。鰭變窄由于改善了柵極提供的電流控制從而改善了晶體管的性能。應(yīng)指出的是，在很多情況下希望鰭可以比用傳統(tǒng)的光刻技術(shù)能準(zhǔn)確形成圖案的情況還要窄。因此，在很多情況下所希望的是用諸如側(cè)壁圖像傳送之類的圖像增強(qiáng)技術(shù)來(lái)限定鰭的寬度。因此，本發(fā)明的這些實(shí)施例具有在形成鰭之間的隔離期間進(jìn)一步使鰭的寬度變窄而不會(huì)完全氧化掉鰭的附加優(yōu)點(diǎn)。
現(xiàn)在來(lái)看圖6，圖中例示了晶片部分200在氧化形成了鰭210之間的隔離214后的情況。此外，氧化還在鰭210的側(cè)壁上形成了氧化物216。由于鰭之間的基片區(qū)域在氧化前受到損傷，鰭之間的氧化物生長(zhǎng)率比在諸如鰭的側(cè)壁之類的其他區(qū)域的氧化物生長(zhǎng)率高許多。此外，在鰭210上形成氧化物216可以進(jìn)一步使鰭的寬度變窄。
再來(lái)看圖1，下一個(gè)步驟114是除去無(wú)用的氧化物和完成finFET器件。由于在鰭的側(cè)壁上形成的氧化物比在鰭之間形成的氧化物薄許多，因此能從側(cè)壁上除去，而在鰭之間留下足夠的隔離氧化物。此外，在鰭的側(cè)壁上形成氧化物可以進(jìn)一步使鰭本身的寬度變窄。
隨著鰭的限定和隔離的形成，于是可以完成finFET。如上所述，所揭示的這些方法可以用于任何類型的finFET制造工藝。下面將簡(jiǎn)要地說(shuō)明一個(gè)示范性的工藝，但熟悉該技術(shù)領(lǐng)域的人員可以理解，也可以采用其他適當(dāng)?shù)墓に嚒?br> 這個(gè)示范性的工藝的第一個(gè)步驟是對(duì)鰭摻雜。通常，這可以包括對(duì)鰭進(jìn)行離子植入，以便形成P阱結(jié)構(gòu)和N阱結(jié)構(gòu)。在本發(fā)明的CMOS技術(shù)中，形成P阱結(jié)構(gòu)和N阱結(jié)構(gòu)，以使NFET和PFET可以集成在一個(gè)共同的基片上。P、As和Sb例如很適合于PFET阱。B、In和Ga例如很適合于NFET阱。離子植入通常設(shè)計(jì)成能達(dá)到濃度例如在1×1017cm-3到5×1018cm-3之間。在一個(gè)實(shí)施例中，離子植入可以包括傾斜植入半導(dǎo)體層的所暴露的對(duì)置垂直側(cè)壁，用來(lái)正確地對(duì)鰭摻雜。
下一個(gè)步驟是形成柵極堆疊。這可以包括在鰭的對(duì)置的垂直側(cè)壁和對(duì)置的端壁上形成柵極絕緣層。柵極絕緣層可以通過(guò)通常以750-800℃的熱氧化形成，或者也可以通過(guò)淀積一層電介質(zhì)膜形成。例如，柵極絕緣層可以是SiO2、氮化氧化物材料、高K電介質(zhì)材料或這些的組合，如在該技術(shù)領(lǐng)域所知的那樣。
下一個(gè)步驟是形成一個(gè)覆蓋柵極絕緣層的柵極導(dǎo)體層。柵極導(dǎo)體層可以是任何適當(dāng)?shù)膶?dǎo)電材料，通常是多晶硅材料，雖然也可以是非晶態(tài)硅、非晶態(tài)硅和多晶硅的組合、多晶硅-鍺，或者任何可用來(lái)形成柵極導(dǎo)體層的任何其他適當(dāng)?shù)牟牧稀４送?，在本發(fā)明的一些實(shí)施例中，使用諸如W、Mo或Ta或任何其他高熔點(diǎn)金屬的金屬柵極導(dǎo)體層，或者包括加有Ni或Co的多晶硅的硅化物柵極導(dǎo)體可能是有益的。在柵極導(dǎo)體層是硅材料時(shí)，可以淀積為一個(gè)摻雜層(在原處摻雜)。如果柵極導(dǎo)體層是一個(gè)金屬層，這樣的層可以用物理或化學(xué)氣相淀積方法或者任何在該技術(shù)領(lǐng)域內(nèi)已知的其他技術(shù)淀積。這樣，就形成了與由半導(dǎo)體層部分形成的鰭的對(duì)置垂直側(cè)壁上形成的氧化層相鄰的柵極結(jié)構(gòu)。
下一個(gè)步驟是使柵極導(dǎo)體層和柵極絕緣層形成圖案。這通常通過(guò)淀積一個(gè)硬掩模膜并使硬掩模膜形成圖案來(lái)實(shí)現(xiàn)的。通常，硬掩模膜材料可以是SiO2或Si3N4。因此，柵極導(dǎo)體層可以用眾所周知的形成柵極疊層的光刻技術(shù)(photolithography)和蝕刻技術(shù)來(lái)形成其圖案和結(jié)構(gòu)，即在對(duì)柵極導(dǎo)體層進(jìn)行定向蝕刻期間用硬掩模膜頂蓋作為蝕刻掩模。這包括有選擇地除去柵極導(dǎo)體層直到隔離層的部分，但不除去半導(dǎo)體層的形成鰭的由硬掩模膜保護(hù)的部分。因此，鰭可以延伸到超出柵極疊層。這樣形成圖案和結(jié)構(gòu)還留下柵極導(dǎo)體層中限定與鰭主體相鄰的柵極結(jié)構(gòu)的部分。
下一個(gè)步驟是用源極/漏極(S/D)植入物對(duì)鰭的暴露部分摻雜。形成源區(qū)/漏區(qū)可以用任何已經(jīng)為形成源區(qū)/漏區(qū)所開發(fā)的適應(yīng)具體性能要求的方法實(shí)現(xiàn)。有許多這樣的方法可用來(lái)形成具有不同復(fù)雜程度的源區(qū)/漏區(qū)。因此，在本發(fā)明的一些實(shí)施例中，例如用離子植入可以形成輕摻雜的源區(qū)/漏區(qū)或其他的源區(qū)/漏區(qū)。因此，對(duì)于NFET來(lái)說(shuō)，通常用例如P、As或Sb進(jìn)行能量為1至5keV、劑量為5×1014至2×1015cm-3的源區(qū)/漏區(qū)植入。類似，對(duì)于PFET來(lái)說(shuō)，通常用例如B、In或Ga進(jìn)行能量為0.5至3keV、劑量為5×1014至2×1015cm-3的源區(qū)/漏區(qū)植入。
可選地，可以形成延伸和暈式(halo)植入，它們可以改善短溝道效應(yīng)(SCE)。對(duì)于NFET來(lái)說(shuō)，通?？梢杂肂、In或Ga進(jìn)行能量為5至15keV和劑量為1×1013至8×1013cm-3的暈式植入。類似，對(duì)于PEET來(lái)說(shuō)，可以用P、As或Sb進(jìn)行能量為20至45keV劑量為1×1013至8×1013cm-3的暈式植入。
為了完成器件，然后可以形成對(duì)源極、漏極和柵極的觸點(diǎn)。因此，通?？梢杂肅MP工藝淀積電介質(zhì)，再予以平整。然后可以用各向異性工藝(例如RIE)之類構(gòu)成和蝕刻出觸點(diǎn)孔。可以用諸如摻雜的多晶硅、硅化物(例如WSi)、金屬(例如Au、Al、Mo、W、Ta、Ti、Cu或ITO(銦氧化錫))之類的任何導(dǎo)電材料，通過(guò)蒸發(fā)、濺射或其他已知技術(shù)進(jìn)行淀積，來(lái)填充這些觸點(diǎn)孔，從而形成S/D接觸。然后可以用RIE工藝之類淀積和構(gòu)成第一金屬層?；蛘?，也可以在鑲嵌工藝流程后完成構(gòu)成第一金屬層。
現(xiàn)在來(lái)看圖7，圖中例示了在晶片部分200上完成的finFET器件。本發(fā)明的一個(gè)實(shí)施例示為具有最小的復(fù)雜性。在鰭210的每個(gè)側(cè)面和鰭的對(duì)置端壁上形成柵極絕緣層220。柵極222形成為覆蓋了柵極絕緣層220和硬掩模膜224。此外，在這個(gè)具體實(shí)施例中，柵極導(dǎo)體層222部分跨鰭的兩側(cè)是連續(xù)的，但是在其他實(shí)施例中，柵極導(dǎo)體層被分成兩個(gè)部分。
按照本發(fā)明設(shè)計(jì)的在同一個(gè)基片上利用對(duì)于FET電流溝道的不同晶面的CMOS FinFET可以用于許多不同類型的電路，諸如高性能邏輯電路、低功率邏輯電路或高密度存儲(chǔ)器器件，包括高密度十億比特級(jí)DRAM。而且，CMOS FinFET可以很容易與諸如電容、電阻、二極管、存儲(chǔ)器單元之類的其他元件結(jié)合在一起。
因此，本發(fā)明提供了一種可以克服現(xiàn)有技術(shù)的許多缺點(diǎn)的形成鰭狀場(chǎng)效應(yīng)晶體管(FET)的器件結(jié)構(gòu)和方法。具體地說(shuō)，這種方法有利于從體半導(dǎo)體晶片以鰭高度控制得到改善的方式形成finFET器件。此外，這種方法能從體硅片形成finFET，同時(shí)提供各個(gè)鰭之間和各個(gè)finFET的源區(qū)與漏區(qū)之間的隔離。本發(fā)明的器件結(jié)構(gòu)和方法因此具有可以用高效益的體晶片可靠和一致地制造finFET的優(yōu)點(diǎn)。在這里所提出的實(shí)施例和例子在于較好地說(shuō)明本發(fā)明及其實(shí)際應(yīng)用，使一般熟悉該技術(shù)領(lǐng)域的人員可以采用本發(fā)明。然而，一般熟悉該技術(shù)領(lǐng)域的人員可以理解，上述說(shuō)明和例子只是例示性的。本說(shuō)明并不是窮舉性的或者要將本發(fā)明限制在精確為所揭示的形式。根據(jù)以上原理許多修改和變動(dòng)都是可行的，并不背離以下權(quán)利要求所給出的本發(fā)明的精神實(shí)質(zhì)和專利保護(hù)范圍。因此，除非另有說(shuō)明，在附圖中或在這里所示出的任何組成部分都是作為可能的組成部分的一個(gè)例子而不是作為一個(gè)限制。類似，除非另有說(shuō)明，在這里所指出的本發(fā)明的方法的任何步驟或順序都是作為可能的步驟或順序的例子而不是作為限制給出的。
工業(yè)實(shí)用性本發(fā)明的鰭狀場(chǎng)效應(yīng)晶體管(finFET)對(duì)于集成電路設(shè)計(jì)和制造是有用的，并且對(duì)于基片包括體硅片的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)特別有用。
權(quán)利要求
1.一種在半導(dǎo)體基片(200)中形成一個(gè)finFET的方法，所述方法包括下列步驟從半導(dǎo)體基片(200)形成(102，104，106，108)一個(gè)鰭(210)；以及使基片(200)受到一種工藝(110，112，114)的處理，該工藝在使鰭(210)隔離的同時(shí)進(jìn)一步限定鰭(210)的寬度。
2.權(quán)利要求1的方法，其中所述使基片(200)受到在使鰭隔離的同時(shí)進(jìn)一步限定鰭的寬度的工藝(110，112，114)的處理的步驟包括下列步驟損傷(110)與鰭(210)相鄰的半導(dǎo)體基片區(qū)域的至少一部分(212)；以及對(duì)半導(dǎo)體基片進(jìn)行氧化(112)，使得氧化物在半導(dǎo)體基片的受損部分(214)內(nèi)形成得比在鰭側(cè)壁(216)上厚。
3.權(quán)利要求2的方法，其中所述損傷(110)與鰭(210)相鄰的半導(dǎo)體基片的至少一部分(212)的步驟包括對(duì)與鰭(210)相鄰的半導(dǎo)體基片的至少一部分執(zhí)行離子植入。
4.權(quán)利要求3的方法，其中所述離子植入包括基本上與鰭(210)平行地執(zhí)行植入，以盡量減小對(duì)鰭的側(cè)壁的損傷。
5.權(quán)利要求3的方法，所述方法還包括在鰭(210)的頂上提供(102)一個(gè)阻擋層(204)以減少對(duì)鰭(210)的損傷的步驟。
6.權(quán)利要求2的方法，其中所述損傷(110)與鰭(210)相鄰的半導(dǎo)體基片(200)的至少一部分(212)的步驟包括，執(zhí)行增大與鰭(210)相鄰的半導(dǎo)體基片的至少一部分的多孔性的陽(yáng)極反應(yīng)。
7.權(quán)利要求6的方法，其中所述執(zhí)行增大與鰭(210)相鄰的半導(dǎo)體基片的至少一部分的多孔性的陽(yáng)極反應(yīng)的步驟包括，對(duì)與鰭(210)相鄰的半導(dǎo)體基片執(zhí)行p型植入、對(duì)半導(dǎo)體基片(200)退火和使半導(dǎo)體基片的至少一部分受到化學(xué)蝕刻劑的作用。
8.權(quán)利要求1的方法，其中所述從半導(dǎo)體基片(200)形成(108)鰭(210)的步驟包括下列步驟在半導(dǎo)體基片(200)中形成(106)一個(gè)高度控制層；以及對(duì)半導(dǎo)體基片進(jìn)行蝕刻(108)以限定鰭(210)，使得高度控制層有利于鰭高度的一致性。
9.權(quán)利要求8的方法，其中所述在半導(dǎo)體基片(200)中形成(106)一個(gè)高度控制層的步驟包括對(duì)半導(dǎo)體基片執(zhí)行離子植入，所述離子植入將損傷基片，以相對(duì)于基片(200)的未受損部分的蝕刻率改變基片的受損部分(212)的蝕刻率。
10.權(quán)利要求8的方法，其中所述在半導(dǎo)體基片(200)中形成(106)一個(gè)高度控制層的步驟包括，在半導(dǎo)體基片內(nèi)形成一個(gè)標(biāo)志層，并且其中所述對(duì)半導(dǎo)體基片進(jìn)行蝕刻(108)以限定鰭使得高度控制層有利于鰭高度的一致性的步驟包括，在對(duì)半導(dǎo)體基片(200)進(jìn)行蝕刻(108)期間對(duì)標(biāo)志層進(jìn)行監(jiān)視。
11.權(quán)利要求1的方法，其中所述使基片受到在隔離鰭(210)的同時(shí)進(jìn)一步限定鰭(210)的寬度的工藝(110，112，114)處理的步驟使鰭的寬度變窄到小于在從半導(dǎo)體基片(200)形成(102，104，106，108)鰭(210)的步驟中所用的工藝的最小形體尺寸。
12.權(quán)利要求1的方法，其中所述使基片受到在隔離鰭(210)的同時(shí)進(jìn)一步限定鰭(210)的寬度的工藝(110，112，114)處理的步驟使鰭的寬度變窄到小于在從半導(dǎo)體基片(200)形成(102，104，106，108)鰭(210)的步驟中所用的工藝的最小形體尺寸。
13.一種在半導(dǎo)體基片(200)中形成一個(gè)finFET的方法，所述方法包括下列步驟從半導(dǎo)體基片(200)形成(102，104，106，108)一個(gè)鰭(210)，鰭(210)包括一個(gè)鰭側(cè)壁，鰭的形成暴露了與鰭(210)相鄰的半導(dǎo)體基片(200)的區(qū)域；損傷(110)與鰭(210)相鄰的半導(dǎo)體基片區(qū)域的至少一部分(212)；以及對(duì)半導(dǎo)體基片進(jìn)行氧化(112)，使得氧化物在半導(dǎo)體基片的受損部分(214)內(nèi)形成得比在鰭側(cè)壁(216)上厚。
14.權(quán)利要求13的方法，其中所述損傷(110)與鰭(212)相鄰的半導(dǎo)體基片(200)的至少一部分(212)的步驟包括對(duì)與鰭(210)相鄰的半導(dǎo)體基片的至少一部分(212)執(zhí)行離子植入。
15.權(quán)利要求13的方法，其中所述損傷(110)與鰭(212)相鄰的半導(dǎo)體基片(200)的至少一部分(212)的步驟包括執(zhí)行增大與鰭(210)相鄰的半導(dǎo)體基片的至少一部分的多孔性的陽(yáng)極反應(yīng)。
16.權(quán)利要求15的方法，其中所述執(zhí)行增大與鰭(210)相鄰的半導(dǎo)體基片的至少一部分的多孔性的陽(yáng)極反應(yīng)的步驟包括，對(duì)與鰭(210)相鄰的半導(dǎo)體基片執(zhí)行p型植入、對(duì)半導(dǎo)體基片(200)退火和使半導(dǎo)體基片的至少一部分受到化學(xué)蝕刻劑的作用。
17.權(quán)利要求13的方法，其中所述從半導(dǎo)體基片(200)形成(102，104，106，108)鰭(210)的步驟包括下列步驟在半導(dǎo)體基片(200)中形成(106)一個(gè)高度控制層；以及對(duì)半導(dǎo)體基片進(jìn)行蝕刻(108)以限定鰭(210)，使得高度控制層有利于鰭高度的一致性。
18.權(quán)利要求17的方法，其中所述在半導(dǎo)體基片(200)中形成(106)一個(gè)高度控制層的步驟包括，對(duì)半導(dǎo)體基片執(zhí)行離子植入，所述離子植入將損傷基片，以相對(duì)于基片(200)的未受損部分的蝕刻率改變基片的受損部分(212)的蝕刻率。
19.權(quán)利要求17的方法，其中所述在半導(dǎo)體基片(200)中形成(106)一個(gè)高度控制層的步驟包括，在半導(dǎo)體基片內(nèi)形成一個(gè)標(biāo)志層，并且其中所述對(duì)半導(dǎo)體基片進(jìn)行蝕刻(210)以限定鰭(210)使得高度控制層有利于鰭高度的一致性的步驟包括，在對(duì)半導(dǎo)體基片(200)進(jìn)行蝕刻(210)期間對(duì)標(biāo)志層進(jìn)行監(jiān)視。
20.一種從體半導(dǎo)體基片(200)形成finFET器件的方法，所述方法包括下列步驟在半導(dǎo)體基片(200)中形成(106)一個(gè)高度控制層；在半導(dǎo)體基片(200)上形成(104)一個(gè)硬掩模阻擋層(204)；對(duì)硬掩模阻擋層和半導(dǎo)體基片進(jìn)行蝕刻(108)以限定多個(gè)鰭(210)，使得高度控制層有利于鰭高度的一致性，其中一部分硬掩模阻擋層(204)留在多個(gè)鰭(210)中的每個(gè)鰭上，并且多個(gè)鰭(210)中的每個(gè)鰭包括一個(gè)側(cè)壁，而對(duì)半導(dǎo)體基片的蝕刻(108)暴露了與鰭(210)相鄰的半導(dǎo)體基片的區(qū)域；損傷(110)與鰭(210)相鄰的半導(dǎo)體基片區(qū)域的至少一部分(212)；氧化(112)半導(dǎo)體基片，使得氧化物在半導(dǎo)體基片的受損部分(214)內(nèi)形成得比在鰭側(cè)壁(216)上厚；以及從鰭側(cè)壁上除去(114)氧化物(216)，同時(shí)留下與鰭(210)相鄰的至少一部分氧化物(214)。
全文摘要
本發(fā)明提供了一種從體半導(dǎo)體晶片(200)形成鰭(210)狀場(chǎng)效應(yīng)晶體管(FET)同時(shí)改善各晶片之間的器件一致性的器件結(jié)構(gòu)和方法。具體地說(shuō)，本發(fā)明提供了保證鰭高度一致的高度控制層(212)，諸如基片(200)的一個(gè)受損部分或一個(gè)標(biāo)志層。此外，本發(fā)明提供鰭(210)之間的隔離(214)，這還通過(guò)相對(duì)于鰭側(cè)壁的氧化部分(216)選擇性氧化基片的一部分(212)，使鰭寬度得到優(yōu)化和變窄。本發(fā)明的器件結(jié)構(gòu)和方法因此具有可以用高效益的體晶片一致地制造finFET的優(yōu)點(diǎn)。
文檔編號(hào)H01L27/088GK1653608SQ03811169
公開日2005年8月10日 申請(qǐng)日期2003年6月3日 優(yōu)先權(quán)日2002年6月3日
發(fā)明者戴維·M.·弗雷德, 愛(ài)德華·J.·諾瓦克, 貝思·安·雷尼, 德溫得拉·K.·薩達(dá)納 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司