專利名稱：具改善可靠性之鐵電記憶集成電路的制作方法
技術領域：
本發(fā)明乃是有關于內(nèi)存集成電路(IC)。特別是，本發(fā)明乃是有關于具有串聯(lián)架構(gòu)的內(nèi)存集成電路(IC)，舉例來說，鐵電內(nèi)存集成電路(IC)。
背景技術：
鐵電金氧陶磁材料，諸如鋯鈦酸鉛(PZT)，已經(jīng)研究用于鐵電半導體內(nèi)存裝置中。另外，其它鐵電材料，諸如鉍鈦酸鍶(SBT)，亦可以具有相同用途。第1圖系表示一種習知之鐵電內(nèi)存單元105，其具有一晶體管130及一鐵電電容器140。一電容器電極142系耦接至一平板線170，而另一電容器電極141則耦接至此晶體管130，藉以根據(jù)耦接此晶體管閘極之一字符線150之狀態(tài)(激活或不激活)，選擇性地耦接或解耦此電容器及一位線160。
此鐵電內(nèi)存系利用殘留極性，將信息儲存于此電容器中。儲存于此內(nèi)存單元之邏輯數(shù)值系取決于此鐵電電容器之極性。要改變此電容器之極性，此鐵電電容器之電極間必須施加大于切換電壓(強制電壓)之一電壓。此鐵電電容器之一優(yōu)點系此鐵電電容器可以在功率移除后維持其極性，進而得到一非揮發(fā)性內(nèi)存單元。
第2圖系表示架構(gòu)成一串連202之復數(shù)鐵電內(nèi)存單元。這類內(nèi)存架構(gòu)系揭露于，舉例來說，Takashima et al.，1997 Symposium on VLSICircuit Digest of Technical Papers，p.83f及Takashima et al.，IEEE J.Solid-State Circuits，vol.33，pp 787-792，May1998，兩者均可以做為本發(fā)明之參考前案。此串連202之內(nèi)存單元205，其分別具有一晶體管230及并聯(lián)之一電容器240，系彼此串聯(lián)。內(nèi)存單元之晶體管閘極，舉例來說，系用以做為字符線或耦接字符線之閘極導電體。此串連202之一端213系耦接一位線，而此串連202之另一端214則耦接至一平板線。復數(shù)串連系彼此互連或利用字符線尋址，藉以形成一內(nèi)存數(shù)組區(qū)塊。
第3圖系表示一種習知內(nèi)存串連302之剖面圖。如圖中所示，各個內(nèi)存單元之晶體管330系形成于一基底310表面。相鄰內(nèi)存單元之晶體管系分享一共享擴散區(qū)域。此內(nèi)存串連302之各個電容器340系成對地群組。下電極341系用以做為相鄰電容器之一共享電極。一對電容器之一電容器之上電極342系耦接另一對電容器之一電容器之上電極，藉以形成一雛菊串連(daisy chain)。各個上電容器電極系經(jīng)由有源區(qū)域之上電極插塞(AATE plug)386，耦接各個內(nèi)存單元之晶體管。
已知，相鄰對電容器之上電極耦接系可以利用插塞348及一導線362達成。因此，串連架構(gòu)之應用將會需要額外之金屬制程，其至少包括接觸插塞及金屬線之形成。額外金屬制程之使用會增加制造成本及原始處理時間。另外，接觸插塞之形成亦會需要額外之圖案定義及蝕刻步驟，其可能會產(chǎn)生額外之蝕刻損害。
第4圖系表示一內(nèi)存串連之兩相鄰對電容器309之俯視圖。一上電容器電極插塞386系位于兩相鄰對電容器309中間。這類上電容器電極插塞之利用需要在兩相鄰對電容器309中間具有一間隔3F，其中，F(xiàn)系此集成電路(IC)之特征大小或基本規(guī)則。此接觸插塞之各側(cè)分別需要一間隔F，藉以與相鄰對電容器之下電極隔離，另外，此接觸插塞亦會占去一間隔F。然而，此需要間隔可能會增加內(nèi)存單元之大小。
因此，由上述可知，本發(fā)明之主要目的便是提供一種串連架構(gòu)，其不需要額外之金屬制程、亦不會降低內(nèi)存單元之大小。
發(fā)明概述本發(fā)明系有關于集成電路(IC)，其具有一串連架構(gòu)之內(nèi)存數(shù)組區(qū)塊。特別是，本發(fā)明系有關于在此串連架構(gòu)中減少一金屬層。在串連架構(gòu)中，內(nèi)存單元之晶體管系與相鄰晶體管分享一共享擴散區(qū)域。內(nèi)存單元之電容器系成對群組，且各對電容器之下電極系彼此共享。相鄰對電容器之相鄰電容器之上電極系一起耦接至一內(nèi)存單元之晶體管之一共享擴散區(qū)域(舉例來說，有源區(qū)域(AA))。對于此串連兩端之內(nèi)存單元而言，各個上電極系耦接至各個內(nèi)存單元之晶體管之擴散區(qū)域。另外，各個下電極系耦接至各個內(nèi)存單元之晶體管之其它擴散區(qū)域。
根據(jù)本發(fā)明，一導電帶系用以耦接各個電容器之上電極至有源區(qū)域(AA)。另外，各個電容器之側(cè)壁表面系形成間隙，藉以隔離此導電帶及各個電容器之不同層。各個間隙可以讓此導電帶自我校準。另外，各個間隙亦可以做為此鐵電材料之一封裝。在一較佳實施例中，各個間隙材料系包括氧化鋁。
在另一較佳實施例中，耦接各個上電極至有源區(qū)域(AA)之各個接觸插塞系低于耦接各個下電極至有源區(qū)域(AA)之各個接觸插塞。這可以使下電極相對上電極接觸插塞之校準動作變得較不嚴格。另外，在各個上電極及有源區(qū)域中間、利用導電帶做為區(qū)域互連亦可以消除額外金屬層之需求，進而降低整體之處理成本。
簡單圖標說明第1圖系表示一習知鐵電內(nèi)存單元。
第2圖系表示一習知內(nèi)存串連。
第3圖系表示一習知內(nèi)存串連之剖面圖。
第4圖系表示一習知內(nèi)存串連之俯視圖。
第5圖系表示根據(jù)本發(fā)明之一較佳實施例-一內(nèi)存串連之剖面圖。
第6至10圖系表示根據(jù)本發(fā)明之一較佳實施例-一內(nèi)存串連之制造流程圖。
第11圖系表示根據(jù)本發(fā)明之一較佳實施例-一內(nèi)存串連之部分俯視圖。
較佳實施例之詳細說明本發(fā)明系有關于串連之內(nèi)存架構(gòu)。在一較佳實施例中，本發(fā)明系有關于利用串連架構(gòu)實施之鐵電內(nèi)存單元。另外，本發(fā)明亦可以應用于排列為串連架構(gòu)之其它類型內(nèi)存單元。第5圖系表示根據(jù)本發(fā)明之一較佳實施例、一內(nèi)存串連402之剖面圖。此內(nèi)存串連402系具有復數(shù)內(nèi)存單元4051及405X，形成于一基底410表面。各個內(nèi)存單元系具有一單元晶體管430及并聯(lián)之一電容器。此內(nèi)存串連402之各個內(nèi)存單元系彼此串聯(lián)。為便于介紹，此內(nèi)存串連402系具有八個內(nèi)存單元(亦即X＝8)。另外，本發(fā)明亦可以提供具有其它數(shù)目之內(nèi)存單元之一內(nèi)存串連。較佳者，一內(nèi)存串連之內(nèi)存單元數(shù)目系等于2Y，其中，Y系大于或等于1之一整數(shù)。
各個晶體管，舉例來說，系N型場效晶體管。另外，P型場效晶體管、P型及N型場效晶體管組合、或其它類型的晶體管亦可以使用。在一較佳實施例中，一晶體管430系與一相鄰晶體管分享一共享擴散區(qū)域。一選擇晶體管(圖中未示)系可以提供于此內(nèi)存串連之一端，藉以選擇性地耦接或解耦此內(nèi)存單元至一位線。此選擇晶體管系可以與此內(nèi)存串連之第一內(nèi)存單元之晶體管分享一共享擴散區(qū)域。
另外，內(nèi)存單元之電容器系提供于各個晶體管上方。各個電容器，在一較佳實施例中，系鐵電電容器?；蛘撸渌愋椭娙萜?，諸如非鐵電內(nèi)存電容器，亦可以使用。此鐵電電容器系具有一鐵電層，諸如鋯鈦酸鉛(PZT)。另外，其它類型之鐵電材料，諸如鉍鈦酸鍶(SBT)，亦可以使用。再者，多層鐵電結(jié)構(gòu)亦可以使用。此鐵電層系放在第一及第二電極中間，其舉例來說，系利用貴金屬(舉例來說，鉑)形成。其它類型之導電材料，諸如鍶釕氧化物(SRO)、或氧化銥(IrO)，亦可以使用。多層電極結(jié)構(gòu)，其可以具有額外金屬，包括鈦、氮化鈦、銥、或其它金屬，亦可以使用。另外，第一及第二電極亦不需要利用相同材料形成。
接著，本發(fā)明會提供一中間介電層(ILD)426，藉以隔離各個晶體管及電容器。此中間介電層(ILD)426，舉例來說，系包括氧化硅。另外，其它類型之介電材料，諸如氮化硅，亦可以用來形成此中間介電層(ILD)426。
接著，本發(fā)明會在此接觸插塞及下電極中間提供一阻障層，藉以避免或禁止，舉例來說，氧原子相對此接觸插塞之擴散。在一較佳實施例中，此阻障層系包括銥。另外，其它類型之阻障層亦可以利用。阻障層之應用系特別有利于鐵電物質(zhì)、高k介電物質(zhì)、或其它應用，其中，插塞氧化系一主要問題。接著，本發(fā)明會在此阻障層及中間介電層中間提供一附著層，藉以提升此阻障層之附著力。此附著層，舉例來說，可以包括鈦。另外，其它類型之材料，只要能夠提升此中間介電層及阻障層之附著力，亦可以使用。
在一較佳實施例中，兩相鄰電容器440系分享一共享電極，藉以將各個電容器群組成對409。較佳者，各個電容器系分享一下共享電極。另外，此中間介電層(ILD)內(nèi)會提供有源區(qū)域下電極(AABE)插塞485，其分別耦接一電容器之一下電極至一晶體管之一擴散區(qū)域。較佳者，一有源區(qū)域下電極(AABE)插塞系耦接一對電容器之一下電極至一晶體管之一共享擴散區(qū)域。各個有源區(qū)域下電極(AABE)插塞，舉例來說，系包括鎢。另外，其它類型之導電材料，諸如摻質(zhì)多晶硅，亦可以使用。對于多晶硅之有源區(qū)域下電極(AABE)插塞而言，本發(fā)明會在此有源區(qū)域下電極(AABE)插塞及電容器中間提供一金屬硅化物，其舉例來說系具有鈷或鈦。
根據(jù)本發(fā)明之一較佳實施例，相鄰對電容器之兩相鄰電容器之上電極系經(jīng)由一導電帶490耦接。一導電帶系經(jīng)由一有源區(qū)域上電極(AATE)插塞486，耦接至一晶體管之另一擴散區(qū)域。較佳者，一導電帶系經(jīng)由一有源區(qū)域上電極(AATE)插塞，耦接不同對電容器之兩相鄰電容器之上電極至兩晶體管之其它共享擴散區(qū)域。
在一較佳實施例中，此有源區(qū)域上電極(AATE)及有源區(qū)域下電極(AABE)系利用個別制程產(chǎn)生。各個有源區(qū)域上電極(AATE)插塞之上表面系低于各個有源區(qū)域下電極(AABE)之上表面。提供低于有源區(qū)域下電極(AABE)插塞之有源區(qū)域上電極(AATE)插塞系有利于制程窗口之增加，因為各個下電極441及插塞中間之校準將不再嚴格要求。另外，不同插塞亦可以個別地進行最佳化?；蛘?，各個有源區(qū)域上電極(AATE)及有源區(qū)域下電極(AABE)插塞亦可以利用相同制程產(chǎn)生。
此導電帶系接觸各個電容器電極。一般而言，此導電帶應該充分地接觸各個電極，藉以提供想要之電性特征。舉例來說，此導電帶會接觸大約一半之上電極之表面面積。此導電帶，舉例來說，系包括多晶硅。另外，其它類型之導電材料，諸如鋁、氮化鈦、鈦、鎢、及多層導電結(jié)構(gòu)，亦可以用來形成此導電帶。
在一較佳實施例中，間隙478會形成于電容器之側(cè)壁表面，藉以電性隔離各個電容器之側(cè)邊及此導電帶，進而避免各個電極之短路。各個間隙系具有一介電材料，諸如氧化鋁。另外，其它類型之介電材料，包括氧化鈦、氮化硅、氧化硅、或多層介電結(jié)構(gòu)，亦可以使用。在一較佳實施例中，各個間隙亦可以有利于鐵電材料之一封裝層，進而避免其污染，諸如氫或水。另外，一封裝層493可以提供于各個電容器及導電帶之上方，進而避免此內(nèi)存串連，舉例來說，免于氫之污染，其可能會降低鐵電材料之特性。
此內(nèi)存串連之一端系耦接至一位線，而此內(nèi)存串連之另一端則會耦接至一平板線。各個內(nèi)存單元之晶體管之閘極，舉例來說，可以做為字符線或耦接至字符線。另外，此位線及平板線可以形成于第一金屬位準之表面，而各個字符線則可以形成于第二金屬位之表面。再者，其它類型之繞線方式亦可以使用。
第6至10圖系表示根據(jù)本發(fā)明之一較佳實施例、一內(nèi)存串連之制造流程圖。請參考第6圖，首先系提供一半導體基底510。此半導體基底系具有此內(nèi)存串連之內(nèi)存單元之晶體管。另外，此半導體基底表面亦可以形成集成電路(IC)(圖中未示)之其它組件。各個內(nèi)存單元之晶體管，在一較佳實施例中，系與相鄰內(nèi)存單元之晶體管分享一共享擴散區(qū)域。另外，各個內(nèi)存單元之晶體管，舉例來說N型場效晶體管(FET)、P型場效晶體管(FET)、N型及P型場效晶體管(FET)之組合、或其它類型之內(nèi)存，亦可以使用。
接著，此半導體基底上方會提供一中間介電層(ILD)525。此中間介電層(ILD)525，舉例來說，系包括氧化硅。另外，其它類型之介電材料，諸如氮化硅、摻質(zhì)或未摻質(zhì)硅酸玻璃、或旋涂玻璃，亦可以使用。再者，中間介電層之多層結(jié)構(gòu)亦可以使用。已知，各種技術均可以用來形成此中間介電層(ILD)，諸如化學氣相沉積(CVD)。
接著，插塞585及586系形成于此中間介電層中，藉以耦接至各個內(nèi)存單元之晶體管之擴散區(qū)域。在一較佳實施例中，有源區(qū)域下電極(AABE)插塞585系耦接各個下電容器電極至各個晶體管，而有源區(qū)域上電極(AATE)插塞586則會耦接各個上電容器電極至各個晶體管。各個插塞，舉例來說，系包括一導電材料，諸如多晶硅。另外，其它類型之導電材料，諸如鎢，亦可以使用。
各個插塞系利用習知技術產(chǎn)生。舉例來說，一電阻層系沉積于此中間介電層(ILD)表面、并定義圖案以形成開口，其對應于欲形成插塞之穿孔。隨后，執(zhí)行一非等向蝕刻，諸如反應離子蝕刻(RIE)。此反應離子蝕刻(RIE)系移除此電阻層掩模所曝露之部分中間介電層(ILD)，進而產(chǎn)生穿孔。接著，一導電材料會沉積于此半導體基底表面，進而填滿各個穿孔。此中間介電層(ILD)上方之超額導電材料，舉例來說，可以利用化學機械研磨(CMP)移除。經(jīng)由化學機械研磨(CMP)，各個插塞及中間介電層間便可以得到一平坦表面。
接著，一襯里層，諸如鈦，可以沉積于此半導體基底之表面，藉以在填滿各個穿孔前對齊各個穿孔側(cè)壁。此襯里層可以用于此基底材料之硅化，藉以降低其電阻值。另外，一阻障層，諸如氮化鈦，亦可以提供，藉以對齊各個穿孔側(cè)壁。此阻障層系用來禁止此半導體基底及插塞材料間之反應。根據(jù)此襯里及/或阻障層是否導電，穿孔下面亦可以移除，藉以曝露此擴散區(qū)域。
在一較佳實施例中，有源區(qū)域上電極(AATE)及有源區(qū)域下電極(AABE)插塞系個別產(chǎn)生。各個有源區(qū)域上電極(AATE)插塞586之高度系低于各個有源區(qū)域下電極(AABE)插塞586之高度。舉例來說，首先沉積一第一介電層，并接著形成各個有源區(qū)域上電極(AATE)插塞。接著，沉積一第二介電層，并形成各個有源區(qū)域下電極(AABE)插塞。在上下電極之插塞需要不同電性特征，諸如電阻值，之應用中，分別形成各個插塞之做法會特別有利。再者，提供低于有源區(qū)域下電極(AABE)插塞之有源區(qū)域上電極(AATE)插塞亦可以增加制程窗口，因為各個插塞及下電容器電極間之校準將會不再嚴格。
在另一較佳實施例中，耦接各個晶體管至各個上電極之有源區(qū)域上電極(AATE)插塞586系利用兩個制程步驟形成。有源區(qū)域上電極(AATE)插塞586，舉例來說，系與周邊裝置具有相同或類似之電性要求(舉例來說，電阻值)。如此，在周邊裝置之插塞形成期間，有源區(qū)域上電極(AATE)插塞之下部便可以形成?；蛘?，插塞586亦可以在單一制程步驟中形成。
請參考第7圖，各個電容器層系沉積于此半導體基底表面。在一較佳實施例中，各個電容器層系具有形成鐵電電容器之各層。要形成一鐵電電容器，第一電極641、鐵電層646、及第二電極642會依序沉積于此半導體基底表面。在一較佳實施例中，此導電材料系包括一貴金屬，諸如鉑，此鐵電材料系包括鋯鈦酸鉛(PZT)。另外，其它導電及鐵電材料亦可以使用。舉例來說，鉍鈦酸鍶(SBT)亦可以用來形成此鐵電層，而其它導電材料，諸如氧化釕(SRO)或氧化銥(IrO)，則可以用來形成各個電極。另外，第一及第二電極亦可以利用不同導電材料形成。在另一較佳實施例中，各種電容器層系用來形成非鐵電電容器，諸如動態(tài)隨機存取內(nèi)存(DRAM)電容器。舉例來說，本發(fā)明系使用習知之動態(tài)隨機存取內(nèi)存(DRAM)電極及介電層?；蛘?，各種技術，諸如化學氣相沉積(CVD)、金氧有機物化學氣相沉積(MOCVD)、及旋涂(spin-on)，均可以用來形成各個電容器層。
在一較佳實施例中，一阻障層系形成于第一電極之形成以前。此阻障層，舉例來說，系包括銥。另外，可以禁止擴散氧之其它材料，諸如氮化鈦，亦可以使用。為了提升此阻障層及中間介電層(ILD)中間之附著力，在此阻障層下方系可以提供一附著層。此附著層，在一較佳實施例中，系包括鈦?；蛘?，提升材料間附著力之其它附著層亦可以使用。各種技術，舉例來說物理氣相沉積(PVD)及化學氣相沉積(CVD)，均可以用來形成各個阻障層及附著層。
對于插塞包括多晶硅之應用而言，一金屬硅化物層系在各個電容器層以前，形成在此中間介電層(ILD)上方。此金屬硅化物層，舉例來說，系包括鈦或鈷。另外，其它金屬硅化物亦可以使用。此金屬硅化物，舉例來說，可以利用習知技術形成。
請參考第8圖，各個介電層及上電極層系分別定義圖案，藉以形成各個電容器之上部。已知，習知掩模及蝕刻技術均可以用來定義各層之圖案。舉例來說，一硬式掩模系沉積在上電容器層表面沉積。此硬式掩模，在一較佳實施例中，系包括氧化硅。另外，其它之硬式掩模材料亦可以使用。接著，一光阻層系沉積于此硬式掩模層表面。接著，一抗反射(ARC)層可以形成于此光阻層下方。接著，此光阻層便可以定義圖案，進而保留一電阻區(qū)塊，進而保護此硬式掩模層中、與電容器區(qū)域?qū)畢^(qū)域。接著，一非等向蝕刻，諸如反應離子蝕刻(RIE)，便可以用來移除此硬式掩模層之曝露部分，藉以曝露此上電容器層。接著，在定義此硬式掩模之圖案后，此光阻層便可以移除。隨后，本發(fā)明便可以執(zhí)行一反應離子蝕刻(RIE)，藉以移除未受此硬式掩模保護之上電極及介電層，進而形成各個電容器之上部。
請參考第9圖，接著，本發(fā)明會定義各個下電極及其下方電容器層(舉例來說，硅化物層、附著層、及/或阻障層)之圖案，進而形成各個電容器之下部。定義下電極層之圖案，舉例來說，系利用一硬式掩模達成。在一較佳實施例中，此下電極可以做為兩相鄰電容器之一共享電極。形成各個電容器之下部之制程系曝露各個有源區(qū)域上電極(AATE)插塞之上表面。另外，此介電層必須過度蝕刻，藉以確保各個有源區(qū)域上電極(AATE)插塞之上表面均可以曝露出來。
接著，一間隙層877會一致地沉積在此半導體基底上方，進而覆蓋各個電容器及插塞586。在一較佳實施例中，此間隙層系具有一介電材料，諸如氧化鋁。另外，此間隙層亦可以做為一封裝層，進而保護此鐵電材料免于，舉例來說，氫污染。再者，其它介電材料，諸如氧化鈦、氮化硅、或其它類型之氮化物，亦可以使用?；蛘?，此間隙層亦可以利用多層介電堆棧形成，其包括氧化硅及/或氮化物。此間隙層，舉例來說，系利用濺渡或物理氣相沉積(PVD)形成。當然，其它沉積技術，諸如化學氣相沉積(CVD)或原子層沉積(ALD)，亦可以用來形成此間隙層。
請參考第10圖，接著，執(zhí)行一非等向蝕刻動作。此蝕刻動作，舉例來說，系包括一反應離子蝕刻(RIE)。此反應離子蝕刻(RIE)系移除此間隙層之水平部分，進而曝露各個電容器及插塞586之表面、并保留間隙978保護之電容器側(cè)壁。
在一較佳實施例中，隨后，一蝕刻停止層系沉積于此半導體基底上方。此蝕刻停止層，舉例來說，系包括一導電層，諸如氮化鈦。提供一蝕刻停止層會有利于降低各個上電極之后續(xù)蝕刻損害。另外，使用非導電層，諸如氧化硅層，亦可以使用。若本發(fā)明系使用一非導電層，則本發(fā)明將會接著執(zhí)行一定義圖案之步驟，藉以曝露部分上電極及接觸插塞586。
隨后，一導電層991會形成在此半導體基底上方，進而覆蓋各個電容器、并充分地填滿兩相鄰對電容器中間之區(qū)域。此導電材料，在一較佳實施例中，系包括摻質(zhì)多晶硅。另外，其它類型之導電材料，諸如氮化鈦、鈦、鋁、鎢、銅鉑、其合金、或其組合，亦可以使用?；蛘?，各種技術亦可以用來形成各個導電材料，諸如物理氣相沉積(PVD)或化學氣相沉積(CVD)。
接著，本發(fā)明會定義此導電層之圖案，進而形成耦接相鄰對電容器之相鄰電容器之上電極至各個插塞586。在一較佳實施例中，各個導電帶系利用習知之掩模及蝕刻技術形成。各個導電帶系充分地接觸各個上電極，藉以產(chǎn)生想要之電性特征。在一較佳實施例中，各個導電帶系接觸大約一半之各個上電極之表面。
各個側(cè)壁間隙系用來隔離各個電容器之不同層，進而避免各個電極之短路。隨后，一封裝層便可以沉積在各個電容器上方。此封裝層系降低或避免，舉例來說氫污染，降低鐵電材料之品質(zhì)。在一較佳實施例中，此封裝層系包括氮化硅或氧化鋁。另外，其它類型之封裝材料，只要能夠保護鐵電材料免于氫污染，亦可以使用。再者，此封裝層亦可以利用習知技術形成，諸如物理氣相沉積(PVD)或化學氣相沉積(CVD)。應用間隙層及導電帶會有利于一自我校準制程之提供，藉以耦接各個上電極至各個晶體管，并且不需要一金屬制程。
第11圖系表示根據(jù)本發(fā)明之一較佳實施例、各個內(nèi)存單元之電路布局圖。如圖中所示，本發(fā)明系提供兩相鄰對電容器909。另外，一有源區(qū)域上電極(AATE)插塞986則是放置于此兩相鄰對電容器中間。另外，一導電帶990系耦接兩相鄰對電容器之兩相鄰電容器之各個上電極層642至此有源區(qū)域上電極(AATE)插塞。利用側(cè)壁間隙隔離此電容器之各個電極及此導電帶，本發(fā)明便可以在兩相鄰對電容器間達成一間隔1F。這將會有利于更小之內(nèi)存單元大小及降低之制造成本。
雖然本發(fā)明已配合所附圖
式，并參考各個較佳實施例詳細說明如上。但是，熟習此技術者，在不違背本發(fā)明精神及范圍之前提下，亦可以對各個較佳實施例進行可能調(diào)整及改變。因此，本發(fā)明之保護范圍不應該僅僅限制于上述各個較佳實施例，而應該根據(jù)下列權(quán)利要求及其等效范圍。
權(quán)利要求
1.一種集成電路(IC)，其包括一第一內(nèi)存單元，具有一第一晶體管，其具有第一及第二擴散區(qū)域，及一第一電容器，其在上下電極中間具有一介電層；一第二內(nèi)存單元，具有一第二晶體管，其具有第一及第二擴散區(qū)域，及一第二電容器，其在上下電極中間具有一介電層；該等第一及第二晶體管之該等第二擴散區(qū)域系形成一共享擴散區(qū)域；以及一導電帶，耦接該等第一及第二電容器之該等上電極至與該共享擴散區(qū)域耦接之一第一接觸，其中，該導電帶系利用該等電容器之側(cè)壁表面之間隙、而與該等電容器隔離。
2.如權(quán)利要求1所述之集成電路(IC)，其中，該介電層系一鐵電層。
3.如權(quán)利要求1所述之集成電路(IC)，其中，該第一電容器之該下電極系為與一第三內(nèi)存單元之一第三電容器共享之一共享電極，且其中，該第二電容器之該下電極系為與一第四內(nèi)存單元之一第四電容器共享之一共享電極。
4.如權(quán)利要求3所述之集成電路(IC)，其中，該第三晶體管系具有第一及第二擴散區(qū)域，其中，該第三晶體管之該第一擴散區(qū)域系為與該第一晶體管之該第一擴散區(qū)域共享之一共享擴散區(qū)域，且其中，該第四晶體管系具有第一及第二擴散區(qū)域，其中，該第四晶體管之該第一擴散區(qū)域系為與該第二晶體管之該第一擴散區(qū)域共享之一共享擴散區(qū)域。
5.如權(quán)利要求2所述之集成電路(IC)，其中，該第一電容器之該下電極系為與一第三內(nèi)存單元之一第三電容器共享之一共享電極，且其中，該第二電容器之該下電極系為與一第四內(nèi)存單元之一第四電容器共享之一共享電極。
6.如權(quán)利要求5所述之集成電路(IC)，其中，該第三晶體管系具有第一及第二擴散區(qū)域，其中，該第三晶體管之該第一擴散區(qū)域系為與該第一晶體管之該第一擴散區(qū)域共享之一共享擴散區(qū)域，且其中，該第四晶體管系具有第一及第二擴散區(qū)域，其中，該第四晶體管之該第一擴散區(qū)域系為與該第二晶體管之該第一擴散區(qū)域共享之一共享擴散區(qū)域。
7.如權(quán)利要求1所述之集成電路(IC)，其中，該等第一及第二電容器之該等下電極系經(jīng)由一第二接觸，而耦接至該等第一及第二晶體管之個別第一擴散區(qū)域。
8.如權(quán)利要求7所述之集成電路(IC)，其中，該第一接觸系低于該第二接觸。
9.如權(quán)利要求7所述之集成電路(IC)，其中，該第一電容器之該下電極系為與一第三內(nèi)存單元之一第三電容器共享之一共享電極，且其中，該第二電容器之該下電極系為與一第四內(nèi)存單元之一第四電容器共享之一共享電極。
10.如權(quán)利要求9所述之集成電路(IC)，其中，該第三晶體管系具有第一及第二擴散區(qū)域，其中，該第三晶體管之該第一擴散區(qū)域系與該第一晶體管之該第一擴散區(qū)域共享之一共享擴散區(qū)域，且其中，該第四晶體管系具有第一及第二擴散區(qū)域，其中，該第四晶體管之該第一擴散區(qū)域系為與該第二晶體管之該第一擴散區(qū)域共享之一共享擴散區(qū)域。
11.如權(quán)利要求8所述之集成電路(IC)，其中，該第一電容器之該下電極系為與一第三內(nèi)存單元之一第三電容器共享之一共享電極，且其中，該第二電容器之該下電極系為與一第四內(nèi)存單元之一第四電容器共享之一共享電極。
12.如權(quán)利要求11所述之集成電路(IC)，其中，該第三晶體管系具有第一及第二擴散區(qū)域，其中，該第三晶體管之該第一擴散區(qū)域系為與該第一晶體管之該第一擴散區(qū)域共享之一共享擴散區(qū)域，且其中，該第四晶體管系具有第一及第二擴散區(qū)域，其中，該第四晶體管之該第一擴散區(qū)域系為與該第二晶體管之該第一擴散區(qū)域共享之一共享擴散區(qū)域。
13.如權(quán)利要求1所述之集成電路(IC)，其中，該等間隙系包括一介電材料。
14.如權(quán)利要求13所述之集成電路(IC)，其中，該介電材料系禁止氫之擴散。
15.如權(quán)利要求13所述之集成電路(IC)，其中，該等間隙系包括氧化鋁。
16.如權(quán)利要求13所述之集成電路(IC)，其中，該導電帶系包括選自下列群組之一材料，其包括多晶硅、鋁、鈦、氮化鈦、鎢、鉑銅、其合金、或其組合。
17.如權(quán)利要求16所述之集成電路(IC)，其中，該導電帶系包括復數(shù)導電層組成之一堆棧。
18.如權(quán)利要求14所述之集成電路(IC)，其中，該導電帶系包括選自下列群組之一材料，其包括多晶硅、鋁、鈦、氮化鈦、鎢、鉑銅、其合金、或其組合。
19.如權(quán)利要求14所述之集成電路(IC)，其中，該導電帶系包括復數(shù)導電層組成之一堆棧。
20.如權(quán)利要求15所述之集成電路(IC)，其中，該導電帶系包括選自下列群組之一材料，其包括多晶硅、鋁、鈦、氮化鈦、鎢、鉑銅、其合金、或其組合。
21.如權(quán)利要求15所述之集成電路(IC)，其中，該導電帶系包括復數(shù)導電層組成之一堆棧。
全文摘要
一種集成電路(IC)，其具有利用串連方式排列之內(nèi)存單元。上電容器電極及有源區(qū)域間之上區(qū)域互連系利用一導電帶達到，一導電帶之使用系可以消除額外金屬層之需要，進而降低其制造成本。另外，側(cè)壁間隙系用以隔離導電帶及電容器之不同層。間隙之使用系可以有利于導電帶之自我校準。
文檔編號H01L21/70GK1659661SQ03812889
公開日2005年8月24日 申請日期2003年6月4日 優(yōu)先權(quán)日2002年6月4日
發(fā)明者M·賈科布, U·維爾豪森 申請人:因芬尼昂技術股份公司