專利名稱：晶格調(diào)諧半導(dǎo)體襯底的形成的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及晶格調(diào)諧半導(dǎo)體襯底的制造，特別地，但并不局限于此，涉及無應(yīng)力硅/鍺(SiGe)“虛擬襯底”的制造，該虛擬襯底適于應(yīng)變硅或SiGe激活層和無應(yīng)變III-V半導(dǎo)體激活層的生長，在這些激活層中可制造例如金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的有源半導(dǎo)體器件。
背景技術(shù)：
目前已知可在Si晶片上外延地生長應(yīng)變硅層，在它們之間插入無應(yīng)力SiGe緩沖層，并且已知在應(yīng)變硅層中制造例如MOSFET的半導(dǎo)體器件，以增強(qiáng)半導(dǎo)體器件的性能。提供緩沖層是為了相對于下層Si襯底的晶格間距來說增加晶格間距，通常將該緩沖層稱作虛擬襯底。
目前已知可在硅襯底上外延地生長硅和鍺的合金(SiGe)以形成緩沖層。因為SiGe的晶格間距大于Si通常的晶格間距，所以如果允許緩沖層進(jìn)行應(yīng)力釋放，就可通過提供這樣一個緩沖層來獲得所需的晶格間距增加。
緩沖層的應(yīng)力釋放不可避免地會在緩沖層中產(chǎn)生位錯以釋放應(yīng)變。這些位錯通常從下表面上形成半環(huán)，該半環(huán)擴(kuò)展以形成在應(yīng)變界面上的一個長位錯。然而，產(chǎn)生延伸穿過緩沖層縱深的穿透位錯會損害襯底的質(zhì)量，因為這樣的位錯會產(chǎn)生不平坦的表面，并引起有源半導(dǎo)體器件內(nèi)的電子散射。此外，因為在SiGe層中需要許多位錯來釋放應(yīng)變，這樣的位錯不可避免地相互作用，從而引起穿透位錯的銷栓。另外，為了進(jìn)一步的應(yīng)力釋放需要更多的位錯，這將使得穿透位錯的密度更高。
例如在US 5442205、US 5221413、WO 98/00857和JP 6-252046中所公開的，產(chǎn)生這種緩沖層的公知技術(shù)包含了對層中的Ge組分進(jìn)行線性緩變，使得應(yīng)變界面遍布于緩變區(qū)域。這意味著，所形成的位錯也遍布于緩變區(qū)域，因此位錯產(chǎn)生相互作用的可能減少了。但是，這種技術(shù)遇到這樣一個實際情況，就是位錯的主要源是倍增的機(jī)制，這樣許多位錯產(chǎn)生自同一個源，這使得位錯通常在同一個原子滑動面上成群地叢生。從這些位錯群產(chǎn)生的應(yīng)變場使虛擬襯底的表面具有較大的起伏，這既損害了虛擬襯底的質(zhì)量，又招致了穿透位錯。
US 2002/0017642A1中描述了一種技術(shù)，其中緩沖層是從多個薄片層形成的，多個薄片層包括緩變的SiGe層的交替層和在緩變的SiGe層的頂部的均勻SiGe層，該交替層中Ge組分的比率是從形成于其上的材料的Ge組分的比率逐漸增加到一個增加后的水平，該均勻的SiGe層中整層的Ge組分的比率均為增加后的水平。這種交替緩變層和均勻的SiGe層的構(gòu)造使得Ge組分比率貫穿緩沖層逐漸變化，使位錯更易于在界面的橫向擴(kuò)展，并因此降低了穿透位錯出現(xiàn)的可能性，從而有助于降低表面粗糙度。然而，為了提供滿意的性能，該技術(shù)需要提供相對較厚并且精細(xì)緩變的交替層，并且即使這樣，仍可能由于穿透位錯的產(chǎn)生而導(dǎo)致性能下降。

發(fā)明內(nèi)容
本發(fā)明的一個目的是提供一種形成晶格調(diào)諧半導(dǎo)體襯底的方法，相對于已有技術(shù)，該方法能通過降低穿透位錯的密度而提高性能。
根據(jù)本發(fā)明，提供了一種形成晶格調(diào)諧半導(dǎo)體襯底的方法，包括(a)通過間隔的平行絕緣機(jī)構(gòu)定義Si表面的平行條；(b)在條上選擇性地生長第一SiGe層，使得第一位錯優(yōu)先地延伸穿過絕緣機(jī)構(gòu)之間的第一SiGe層，以釋放第一SiGe層中相對于絕緣機(jī)構(gòu)的橫向的應(yīng)變；和(c)在第一SiGe層的頂部生長第二SiGe層，以超過絕緣機(jī)構(gòu)，使得第二位錯優(yōu)先在絕緣機(jī)構(gòu)之上的第二SiGe層中形成，以釋放第二SiGe層中相對于第一位錯的橫向的應(yīng)變。
這種技術(shù)能夠生產(chǎn)具有極低水平穿透位錯的高質(zhì)量SiGe虛擬襯底，即，從每平米厘米低于106位錯到實際上沒有穿透位錯。這是因為用于釋放SiGe材料應(yīng)力的位錯在兩個相互橫切的方向上產(chǎn)生，同時在空間上分隔，使得這兩組位錯不能相互作用，以至于不能產(chǎn)生穿過SiGe材料縱深方向延伸的穿透位錯。
因此，對于給定的Ge組分可以生產(chǎn)更薄的虛擬襯底，并極大地降低了穿透位錯密度和表面起伏。這使得虛擬襯底品質(zhì)優(yōu)良，并使能量更易于消散。虛擬襯底表面粗糙度的降低使進(jìn)一步的工藝更為簡單，因為可以減少或者省卻表面拋光的加工，并且由于表面的不平坦引起的清晰度的損失也降低到最小。所生產(chǎn)的虛擬襯底的質(zhì)量可使其適于特定應(yīng)用，例如用于微電子或完全互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)集成系統(tǒng)。


為了更好地理解本發(fā)明，現(xiàn)提供附圖作為參考，在這些附圖中圖1是顯示橫向位錯阻止應(yīng)變Si襯底縱向應(yīng)力釋放的效果的示意圖；和圖2顯示了根據(jù)本發(fā)明形成晶格調(diào)諧半導(dǎo)體襯底的方法的連續(xù)步驟。
具體實施例方式
下面著重描述在具有插入的SiGe緩沖層的下層Si襯底上虛擬晶格調(diào)諧Si襯底的形成。然而，應(yīng)當(dāng)理解本發(fā)明也可應(yīng)用于其他類型的晶格調(diào)諧半導(dǎo)體襯底的制備，包括允許III-V合并硅的終止于完全無應(yīng)力的純Ge的襯底的制備。根據(jù)本發(fā)明，還可以在外延生長的過程中加入一種或多種表面活性劑，例如銻，從而通過降低表面能量來產(chǎn)生更為平坦的虛擬襯底表面和更低密度的穿透位錯。
圖1顯示了SiGe材料的薄長條1，它生長在由圍繞著SiGe材料的四邊的氧化硅墻2限制的區(qū)域中。在通過外延生長而使SiGe層在所述區(qū)域中生長的過程中，位錯3優(yōu)先沿著該區(qū)域的最短方向形成，即從一個長氧化物墻向相對的另一個長氧化物墻的方向。這些位錯3沿著一個或另一個長氧化物墻在位錯核化點4處產(chǎn)生，在圖中每處以“X”標(biāo)示。這通常是由于位錯易于在生長區(qū)帶的邊緣形成。對于沿著最短方向形成位錯的情況，這些位錯能夠?qū)嶋H上不受妨礙地延伸到區(qū)帶相對的邊緣。但是，傾向于沿著區(qū)帶最長方向形成的位錯很快就被沿著區(qū)帶最短方向形成的位錯所阻擋，因而不能穿過區(qū)帶的整個長度。如圖1所示，這樣的位錯5從區(qū)帶的一端產(chǎn)生，但是很快在銷栓位點6被沿著最短的方向延伸的位錯3所阻止。
因此，在這種情況下，由于形成了沿著最短方向延伸的位錯，SiGe材料只能在一個方向上釋放應(yīng)力，而在垂直的方向上由于不能形成沿著最長方向的位錯，使應(yīng)力保持不被釋放(雖然如果最短的方向足夠小可能有一些彈性釋放)。雖然上述困難在前面是聯(lián)系由氧化物墻2限制的有限的區(qū)域中SiGe的生長來討論的，但同樣的問題還出現(xiàn)在需要在由襯底表面的區(qū)域限制的區(qū)域中生長SiGe的情況，例如在一個蝕刻的平臺柱的頂部。
因此，根據(jù)本發(fā)明的用于形成適于應(yīng)變硅或SiGe激活層和無應(yīng)力III-V半導(dǎo)體激活層生長的無應(yīng)力SiGe虛擬襯底的方法，其中在所述的應(yīng)變硅或SiGe激活層和無應(yīng)力III-V半導(dǎo)體激活層中可以制造例如MOSFET的有源半導(dǎo)體器件，在Si襯底10上生長氧化物層，在定義了將要蝕刻的區(qū)域后進(jìn)行選擇性蝕刻，例如在該氧化物層上涂敷光刻膠層并進(jìn)行選擇性曝光，然后顯影光刻膠層以形成光刻膠掩膜。在蝕刻之后，如圖2所示，長條形的氧化物墻11沿著襯底10的長度方向?qū)嶋H上平行地延伸，并由薄長條12所間隔，隨后可以在薄長條12中按照上述方式生長SiGe層。
如圖2b所示，在隨后的外延生長過程中，在從室溫到1200℃的溫度范圍內(nèi)，優(yōu)選在350到900℃的范圍內(nèi)，在氧化物墻11之間的每個薄長條12上有選擇地生長SiGe層13。這種SiGe的生長是選擇性的，這樣沿著氧化物墻11的頂部實際上沒有SiGe生長。這種選擇性生長可通過化學(xué)氣相淀積(CVD)來實現(xiàn)。
如圖2c所示，在每個氧化物墻11產(chǎn)生了位錯14，位錯14沿著最短方向向相對的氧化物墻11延伸。這樣，SiGe材料在墻11之間遍布整個區(qū)域?qū)挾妊由斓奈诲e14的方向上釋放了應(yīng)力。
如果需要，所述的應(yīng)力釋放可以通過一個退火步驟協(xié)助進(jìn)行。該退火步驟在從室溫到1500℃的高溫范圍內(nèi)進(jìn)行，優(yōu)選在500到1200℃的范圍。在應(yīng)力釋放之后，在從室溫到1200℃的范圍內(nèi)的溫度，優(yōu)選在350到900℃的范圍內(nèi)的溫度，繼續(xù)進(jìn)行SiGe材料的外延生長，以形成一個進(jìn)一步的SiGe層13a。如圖2d所示，該進(jìn)一步的SiGe層13a與第一SiGe層13相連，直到該SiGe材料的橫向生長超過氧化物墻11的頂部。最后，在氧化物墻11之間的區(qū)域結(jié)晶的SiGe的生長區(qū)域?qū)⑾嗷ソY(jié)合，并覆蓋Si襯底的整個表面。SiGe材料如此生長可形成一個單晶層，或者在不同的生長區(qū)帶結(jié)合的地方可形成堆垛層錯。在任何一種情況下，在不同的生長區(qū)帶相遇的地方都可能造成表面的不平坦。
當(dāng)SiGe材料繼續(xù)生長時，在縱向沒有釋放的應(yīng)變，最終通過可在晶片任何地方成核、并沿縱向延伸的位錯的形成而得以釋放。由于相對于在生長區(qū)帶邊緣的氧化物墻11的成核作用，這種成核作用具有高得多的活化能，因此與形成由氧化物墻11界定的窗內(nèi)的位錯14相比，這種縱向位錯15在晚得多的階段形成。
由于縱向位錯15形成在高于窗內(nèi)位錯14的層面上，因此這兩組位錯13、15之間沒有相互作用，并且位錯可遍布晶片的整個表面延伸。此外，由于SiGe材料中在垂直于外墻11的方向上沒有應(yīng)變，所以在這個方向上沒有傾向于產(chǎn)生位錯的驅(qū)動力。此外，因為任何位錯的相互作用被保持在最小，所以實際上沒有產(chǎn)生穿透位錯，否則穿透位錯將終止在SiGe材料的上表面，從而造成表面粗糙。
這樣就制造了高質(zhì)量的虛擬襯底，該襯底可用于應(yīng)變硅或SiGe激活層和無應(yīng)變III-V半導(dǎo)體激活層的生長，其中在應(yīng)變硅或SiGe激活層和無應(yīng)變III-V半導(dǎo)體激活層內(nèi)可制造有源半導(dǎo)體器件。
在上述方法中，氧化物墻11的高度取決于SiGe材料中的Ge組分，可在10nm到1,000nm的范圍內(nèi)變化，通常預(yù)期在400nm到700nm的范圍內(nèi)。氧化物窗的寬度在100nm到100μm的范圍內(nèi)，最好是5μm到20μm的范圍內(nèi)。氧化物墻11的寬度優(yōu)選盡可能地小，以確保完全的橫向過度生長，目前該寬度可為100nm到10μm的范圍，并優(yōu)選為約1μm。
SiGe材料中的Ge組分的含量在貫穿該層的厚度中可充分地保持恒定，盡管Ge組分也可以是緩變的，這樣Ge組分從該層中低層的第一組分逐漸增加到該層中上層的更高的第二組分。
在本發(fā)明的范圍內(nèi)，可以對上述方法進(jìn)行各種變化。例如，在SiGe材料已經(jīng)充分生長并生長超過氧化物墻11頂部后，可得到一個不平坦的表面，如圖2d所示。而在生長最終的壓蓋層以得到如圖2e所示的最終布置之前，這個結(jié)果可通過一個化學(xué)-機(jī)械拋光(CMP)步驟使該表面平坦化而克服。在進(jìn)一步的變化中，施加退火步驟來確保應(yīng)力完全釋放。盡管該退火步驟優(yōu)選在氧化物墻11之間選擇性SiGe生長之后、進(jìn)一步生長至超過氧化物墻11之前進(jìn)行，但該退火步驟也可在SiGe生長的任何階段進(jìn)行。
在進(jìn)一步的變化中，代替在氧化物墻之間生長SiGe材料，所述的SiGe生長可以在限定了生長區(qū)域的緊密間隔的平臺柱頂端上進(jìn)行。在這種情況下，條是由柱之間的溝槽來分隔的，而不是由氧化物墻來分隔，并且外延生長工藝可以是分子束外延(MBE)或CVD。作為一個進(jìn)一步的替代，SiGe材料可以在平行間隔的氮化硅或其他分隔材料墻之間生長。
此外，虛擬襯底可以外延生長在形成圖案的硅晶片或具有形成圖案的氧化物層的晶片上，這樣僅在所選擇的區(qū)域中進(jìn)行生長。因而該制造技術(shù)可用于僅在芯片的一個或多個所選擇的區(qū)域中產(chǎn)生虛擬襯底(可供系統(tǒng)芯片集成化所用)，例如，在該芯片中需要增強(qiáng)的電路功能。
本發(fā)明的方法可有廣泛的應(yīng)用，包括提供用于生長應(yīng)變的或無應(yīng)力Si、Ge或SiGe層的虛擬襯底，該虛擬襯底用于例如雙極結(jié)型晶體管(BJT)、場效應(yīng)晶體管(FET)和諧振隧道二極管(RTD)的器件的制造，以及生長用于CMOS技術(shù)的高速數(shù)字接口的III-V半導(dǎo)體層，還包括發(fā)光二極管(LED)和半導(dǎo)體激光器的光電應(yīng)用。
權(quán)利要求
1.一種形成晶格調(diào)諧半導(dǎo)體襯底的方法，包括(a)通過間隔的平行的絕緣機(jī)構(gòu)(2；11)定義Si表面的平行條(12)；(b)在條(12)上選擇性地生長第一SiGe層(13)，使得第一位錯(14)優(yōu)先穿過在絕緣機(jī)構(gòu)(2；11)之間的第一SiGe層(13)而延伸，以釋放所述第一SiGe層(13)中相對于絕緣機(jī)構(gòu)(2；11)的橫向的應(yīng)變；和(c)在第一SiGe層(13)的頂部上生長第二SiGe層(13a)以超過絕緣機(jī)構(gòu)(2；11)，使得第二位錯(15)優(yōu)先在絕緣機(jī)構(gòu)(2；11)之上的第二SiGe層(13a)中形成，以釋放第二SiGe層(13a)中相對于第一位錯(14)的橫向的應(yīng)變。
2.根據(jù)權(quán)利要求1所述的方法，其中第一SiGe層(13)的Ge組分的比率在層(13)中實際上保持恒定。
3.根據(jù)權(quán)利要求1或2所述的方法，其中第二SiGe層(13a)的Ge組分的比率在層(13a)中實際上保持恒定。
4.根據(jù)權(quán)利要求1、2或3所述的方法，其中至少一個SiGe層(13、13a)的Ge組分的比率在該層中由第一水平增加到高于第一水平的第二水平。
5.根據(jù)前述任意一項權(quán)利要求所述的方法，其中在高溫下至少對第一SiGe層(13)進(jìn)行退火，以實際上完全釋放該層(13)中的應(yīng)變。
6.根據(jù)權(quán)利要求5所述的方法，其中第一和第二SiGe層(13、13a)的生長在從室溫到1200℃的溫度范圍內(nèi)進(jìn)行，優(yōu)選在350到900℃的范圍內(nèi)進(jìn)行，所述的至少第一SiGe層(13)的退火在從室溫到1500℃的高溫范圍內(nèi)進(jìn)行，優(yōu)選在500到1200℃的范圍內(nèi)進(jìn)行。
7.根據(jù)權(quán)利要求1至6中任意一項所述的方法，其中第一和第二SiGe層(13、13a)通過單獨(dú)的連續(xù)生長工藝形成。
8.根據(jù)權(quán)利要求1至6中任意一項所述的方法，其中在第一SiGe層(13)的生長和第二SiGe層(13a)的生長之間進(jìn)行中間處理。
9.根據(jù)權(quán)利要求8所述的方法，其中中間處理包括對第一SiGe層(13)在高溫下進(jìn)行退火以實際上完全釋放該層(13)中的應(yīng)變的步驟。
10.根據(jù)權(quán)利要求8或9所述的方法，其中中間處理步驟包括化學(xué)機(jī)械拋光步驟。
11.根據(jù)前述任意一項權(quán)利要求所述的方法，其中第一SiGe層(13)通過選擇性外延生長工藝而生長。
12.根據(jù)權(quán)利要求11所述的方法，其中外延生長工藝是化學(xué)氣相淀積法CVD。
13.根據(jù)權(quán)利要求11所述的方法，其中外延生長工藝是分子束外延法MBE。
14.根據(jù)前述任意一項權(quán)利要求所述的方法，其中氧化硅條的厚度在10nm到1000nm范圍內(nèi)，并優(yōu)選在400nm到700nm范圍內(nèi)。
15.根據(jù)前述任意一項權(quán)利要求所述的方法，其中氧化硅條(12)的厚度在100nm到10μm范圍內(nèi)，并優(yōu)選為約1μm。
16.根據(jù)前述任意一項權(quán)利要求所述的方法，其中氧化硅條(12)的間隔距離在100nm到100μm的范圍內(nèi)，優(yōu)選在5μm到20μm范圍內(nèi)。
17.根據(jù)前述任意一項權(quán)利要求所述的方法，進(jìn)一步包括在第一和第二SiGe層(13、13a)的頂部上生長一個應(yīng)變Si層的步驟，其中在所述應(yīng)變Si層中形成一個或多個半導(dǎo)體器件。
18.根據(jù)權(quán)利要求1至17中任意一項所述的方法，其中絕緣機(jī)構(gòu)包括在Si表面上的間隔的平行的氧化硅墻(2；11)。
19.根據(jù)權(quán)利要求1至17中任意一項所述的方法，其中絕緣機(jī)構(gòu)包括在Si表面上的間隔的平行的溝槽。
20.根據(jù)權(quán)利要求1至17中任意一項所述的方法，其中絕緣機(jī)構(gòu)包括在Si表面上間隔的平行的氮化硅墻。
21.一種根據(jù)前述任意一項權(quán)利要求所述的方法形成的晶格調(diào)諧半導(dǎo)體襯底。
全文摘要
一種形成晶體調(diào)諧半導(dǎo)體襯底的方法包括如下步驟通過提供在Si表面上平行間隔的氧化物墻(2)來確定該Si表面的平行條，在該條上選擇性生長第一SiGe層，使得第一位錯(3)優(yōu)先在墻(2)之間的第一SiGe層中延伸，以釋放在第一SiGe層中橫切于墻(2)的方向上的應(yīng)變，在第一SiGe層的頂部上生長第二SiGe層以生長超過墻(2)，使得在墻(2)之上的第二SiGe層中優(yōu)先形成第二位錯，以釋放在第二SiGe層中橫切于第一位錯(3)的方向上的應(yīng)變。這樣產(chǎn)生的位錯用于在相互橫切的方向上釋放材料中的應(yīng)力，同時由于在空間上被分隔而使這兩組位錯不能發(fā)生相互作用。這樣，將大地降低了穿透位錯的密度和表面粗糙度，因而通過減少導(dǎo)致有源器件中電子散射和使電子移動速度下降的原子晶格破壞增強(qiáng)了虛擬襯底的性能。
文檔編號H01L21/20GK1714427SQ03820954
公開日2005年12月28日 申請日期2003年8月12日 優(yōu)先權(quán)日2002年9月3日
發(fā)明者亞當(dāng)·丹尼爾·開普維爾, 蒂莫西·約翰·格拉斯彼, 埃文·休伯特·克雷斯威爾·帕克, 特倫斯·霍爾 申請人:華威大學(xué)