專利名稱：快閃存儲單元及造成分離側(cè)壁氧化的方法
技術(shù)領(lǐng)域：
本案涉及快閃存儲單元及造成分離側(cè)壁氧化的方法。
背景技術(shù)：
一般而言，快閃存儲單元是與邏輯電路或線性電路晶體管形成于相同的基板上；為具有一有效率的制造過程，作為該等快閃存儲單元控制柵極的晶體管與該等邏輯電路及線性電路晶體管通常會共享相同的多晶硅罩幕，且亦共享相同的側(cè)壁氧化處理與相同的柵極之反應(yīng)離子蝕刻(RIE)。雖然共享共同的步驟是有效率的，但卻同時也出現(xiàn)一種或多種技術(shù)問題；由于特征尺寸變小，邏輯電路及/或線性電路晶體管便需要特別淺的源極與汲極之接合形成，以避免短信道效應(yīng)(SCE)；為了實現(xiàn)上述之特別淺的源極與汲極之接合形成，便必須將制造該裝置之熱預(yù)算維持的非常低，因此，必須要在一低溫條件中執(zhí)行側(cè)壁氧化處理、或是省略側(cè)壁氧化處理程序。然而，快閃存儲單元的柵極邊緣需要特別磨圓，以減少因尖銳的柵極邊緣所引起的高電場，進而能夠?qū)㈦姾杀Ａ粼谠摉艠O之堆棧中。柵極之磨圓藉由浮動?xùn)艠O所捕捉的電荷周圍電場之降低而減少了泄漏電流。

發(fā)明內(nèi)容
本發(fā)明利用一雙重硬罩幕(HM)的方式，藉由邏輯電路與線性電路晶體管與快閃存儲單元之側(cè)壁氧化處理與溫度的最佳化，來解決習(xí)知技術(shù)中所存在的問題。該邏輯電路與線性電路晶體管是藉由一硬罩幕而形成，而快閃存儲晶體管是藉由另一硬罩幕所形成。一般的硬罩幕是由化學(xué)氣相沉積(CVD)之TEOS(正硅酸四乙酯)氧化物所形成，雖然附加的硬罩幕對整體制程添加了許多步驟，然而其亦可避免為隔離該快閃存儲單元控制柵極與該邏輯電路與線性電路晶體管之多晶硅而使用一額外之深紫外線(DUV)罩幕的花費，后者似乎是僅用以增進已存在的習(xí)知技術(shù)處理之一替代方式。更具體而言，在蝕刻該快閃存儲單元之后添加一第二TEOS硬罩幕，其系于移除第一TEOS硬罩幕與形成快閃側(cè)壁氧化物之后執(zhí)行。
為了實行本發(fā)明，該基板被分為一含有電可擦可編程只讀存儲器(EEPROM)單元的區(qū)域以及含有線性電路或邏輯電路裝置的其它區(qū)域，一三重阱則形成于該EEPROM區(qū)域中；接著形成該EEPROM晶體管之柵極堆棧，而此一步驟包含了形成一穿隧介電層、一穿隧多晶柵極層、一柵極間介電層與一控制柵極層。以一第一硬罩幕覆蓋該基板，一般而言該第一硬罩幕是一TEOS層；對該EEPROM區(qū)域中的該TEOS層成形(patterned)并形成開口(opened)，以形成該EEPROM晶體管之源極與汲極區(qū)域。接著，布植該等源極與汲極區(qū)域并移除該TEOS層，且適當氧化該等EEPROM晶體管之側(cè)壁。然后，沉積一第二TEOS硬罩幕于該等線性電路與邏輯電路區(qū)域，并單獨對TEOS硬罩幕進行成形以暴露該等線性電路與邏輯電路晶體管之源極與汲極區(qū)域；最后布植該等線性電路與邏輯電路晶體管，而該等線性電路與邏輯電路晶體管便以一習(xí)知的方式而完成。
本發(fā)明讓制造者能夠最佳化快閃堆棧與邏輯電路及/或線性電路堆棧上的側(cè)壁絕緣層之厚度，其能夠制造的裝置可在其快閃晶體管與在邏輯電路及/或線性電路晶體管上具有不同側(cè)壁介電質(zhì)厚度；且此一結(jié)構(gòu)克服了習(xí)知結(jié)構(gòu)中快閃晶體管與在邏輯電路及/或線性電路晶體管具有相同側(cè)壁厚度之缺點。藉由本發(fā)明，該等邏輯電路及/或線性電路裝置具有較薄的側(cè)壁氧化物且因而能夠更緊密的排列，以增加該基板中的邏輯電路及/或線性電路電路。此外，該存儲裝置具有較厚的側(cè)壁絕緣層，以于該存儲晶體管操作時保護儲存于該柵極間介電層中的電荷。


圖1至圖4.1是沿著該EEPROM區(qū)域的字符線而表示在處理中的最初關(guān)鍵步驟；圖4.2至圖8是沿著該EEPROM區(qū)域的位線而表示在處理中的最終關(guān)鍵步驟。
附圖中部件符號的說明18 基板20 淺溝槽隔離區(qū)域21 浮動?xùn)艠O氧化層22 多晶硅層23 光致抗蝕劑24 極間介電層25 氧化物層26 多晶硅層
30TEOS層3132TEOS層3641P型阱42N型阱50三重阱51N型阱52P型阱P-SUB P型基板LOGIC/LINEAR 邏輯電路/線性電路EEPROM電可擦可編程只讀存儲器具體實施方式
請參見圖1，對一P型基板18適當成形(patterned)以形成淺溝槽隔離區(qū)域20；該淺溝槽隔離區(qū)域20圍繞各EEPROM晶體管與各對CMOS晶體管。熟習(xí)該項技藝之人士都可理解本發(fā)明亦可形成于一N型基板上，只要適當使用相反的摻雜物即可。如圖2所示，以一浮動?xùn)艠O氧化層21覆蓋該基板，并接著覆蓋一多晶硅層22；在沉積該等膜層之前，即先單獨成形該基板的一適當部分(例如A部分)，并對其布植以具有一三重阱50，該三重阱50包含了一N型阱51與位于該P型基板18上、圍住該N型阱51之一P型阱52。伴隨此一敘述的圖式說明了在區(qū)域B中的一對邏輯電路CMOS晶體管，該等區(qū)域可包含除了該對邏輯電路CMOS晶體管以外的晶體管；熟習(xí)該項技藝之人士都可理解可在該等區(qū)域B中形成具有一傳導(dǎo)類型的晶體管，而晶體管的類型可為邏輯電路或線性電路，其包括但不限于功率晶體管(例如LDMOS晶體管)。
接著，以一光致抗蝕劑23對該等氧化物與多晶硅層進行成形以形成一浮動?xùn)艠O堆棧；請參閱圖3，一氮氧化物柵極間介電層24系形成于該基板上，該氮氧化物柵極間介電層24藉由光致抗蝕劑23而進行適當成形，以形成如圖4所示之EEPROM堆棧中該ONO介電質(zhì)三層其中的兩層；進行至此，自周邊區(qū)域B對該氮氧化物柵極間介電層24與多晶硅層11進行細段處理(stripped)，而其適于成形并布植以形成P型阱41與N型阱42。
接著，以一氧化物層25與后續(xù)之一第二多晶硅層26覆蓋該基板18，該氧化物層25形成了該等邏輯電路與線性電路裝置的柵極氧化層，并形成了該ONO介電層24之上氧化層。該多晶硅層26是供該等EEPROM晶體管與該等邏輯電路與線性電路晶體管的控制柵極之用。
一第一TEOS層30系沉積于該第二多晶硅層26之上，接著以光致抗蝕劑23適當成形該第一TEOS層30，以形成該EEPROM之源極與汲極區(qū)域開口；對源極與汲極區(qū)域適當布植以形成該EEPROM之源極與汲極。然后，藉由一高選擇性反應(yīng)離子蝕刻方式來移除該第一TEOS層30，并終止于多晶硅層26上；接著，該EEPROM柵極堆棧的側(cè)壁系被氧化以提供一適用于快閃堆棧晶體管之側(cè)壁氧化物。在溫度為攝氏850至950°、時間為30分鐘的爐中進行氧化，以在該柵極堆棧的多晶硅區(qū)域上成長厚度為15納米(nanometers)的側(cè)壁。然后，沉積一第二TEOS層32于該基板18上，以光致抗蝕劑23對該TEOS層32進行適當成形以形成柵極，并對其形成邏輯電路與線性電路晶體管之源極與汲極所需之開口。
對該等邏輯電路及/或線性電路晶體管之源極與汲極加以適當布植，藉由反應(yīng)離子蝕刻來移除該第二TEOS層32，而外圍的晶體管之柵極則會得到一較薄的側(cè)壁氧化物。該側(cè)壁氧化物的厚度約為6納米，且是藉由一相對較短、較快速的熱退火步驟所形成；該快速退火步驟是在溫度約700至900℃中約實施10至20秒，其活化了在該邏輯電路及/或線性電路晶體管中的摻雜，但并不會驅(qū)使它們遠達該基板。這樣的結(jié)果導(dǎo)致一邏輯電路及/或線性電路區(qū)域具有相對較緊密排列的晶體管。
上述的處理使制造者能夠制造一具有不同側(cè)壁絕緣厚度之邏輯電路及/或線性電路與存儲裝置的單一集成電路。在邏輯電路及/或線性電路區(qū)域中，該等側(cè)壁能夠被最佳化為盡可能的薄，以于該邏輯電路及/或線性電路裝置許可的區(qū)域中提供更多的晶體管；而在存儲區(qū)域中，該等存儲裝置能夠被最佳化為具有一足夠厚的側(cè)壁氧化物，以避免在該等存儲晶體管操作時，儲存于該柵極間介電層的電荷受到非預(yù)期的影響。
權(quán)利要求
1.一種用于在具有其它線性電路或邏輯電路裝置的一基板上形成一快閃電可擦可編程只讀存儲器(electrically erasable programmable memory，EEPROM)的方法，該方法包含步驟自一線性電路或裝置區(qū)域隔離出一EEPROM區(qū)域；于該EEPROM區(qū)域中形成一三重阱；形成一EEPROM柵極堆棧，其包含一穿隧介電層、一穿隧柵極層、一控制介電層與一控制柵極層；以一第一沉積的硬罩幕層覆蓋該基板；對該第一沉積的氧化物罩幕層執(zhí)行開口處理以暴露EEPROM源極與汲極區(qū)域；布植該暴露之EEPROM源極與汲極區(qū)域；以一第二沉積的硬罩幕層覆蓋該基板；對該第二沉積的氧化物罩幕層執(zhí)行開口處理以暴露線性電路或邏輯電路源極及汲極區(qū)域；以及布植該暴露的線性電路或邏輯電路源極及汲極區(qū)域。
2.如權(quán)利要求1所述的方法，其中自一線性電路或裝置區(qū)域隔離出一EEPROM區(qū)域的該步驟包含了于該EEPROM區(qū)域與其它區(qū)域之間形成淺溝槽，并以一介電質(zhì)填充該等淺溝槽。
3.如權(quán)利要求2所述的方法，其中該介電質(zhì)是二氧化硅。
4.如權(quán)利要求1所述的方法，其中于該EEPROM區(qū)域中形成一三重阱的該步驟包含了提供一稍微摻雜了一傳導(dǎo)類型摻雜物的基板、以一罩幕層覆蓋該邏輯電路或線性電路區(qū)域而留下暴露的該EEPROM區(qū)域的范圍，以及布植兩種不同傳導(dǎo)類型的摻雜物于該暴露的EEPROM范圍。
5.如權(quán)利要求1所述的方法，其中形成一EEPROM柵極堆棧的該步驟包含了沉積并對穿隧介電質(zhì)、穿隧柵極材料、控制柵極介電質(zhì)與控制柵極材料的連續(xù)層進行圖案化。
6.如權(quán)利要求5所述的方法，其中該穿隧介電質(zhì)是一氮氧化物層。
7.如權(quán)利要求5所述的方法，其中該穿隧柵極與控制柵極是摻雜多晶硅。
8.如權(quán)利要求1所述的方法，其中該第一硬罩幕層是由反應(yīng)的正硅酸四乙酯(tetraethyl orthosilicade，TEOS)所形成。
9.如權(quán)利要求1所述的方法，其中該第二硬罩幕層是由反應(yīng)的TEOS所形成。
10.如權(quán)利要求1所述的方法，更包含在該EEPROM柵極堆棧的側(cè)壁上形成側(cè)壁介電層的步驟。
11.如權(quán)利要求10所述的方法，其中在該EEPROM柵極堆棧的側(cè)壁上形成側(cè)壁介電層的該步驟包含了快速熱氧化。
12.如權(quán)利要求10所述的方法，更包含形成邏輯電路或線性電路裝置的柵極堆棧與形成一側(cè)壁介電層于該等邏輯電路或線性電路柵極堆棧上的步驟。
13.如權(quán)利要求12所述的方法，其中該EEPROM側(cè)壁介電質(zhì)較該等邏輯電路或線性電路柵極堆棧上的側(cè)壁介電質(zhì)更薄。
14.一種具有邏輯電路及/或線性電路晶體管與存儲裝置的集成電路，其包含一邏輯電路及/或線性電路裝置區(qū)域，其包含場效晶體管，各包括自一汲極所隔出的一源極，位于該源極與汲極間的一信道，一控制柵極，其包含了位于該信道上的一絕緣層與位于該絕緣層上的一柵極電極，以控制該信道中的電場，以及一邏輯電路及/或線性電路裝置側(cè)壁絕緣層，其位于該柵極電極的側(cè)邊，以隔離該柵極電極與鄰近的晶體管；一存儲裝置區(qū)域，其包含電子可編程的存儲裝置，各包括自一汲極所隔出的一源極，位于該源極與汲極間的一信道，一控制柵極，其包含了位于該信道上的一絕緣層與位于該絕緣層上的一第一電極，以控制該信道中的電場，位于該控制柵極上的一介電層，位于該介電層上的一第二電極，用于供應(yīng)一電壓至該晶體管以儲存或移除該介電層的一電荷，以及一存儲裝置側(cè)壁絕緣層，其位于該第一與第二電極的側(cè)邊以減少經(jīng)由儲存在跨過該控制柵極的該介電層中的電荷所產(chǎn)生于基板中的電場，并將鄰近的存儲裝置彼此隔離，其中該存儲裝置側(cè)壁絕緣層比該邏輯電路及/或線性電路裝置側(cè)壁絕緣層更厚。
15.如權(quán)利要求14所述的集成電路，其中該邏輯電路及/或線性電路側(cè)壁絕緣層的厚度少于該存儲裝置側(cè)壁絕緣層的厚度的一半。
16.如權(quán)利要求15所述的集成電路，其中該邏輯電路及/或線性電路側(cè)壁絕緣層約為6納米厚，而該邏輯電路及/或線性電路側(cè)壁絕緣層約為15納米厚。
17.如權(quán)利要求14所述的集成電路，其中該存儲裝置是EEPROM晶體管且形成于該基板的三重阱區(qū)域中。
18.如權(quán)利要求14所述的集成電路，其中該側(cè)壁介電層是二氧化硅。
19.如權(quán)利要求14所述的集成電路，其中該等電極是摻雜多晶硅。
全文摘要
本發(fā)明是一種快閃存儲單元及造成分離側(cè)壁氧化的方法。本發(fā)明揭露了一種可使集成電路具有緊密的邏輯電路及/或線性電路區(qū)域與緊密的存儲區(qū)域的制程與產(chǎn)品。在一共同的基板上，一雙重硬罩幕處理單獨形成了邏輯電路及/或線性電路晶體管以及EEPROM存儲晶體管的堆棧。藉由使用該處理，該等邏輯電路及/或線性電路晶體管與存儲晶體管具有不同的側(cè)壁絕緣層厚度。該等邏輯電路及/或線性電路晶體管具有相對薄的側(cè)壁絕緣層，而其足以提供與鄰近裝置與導(dǎo)體之間的隔離。該存儲晶體管具有較厚的側(cè)壁絕緣層以避免儲存于該存儲裝置中的電荷會對該存儲晶體管的操作產(chǎn)生不利的影響。
文檔編號H01L29/788GK1679166SQ03821092
公開日2005年10月5日 申請日期2003年9月3日 優(yōu)先權(quán)日2002年9月4日
發(fā)明者D·沈 申請人:因芬尼昂技術(shù)股份公司