專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置及其制造方法，特別涉及在SOI(SiliconOn Insulator)基板上形成MOS晶體管的半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
以往，在SOI基板上形成了Pch晶體管或者Nch晶體管的MOS結(jié)構(gòu)的半導(dǎo)體裝置已在各種用途中應(yīng)用。特別是，作為在等離子顯示器的驅(qū)動電路中利用的半導(dǎo)體裝置，采用確保高耐壓特性、偏置結(jié)構(gòu)的MOS晶體管，這在專利文獻(xiàn)1中已公開。
圖6表示和專利文獻(xiàn)1所示的半導(dǎo)體裝置同樣、具有偏置結(jié)構(gòu)的晶體管的現(xiàn)有技術(shù)的半導(dǎo)體裝置的剖視圖。在圖6所示的半導(dǎo)體裝置中，具有偏置結(jié)構(gòu)的MOS晶體管的N溝道晶體管以及P溝道晶體管形成在共同的SOI基板。
如圖6所示，上述現(xiàn)有技術(shù)的半導(dǎo)體裝置，包括在支承基板101(硅基板)上設(shè)置的埋氧化膜102；在埋氧化膜102上設(shè)置的半導(dǎo)體層103；用于將半導(dǎo)體層103區(qū)分成多個活性區(qū)域103a、103b、…的槽分離區(qū)域104；采用LOCOS法形成的場氧化膜106a～105d；覆蓋半導(dǎo)體層103的層間絕緣膜106。
該現(xiàn)有技術(shù)的半導(dǎo)體裝置中的SOI基板，通過埋氧化膜102結(jié)合，直到將包含低濃度的P型雜質(zhì)的2張硅基板中的一方硅基板變薄為止進(jìn)行研磨后形成。
在此，第1活性區(qū)域103a上，設(shè)置N溝道晶體管，N溝道晶體管，具有包含高濃度的P型雜質(zhì)的背柵接點(diǎn)區(qū)域111、金屬構(gòu)成的源電極112、包含高濃度的N型雜質(zhì)的源區(qū)域113、多晶硅構(gòu)成的柵電極114a、金屬構(gòu)成的引出柵電極114b、金屬構(gòu)成的漏電極115、包含低濃度的P型雜質(zhì)的本體(body)區(qū)域116、薄硅氧化膜構(gòu)成的柵氧化膜118、包含低濃度的N型雜質(zhì)的漏偏置區(qū)域119、包含高濃度的N型雜質(zhì)的漏接點(diǎn)區(qū)域120。在該N溝道晶體管中，柵電極114a不僅橫跨柵氧化膜118而且橫跨場氧化膜105a。即，場氧化膜105a的一部分作為柵絕緣膜的功能。
在支承基板101上，通過由槽分離區(qū)域104包圍設(shè)置在埋氧化膜102上的、包含低濃度的P型雜質(zhì)的半導(dǎo)體層103的給定區(qū)域，形成與周圍元件絕緣分離的第1活性區(qū)域103a，N溝道晶體管被制作在該第1活性區(qū)域103a內(nèi)。
本體區(qū)域116，通過在第1活性區(qū)域103a的表面區(qū)域中離子注入中濃度的P型雜質(zhì)(例如硼)較淺形成，具有在表面附近為最大濃度，而距表面越遠(yuǎn)濃度越低的雜質(zhì)濃度結(jié)構(gòu)。在本體區(qū)域116內(nèi)的表面區(qū)域上形成的包含高濃度N型雜質(zhì)的源區(qū)域113，與本體區(qū)域116電連接。為了使該電連接狀態(tài)良好，設(shè)置包含高濃度的P型雜質(zhì)的背柵接點(diǎn)區(qū)域111，通過源電極112將源區(qū)域113和本體區(qū)域116電連接。
漏偏置區(qū)域119，是在第1活性區(qū)域103a內(nèi)離子注入N型雜質(zhì)的磷后形成的N阱，具有在表面附近為最大濃度，而距表面越遠(yuǎn)濃度越低的雜質(zhì)濃度結(jié)構(gòu)。漏偏置區(qū)域119，在第1活性區(qū)域103a內(nèi)與本體區(qū)域116稍微離開的位置上形成。漏接點(diǎn)區(qū)域120，通過在漏偏置區(qū)域119的表面區(qū)域上注入高濃度的N型雜質(zhì)(砷)后形成，漏接點(diǎn)區(qū)域120與漏電極115接觸。
場氧化膜114a，在第1活性區(qū)域103a上在源區(qū)域113和漏接點(diǎn)區(qū)域120之間，設(shè)置在靠近漏接點(diǎn)區(qū)域120一側(cè)，柵氧化膜118，在第1活性區(qū)域103a上在源區(qū)域113和漏接點(diǎn)區(qū)域120之間，設(shè)置在靠近源區(qū)域113一側(cè)。柵電極114a，橫跨柵氧化膜118和場氧化膜105a的一部分形成。柵電極114a，為了在源區(qū)域113附近不容易引起電場集中，與場氧化膜105a的端部連接上形成，起到一種場板的作用。
另外，在第2活性區(qū)域103b內(nèi)，設(shè)置P溝道晶體管，P溝道晶體管，具有包含高濃度的N型雜質(zhì)的背柵接點(diǎn)區(qū)域121、金屬構(gòu)成的源電極122、包含高濃度的P型雜質(zhì)的源區(qū)域123、多晶硅構(gòu)成的柵電極124a、金屬構(gòu)成的引出柵電極124b、金屬構(gòu)成的漏電極125、包含低濃度的N型雜質(zhì)的本體區(qū)域126、作為柵絕緣膜的功能的場氧化膜105d、包含低濃P型雜質(zhì)的漏偏置區(qū)域129、包含高濃度的P型雜質(zhì)的漏接點(diǎn)區(qū)域130。在此，在該P(yáng)溝道晶體管中，不設(shè)置N溝道晶體管中的薄硅氧化膜構(gòu)成的柵氧化膜，柵電極124a整體設(shè)置在場氧化膜105d上。
在支承基板101上，通過由槽分離區(qū)域104包圍設(shè)置在埋氧化膜102上的、包含低濃度P型雜質(zhì)的半導(dǎo)體層103的給定區(qū)域，形成與周圍元件絕緣分離的第2活性區(qū)域103b，P溝道晶體管被制作在該第2活性區(qū)域103b內(nèi)。
漏偏置區(qū)域129，是在第2活性區(qū)域103ab內(nèi)離子注入P型雜質(zhì)的硼后形成的P阱，具有在表面附近為最大濃度，而距表面越遠(yuǎn)濃度越低的雜質(zhì)濃度結(jié)構(gòu)。漏接點(diǎn)區(qū)域130，通過在漏偏置區(qū)域129的表面區(qū)域上注入高濃度的P型雜質(zhì)(硼)后形成，漏接點(diǎn)區(qū)域130與漏電極125接觸。
專利文獻(xiàn)1專利第3111947號公報(圖1，與此相關(guān)的說明)在上述現(xiàn)有技術(shù)的半導(dǎo)體裝置中，N溝道晶體管中通過增大漏偏置區(qū)域119的延伸距離(從漏接點(diǎn)區(qū)域120到緊接著柵電極114a下面的的漏偏置區(qū)域119端部為止的距離)，增大N溝道晶體管的漏·源之間的耐壓。但是，耐壓特性變好后，又限制了電流驅(qū)動能力。然而，象PDP(等離子顯示板的簡稱)用IC的輸出晶體管那樣，對于N溝道晶體管多種情況不僅需要高耐壓特性，而且需要電流驅(qū)動能力。
為此，如果減少導(dǎo)通電阻確保電流驅(qū)動能力，而減少漏偏置區(qū)域119的延伸距離，又不能獲得足夠的耐壓特性，出現(xiàn)需要權(quán)衡的情況。
另外，作為減少N溝道晶體管的導(dǎo)通電阻的另外的方式，可以考慮增大與延伸方向垂直的橫方向的距離，但由于器件尺寸(平面方向的面積)增大，支承基板101和第1活性區(qū)域103a之間的寄生電容增大，出現(xiàn)損失晶體管的開關(guān)特性的不良情況。
根據(jù)本發(fā)明人等進(jìn)行的仿真和實(shí)驗(yàn)，為了實(shí)現(xiàn)半導(dǎo)體元件的開關(guān)動作的高速化，對現(xiàn)在實(shí)用化的5～6μm厚的半導(dǎo)體層的厚度減薄，以減小第1、第2活性區(qū)域103a、103b的寄生電容時，上述不良情況特別顯著出現(xiàn)。
另一方面，P溝道晶體管，由于將該輸出晶體管在前置驅(qū)動電路中使用，雖然不太需要電流驅(qū)動能力，而需要高耐壓特性。然后，漏·源之間耐壓之外還需要柵耐壓，柵耐壓，作為柵絕緣膜通過采用厚膜的場氧化膜可以解決。但是，這時也會出現(xiàn)不能獲得太大的電流驅(qū)動能力的不良情況。
根據(jù)本發(fā)明人的調(diào)查，上述不良情況可以認(rèn)為是因?yàn)槿缦略蛩穑绻谛纬陕┢脜^(qū)域119后形成場氧化膜105a，雜質(zhì)濃度濃的部分吸收場氧化膜105a，在緊接著場氧化膜105a下面的只殘存漏偏置區(qū)域119中雜質(zhì)濃度低的部分，所以增大了晶體管的導(dǎo)通電阻。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種根據(jù)上述探明的原因，滿足小導(dǎo)通電阻和高耐壓特性的半導(dǎo)體裝置及其制造方法。
本發(fā)明第1半導(dǎo)體裝置，是采用所謂的SOI基板形成的半導(dǎo)體裝置，設(shè)置在埋絕緣膜的上方的半導(dǎo)體層的第1活性區(qū)域中且具有第1導(dǎo)電型溝道的第1晶體管，在漏極側(cè)、具有采用LOCOS法形成的在位于距離柵絕緣膜的厚膜部的下面某一深度范圍的下方的深部處具有雜質(zhì)濃度的峰值的第1導(dǎo)電型的第1漏偏置區(qū)域。
這樣，第1漏偏置區(qū)域內(nèi)的第1導(dǎo)電型雜質(zhì)的高濃度部分不會被LOCOS膜吸收而會殘存，可以使第1晶體管的導(dǎo)通電阻盡可能減小。
這時，只要將第1漏偏置區(qū)域的深部設(shè)定在使第1晶體管的導(dǎo)通電阻在第1設(shè)定值以下的范圍內(nèi)即可。例如，半導(dǎo)體層的厚膜部下方的區(qū)域的厚度為3.2μm時，距離厚膜部的下面的深度優(yōu)選在0.4μm到1.5μm的范圍(一般講在半導(dǎo)體層的厚膜部下方中的厚度的10％到60％的范圍)，更優(yōu)選距離厚膜部的下面的深度在0.6μm到1.2μm的范圍(一般講在半導(dǎo)體層的厚膜部下方中的厚度的20％到40％的范圍)。
進(jìn)一步，優(yōu)選將第1漏偏置區(qū)域的深部設(shè)定在使第1晶體管的源·漏間的耐壓在第2設(shè)定值以上的范圍內(nèi)，例如，半導(dǎo)體層的厚膜部下方的區(qū)域的厚度為3.2μm時，距離厚膜部的下面的深度優(yōu)選在0.8μm到1.8μm的范圍(一般講在半導(dǎo)體層的厚膜部下方中的厚度的25％到60％的范圍)。
另外，第2晶體管，通過在源極側(cè)包括在位于距離第2柵絕緣膜的下面某一深度范圍的下方的深部處具有雜質(zhì)濃度的峰值的第1導(dǎo)電型的第2本體區(qū)域，可以提高第2晶體管的源·漏間的耐壓。
本發(fā)明第2半導(dǎo)體裝置，是采用所謂的SOI基板形成的半導(dǎo)體裝置，設(shè)在埋絕緣膜上方的半導(dǎo)體層的第2活性區(qū)域中且具有第2導(dǎo)電型溝道的第2晶體管，在其源極側(cè)，具有雜質(zhì)濃度的峰值位于從采用LOCOS法所形成的第2柵絕緣膜的下面向下某一深度范圍的深部的第1導(dǎo)電型的第2本體區(qū)域。
這樣，可以提高第2晶體管的源·漏間的耐壓。
本發(fā)明的半導(dǎo)體裝置的制造方法，是采用所謂的SOI基板形成的半導(dǎo)體裝置的制造方法，在第1漏偏置區(qū)域形成區(qū)域中以高能量條件注入第1導(dǎo)電型雜質(zhì)離子后，通過熱處理，按照第2導(dǎo)電型雜質(zhì)濃度的峰值處在所述半導(dǎo)體層的表面區(qū)域中那樣形成所述第1本體區(qū)域，另一方面，按照第1雜質(zhì)濃度的峰值處在距離后面形成的第1柵絕緣膜的厚膜部的下面某一深度范圍的深部那樣形成所述第1漏偏置區(qū)域。
這樣可以獲得第1半導(dǎo)體裝置的結(jié)構(gòu)。
向第1漏偏置區(qū)域的雜質(zhì)離子的注入，優(yōu)選按照第1漏偏置區(qū)域的深部設(shè)定在使第1晶體管的導(dǎo)通電阻在第1設(shè)定值以下的范圍內(nèi)那樣進(jìn)行。
另外，在向第1晶體管的第1漏偏置區(qū)域形成區(qū)域注入第1導(dǎo)電型雜質(zhì)離子時，也向第2晶體管的第2本體區(qū)域注入第1導(dǎo)電型雜質(zhì)離子，這樣可以在簡化的工藝中獲得源·漏間的耐壓高的第2晶體管。
依據(jù)本發(fā)明的半導(dǎo)體裝置及其制造方法，在采用LOCOS法形成的柵絕緣膜的厚膜部的下方設(shè)置的漏偏置區(qū)域或者本體區(qū)域中，由于第1導(dǎo)電型雜質(zhì)濃度的峰值處在柵絕緣膜的厚膜部的下面的某一深度下方的深部，可以減小第1晶體管的導(dǎo)通電阻，保持高的源·漏間的耐壓。


圖1表示有關(guān)本發(fā)明實(shí)施方案的半導(dǎo)體裝置的剖視圖。
圖2(a)～(d)表示有關(guān)本發(fā)明實(shí)施方案的半導(dǎo)體裝置的制造工藝中形成本體區(qū)域、漏偏置區(qū)域等的工藝的剖視圖。
圖3(a)～(c)表示有關(guān)本發(fā)明實(shí)施方案的半導(dǎo)體裝置的制造工藝中形成柵絕緣膜、柵電極、源·漏區(qū)域等的工藝的剖視圖。
圖4(a)、(b)表示有關(guān)本發(fā)明實(shí)施方案的半導(dǎo)體裝置的制造工藝中形成槽分離區(qū)域等的工藝的剖視圖。
圖5表示對在本實(shí)施方案的半導(dǎo)體裝置的結(jié)構(gòu)中N溝道晶體管的源·漏間的耐壓以及導(dǎo)通電阻對離子注入加速能量的依賴性進(jìn)行仿真后的結(jié)果。
圖6表示和在專利文獻(xiàn)1公開的半導(dǎo)體裝置同樣的、具有偏置結(jié)構(gòu)的晶體管的現(xiàn)有技術(shù)的半導(dǎo)體裝置的剖視圖。
圖7是實(shí)施方案的變形例的半導(dǎo)體裝置的剖視圖。
圖中1-支承基板、2-埋氧化膜、3-半導(dǎo)體層、3a、3b、3c-活性區(qū)域、4a、4b、4c、4d-槽分離區(qū)域、5a、5b、5c、5d-LOCOS膜、6一層間絕緣膜、11-背柵接點(diǎn)區(qū)域、12-源電極、13-源區(qū)域(第1源區(qū)域)、14a、14b-柵電極、15-漏電極、16-本體區(qū)域、17-Vt控制擴(kuò)散層、18-氧化硅薄膜、19-漏偏置區(qū)域、20-漏接點(diǎn)區(qū)域、21-背柵接點(diǎn)區(qū)域、22-源電極、23-第2源極區(qū)域、24a、24b-柵電極、25-漏電極、26-本體區(qū)域、27-源區(qū)域、29-漏偏置區(qū)域、30-漏接點(diǎn)區(qū)域。
具體實(shí)施例方式
(第1實(shí)施方案)以下參照附圖詳細(xì)說明有關(guān)實(shí)施本發(fā)明的最佳方案的半導(dǎo)體裝置及其制造方法。但是，本發(fā)明并不限定于以下的實(shí)施方案。
圖1表示有關(guān)本發(fā)明實(shí)施方案的半導(dǎo)體裝置的剖視圖。如圖1所示，本實(shí)施方案的半導(dǎo)體裝置，在共同的SOI基板上形成了具有偏置結(jié)構(gòu)的MOS晶體管的N溝道晶體管以及P溝道晶體管。
如圖1所示，本實(shí)施方案的半導(dǎo)體裝置，包括設(shè)置在支承基板1(硅基板)上的厚度約為1.5μm的埋氧化膜2；設(shè)置在埋氧化膜2上的厚度為3.5μm(LOCOS膜5a的下方的厚度為3.2μm)的半導(dǎo)體層3；用于將半導(dǎo)體層3分成多個活性區(qū)域3a、3b、…的槽分離區(qū)域4(元件分離區(qū)域)；進(jìn)入到半導(dǎo)體層3內(nèi)的量約為0.3μm的LOCOS膜5a～d(厚膜部)；以及覆蓋半導(dǎo)體層3的層間絕緣膜6。
-N溝道晶體管的結(jié)構(gòu)-在此，在第1活性區(qū)域3a上，設(shè)置有N溝道晶體管，N溝道晶體管(第1導(dǎo)電型晶體管)，具有包含高濃度的P型雜質(zhì)的背柵接點(diǎn)區(qū)域11；金屬構(gòu)成的源電極12；包含高濃度的N型雜質(zhì)的源區(qū)域13(第1源區(qū)域)；多晶硅構(gòu)成的柵電極14a(第1柵電極)；金屬構(gòu)成的引出柵電極14b；金屬構(gòu)成的漏電極15；包含低濃度的P型雜質(zhì)的本體區(qū)域16(第1本體區(qū)域)；包含比較高濃度的P型雜質(zhì)的Vt控制擴(kuò)散層17；由熱氧化形成的厚度約為10nm的氧化硅薄膜18(薄膜部)；包含低濃度的N型雜質(zhì)的漏偏置區(qū)域19(第1漏偏置區(qū)域)；以及包含高濃度的N型雜質(zhì)的漏接點(diǎn)區(qū)域20(第1漏區(qū)域)。在此，在該N溝道晶體管中，，柵電極14a不僅橫跨氧化硅薄膜18(薄膜部)而且橫跨LOCOS膜5a(厚膜部)。即，LOCOS膜5a的一部分作為柵絕緣膜的功能。
在支承基板1上，通過由槽分離區(qū)域4包圍設(shè)置在埋氧化膜2上的、包含低濃度的P型雜質(zhì)的半導(dǎo)體層3的給定區(qū)域，形成與周圍元件絕緣分離的第1活性區(qū)域3a，N溝道晶體管被制作在該第1活性區(qū)域3a內(nèi)。
本體區(qū)域16，通過在第1活性區(qū)域3a中離子注入低濃度的P型雜質(zhì)(例如硼)形成較深，具有在表面附近為最大濃度，而距表面越遠(yuǎn)濃度越低的雜質(zhì)濃度結(jié)構(gòu)。在本體區(qū)域16內(nèi)的表面區(qū)域上形成的包含高濃度N型雜質(zhì)(磷或者砷)的源區(qū)域13，與本體區(qū)域16電連接。為了使該電連接狀態(tài)良好，設(shè)置包含高濃度的P型雜質(zhì)的背柵接點(diǎn)區(qū)域11，通過源電極12將源區(qū)域13和本體區(qū)域16電連接。
漏偏置區(qū)域19，是在第1活性區(qū)域3a內(nèi)以高能量離子注入N型雜質(zhì)的磷后、通過加熱進(jìn)行擴(kuò)散處理形成的特殊N阱，在第1活性區(qū)域3a內(nèi)鄰接本體區(qū)域16的位置上形成。然后，漏偏置區(qū)域19所具有的雜質(zhì)濃度結(jié)構(gòu)是在LOCOS膜5a下面的一定深度范圍位于下方的深部(例如，按照N溝道晶體管的導(dǎo)通電阻成為第1設(shè)定值以下那樣確定的區(qū)域，或者LOCOS膜5a的下面距離0.4μm～1.5μm的區(qū)域)具有雜質(zhì)濃度的峰值，從該雜質(zhì)濃度的峰值向上面以及底面濃度降低。這一點(diǎn)是本實(shí)施方案的特征。
漏接點(diǎn)區(qū)域20，通過在漏偏置區(qū)域19的表面區(qū)域上離子注入高濃度的N型雜質(zhì)(砷)后形成，漏接點(diǎn)區(qū)域20與漏電極15接觸。
LOCOS膜5a，在第1活性區(qū)域3a上在源區(qū)域13和漏接點(diǎn)區(qū)域20之間，設(shè)置在靠近漏接點(diǎn)區(qū)域20一側(cè)(漏極側(cè))，LOCOS膜5a的圖1所示截面中的橫方向尺寸為8～18μm(例如為10μm)。氧化硅薄膜18，在第1活性區(qū)域3a上在源區(qū)域13和漏接點(diǎn)區(qū)域20之間，設(shè)置在靠近源區(qū)域13一側(cè)(源極側(cè))，氧化硅薄膜18的圖1所示截面中的橫方向尺寸約為4μm。柵電極14a，橫跨氧化硅薄膜18和LOCOS膜5a的一部分形成。柵電極14a，為了在源區(qū)域13附近不容易引起電場集中，與LOCOS膜5a的端部連接形成，起到一種場板的作用。
此外，與源區(qū)域13重復(fù)那樣在本體區(qū)域16內(nèi)以比較高濃度的P型雜質(zhì)形成的Vt控制擴(kuò)散層17，是為了將N溝道晶體管的閾值電壓Vt設(shè)定成最佳而形成，并不是一定需要。
本實(shí)施方案的半導(dǎo)體裝置中的N溝道晶體管的導(dǎo)通動作時，電流主要在漏偏置區(qū)域19內(nèi)的高濃度區(qū)域中流動。如上所述，在漏偏置區(qū)域19中，由于雜質(zhì)濃度的峰值處在半導(dǎo)體層3的厚度方向的深部，漏偏置區(qū)域19中的雜質(zhì)基本上不由LOCOS膜5a吸收。即，可以有效抑制LOCOS膜5a形成時漏偏置區(qū)域19中的高濃度區(qū)域的雜質(zhì)濃度降低的情況，可以減小晶體管的導(dǎo)通電阻。
對此，在上述現(xiàn)有技術(shù)的半導(dǎo)體裝置中的N溝道晶體管中，在漏偏置區(qū)域119中，由于雜質(zhì)濃度的峰值處在半導(dǎo)體層103的厚度方向的表面附近，在LOCOS膜105a形成時，漏偏置區(qū)域119中的雜質(zhì)基本上由LOCOS膜105a所吸收，其結(jié)果，在漏偏置區(qū)域119中，電阻小的區(qū)域基本上不存在。
另外，在本實(shí)施方案的半導(dǎo)體裝置中的N溝道晶體管中，由于包含P型雜質(zhì)的本體區(qū)域16內(nèi)的雜質(zhì)濃度的峰值在表面區(qū)域，所以包含N型雜質(zhì)的漏偏置區(qū)域19內(nèi)的雜質(zhì)濃度的峰值處在半導(dǎo)體層3的厚度方向的深部，因而可以避免這些雜質(zhì)濃度的峰值部之間的接近所引起的雜質(zhì)抵消的情況。另外，由于漏偏置區(qū)域19和本體區(qū)域16整體上均為雜質(zhì)濃度低的阱，即使相互鄰接，可以減少從漏偏置區(qū)域19到本體區(qū)域16的區(qū)域的濃度梯度(單位距離的雜質(zhì)濃度的變化量)，避免在局部電場集中，可以提高源·漏之間的耐壓。
因此，本實(shí)施方案的N溝道晶體管，雖然由于氧化硅薄膜18的膜厚較薄而柵極耐壓低，但可以獲得增大了源·漏之間的耐壓、并且導(dǎo)通電阻小的晶體管特性。另外，如果是和現(xiàn)有技術(shù)的晶體管具有相同電流驅(qū)動能力，賾可以減小晶體管的平面形狀，通過減小晶體管的形狀，可以減小付隨在晶體管上的寄生電容，實(shí)現(xiàn)晶體管的開關(guān)動作的高速化。
-P溝道晶體管的結(jié)構(gòu)-在第2活性區(qū)域3b上，設(shè)置有P溝道晶體管，P溝道晶體管(第2導(dǎo)電型晶體管)，具有包含高濃度的N型雜質(zhì)的背柵接點(diǎn)區(qū)域21；金屬構(gòu)成的源電極22；包含高濃度的P型雜質(zhì)的源區(qū)域23(第2源區(qū)域)；多晶硅構(gòu)成的柵電極24a(第2柵電極)；金屬構(gòu)成的引出柵電極24b；金屬構(gòu)成的漏電極25；包含低濃度的N型雜質(zhì)的本體區(qū)域26(第2本體區(qū)域)；包含比較高濃度的P型雜質(zhì)的中間源區(qū)域27(第3源區(qū)域)；作為柵絕緣膜的功能的LOCOS膜5d；包含低濃度的P型雜質(zhì)的漏偏置區(qū)域29(第2漏偏置區(qū)域)；以及包含高濃度的P型雜質(zhì)的漏接點(diǎn)區(qū)域30。在此，在該P(yáng)溝道晶體管中，不設(shè)置N溝道晶體管中的薄硅氧化膜構(gòu)成的柵氧化膜，柵電極24a整體設(shè)置在LOCOS膜5d上。
在支承基板1上，通過由槽分離區(qū)域4c、4d包圍設(shè)置在埋氧化膜2上的、包含低濃度的P型雜質(zhì)的半導(dǎo)體層3的給定區(qū)域，形成與周圍元件絕緣分離的第2活性區(qū)域3b，P溝道晶體管被制作在該第2活性區(qū)域3b內(nèi)。
包含低濃度的P型雜質(zhì)的漏偏置區(qū)域29是在第2活性區(qū)域3b內(nèi)離子注入P型雜質(zhì)的硼后、通過加熱進(jìn)行擴(kuò)散處理，從半導(dǎo)體層3的表面直到埋氧化膜2的附近較深形成的P阱，具有在表面附近形成雜質(zhì)濃度的峰值位置、距離表面越遠(yuǎn)濃度越低的雜質(zhì)濃度結(jié)構(gòu)。因此，可以在與N溝道晶體管的本體區(qū)域16相同的擴(kuò)散工藝中同時形成。
漏接點(diǎn)區(qū)域30，通過在漏偏置區(qū)域39的表面區(qū)域上離子注入高濃度的P型雜質(zhì)(硼)后形成，漏接點(diǎn)區(qū)域30與漏電極25接觸。
包含低濃度的N型雜質(zhì)的本體區(qū)域26，是在第2活性區(qū)域3b內(nèi)以高能量離子注入磷后、通過加熱進(jìn)行擴(kuò)散形成的特殊N阱。然后，本體區(qū)域26所具有的雜質(zhì)濃度結(jié)構(gòu)是在半導(dǎo)體層3的厚度方向上在深部(例如，按照P溝道晶體管的源·漏之間的耐壓成為第3設(shè)定值以上那樣確定的區(qū)域，或者厚膜部的下面距離O.8μm～1.2μm的區(qū)域)具有雜質(zhì)濃度的峰值，從該雜質(zhì)濃度的峰值向上面以及底面濃度降低。這一點(diǎn)是本實(shí)施方案的特征。
另外，本體區(qū)域26在第2活性區(qū)域3b內(nèi)離開漏偏置區(qū)域29的位置上形成，在本體區(qū)域26內(nèi)的表面區(qū)域形成包含高濃度N型雜質(zhì)的背柵接點(diǎn)區(qū)域21、和包含高濃度P型雜質(zhì)的源區(qū)域23，這些與源電極22連接。
進(jìn)一步，中間源區(qū)域27，與源區(qū)域23相連，并且在位于LOCOS膜5d的源側(cè)端部的緊接著下方的的本體區(qū)域26的表面區(qū)域上形成。此外，中間源區(qū)域27，在與源區(qū)域23不同的擴(kuò)散工藝中形成，當(dāng)也包含本文中沒有說明的低耐壓的CMOS(圖中未畫出)在同一SOI基板上形成時，也可以和在該低耐壓CMOS中使用的LOCOS膜(圖中未畫出)緊接著下面形成的溝道截斷環(huán)(圖中未畫出)同一擴(kuò)散工藝中形成。
另外，在第2活性區(qū)域3b上在源區(qū)域23和漏接點(diǎn)區(qū)域30之間，形成LOCOS膜5d，LOCOS膜5d橫跨漏偏置區(qū)域29的一部分、和本體區(qū)域26中位于中間源區(qū)域27和漏偏置區(qū)域29之間的區(qū)域。然后，柵電極24a在LOCOS膜5d上形成，LOCOS膜5d作為P溝道晶體管的柵絕緣膜發(fā)揮作用。LOCOS膜5d，其膜厚在300nm以上，與通常的晶體管的柵氧化膜相比，以數(shù)量級不同的方式增大，因此柵耐壓極大。
本實(shí)施方案的半導(dǎo)體裝置中的P溝道晶體管，在與在柵電極24a的緊接著下方的的LOCOS膜5d的厚度大，所以具有極大的柵耐壓。
另外，在本實(shí)施方案的半導(dǎo)體裝置中的P溝道晶體管中，由于包含P型雜質(zhì)的漏偏置區(qū)域29內(nèi)的雜質(zhì)濃度的峰值在表面區(qū)域，包含N型雜質(zhì)的本體區(qū)域26內(nèi)的雜質(zhì)濃度的峰值處在半導(dǎo)體層3的厚度方向的深部，可以避免這些雜質(zhì)濃度的峰值部之間的接近所引起的雜質(zhì)抵消的情況。因此，可以減少從本體區(qū)域26到漏偏置區(qū)域29的區(qū)域的濃度梯度(單位距離的雜質(zhì)濃度的變化量)，避免在局部電場集中，可以提高源·漏之間的耐壓。
另外，在導(dǎo)通電阻小、高耐壓的N溝道晶體管用的擴(kuò)散工藝、和P溝道晶體管用的擴(kuò)散工藝相互兼用，可以低成本在1個SOI基板上集成N溝道和P溝道2種晶體管。
此外，在同一SOI基板上形成N溝道晶體管和P溝道晶體管時的槽分離區(qū)域4，在低耐壓規(guī)格時和高耐壓規(guī)格時優(yōu)選其構(gòu)成不同，例如，對于50V以下的低耐壓規(guī)格，如果在N溝道晶體管和P溝道晶體管之間存在1個槽分離區(qū)域4，可以保證電絕緣。但是，對于80V～200V那樣的高耐壓規(guī)格，在2個槽分離區(qū)域4b和4c之間設(shè)置分離用區(qū)域3c，如果將施加在N溝道晶體管和P溝道晶體管上的最高電位和最低電位的中間電位施加在該分離區(qū)域3c上，即使在高電壓下電路動作，也可以保證電絕緣。
-半導(dǎo)體裝置的制造工藝-以下參照附圖詳細(xì)說明制造具有圖1所示結(jié)構(gòu)的本實(shí)施方案的半導(dǎo)體裝置的方法。圖2(a)～(d)、圖3(a)～(c)以及圖4(a)、(b)表示有關(guān)本實(shí)施方案的半導(dǎo)體裝置的制造工藝的剖視圖。
首先，在圖2(a)所示工藝中，準(zhǔn)備一種在包含P型雜質(zhì)的硅基板的支承基板1上通過熱氧化法進(jìn)行了厚度為1.5μm的埋氧化膜2的形成、進(jìn)行了包含低濃度的P型雜質(zhì)的其它硅基板與埋氧化膜2之間的結(jié)合、其它硅基板的研磨后形成的SOI基板。該SOI基板，具有支承基板1、設(shè)置在支承基板1上的厚度為1.5μm的埋氧化膜2、設(shè)置在埋氧化膜2上的厚度為3.5μm的半導(dǎo)體層3。
然后，在圖2(b)工藝中，在半導(dǎo)體層3的上面形成厚度為1μm的光阻劑膜7后，在該光阻劑膜7中在第1給定部位(N溝道晶體管的形成本體區(qū)域的區(qū)域)以及第2給定部位(P溝道晶體管的形成漏偏置區(qū)域的區(qū)域)上設(shè)置開口，然后，以光阻劑膜7作為掩模，在以加速電壓為50～200KeV的通常電平的加速電壓、劑量為2×1012cm-2的條件下，在半導(dǎo)體層3內(nèi)注入P型雜質(zhì)的硼離子(B+)。在這樣采用通常電平的加速電壓進(jìn)行的離子注入中，由于打入離子的加速能量小，注入的硼只是在距離半導(dǎo)體層3表面極淺的區(qū)域存在雜質(zhì)注入?yún)^(qū)域16a、29a。在該狀態(tài)下，作為擴(kuò)散層沒有被活性化。離子注入結(jié)束后，將作為掩模采用的光阻劑膜7通過蝕刻除去。
然后在圖2(c)所示工藝中，在半導(dǎo)體層3的上面形成厚度較厚的光阻劑膜8。光阻劑膜8的厚度為2μm～3.5μm。然后，在光阻劑膜8的第3給定部位(N溝道晶體管的形成漏偏置區(qū)域的區(qū)域)和第4給定部位(P溝道晶體管的形成本體區(qū)域的區(qū)域)設(shè)置開口厚，以光阻劑膜8作為掩模，從半導(dǎo)體層3的表面附近到內(nèi)部，在以加速電壓為500KeV～2MeV的高加速電壓、劑量為1×1012cm-2～5×1012cm-2的條件下，離子注入N型雜質(zhì)的磷。在此，以這樣高的加速電壓進(jìn)行離子注入被稱為高能量注入。這樣，從半導(dǎo)體層3的上面到深度0.7μm～1.8μm的區(qū)域上注入磷。即，在半導(dǎo)體層3的厚度方向的深部形成雜質(zhì)注入?yún)^(qū)域19a、26a。在該階段，這些雜質(zhì)注入?yún)^(qū)域19a、26a作為擴(kuò)散層沒有被活性化。然后，該離子注入結(jié)束厚，對光阻劑膜8進(jìn)行蝕刻除去。
在此，對高能量注入進(jìn)行詳細(xì)說明。注入雜質(zhì)離子的深度根據(jù)加速電壓變化，如果增大加速電壓，所注入的雜質(zhì)從表面進(jìn)入到深部。通過離子注入，與襯底層的材質(zhì)無關(guān)，為了從襯底層表面大致相同深度打入雜質(zhì)，在進(jìn)行從表面到深部位置打入雜質(zhì)的高能量注入時，需要在不想注入雜質(zhì)的區(qū)域覆蓋厚光阻劑膜。因此，增大加速電壓時，根據(jù)該加速電壓的大小加厚光阻劑膜。為了加厚光阻劑膜，可以通過提高光阻劑膜用的原液的粘度，或者多次涂敷光阻劑膜用的原液實(shí)行。
然后，在圖2(d)所示工藝中，通過對SOI基板以1100℃～1200℃的高溫加熱120分鐘～180分鐘，實(shí)施擴(kuò)散處理，使雜質(zhì)在半導(dǎo)體層內(nèi)擴(kuò)散，使處于不活性狀態(tài)的雜質(zhì)活性化，形成P阱的本體區(qū)域16以及漏偏置區(qū)域29、N阱的本體區(qū)域26以及漏偏置區(qū)域19。
在上述本體區(qū)域16以及漏偏置區(qū)域29中，具有雜質(zhì)濃度的峰值位置在半導(dǎo)體層3的表面附近存在，距離表面越遠(yuǎn)濃度越小的雜質(zhì)濃度結(jié)構(gòu)。另一方面，在本體區(qū)域26以及漏偏置區(qū)域19中，具有雜質(zhì)濃度的峰值位置，處于注入?yún)^(qū)域26a、19a的中心位置、即半導(dǎo)體層3的厚度方向的深部，從該處越向半導(dǎo)體層3的表面和半導(dǎo)體層3的底面，雜質(zhì)濃度越低的雜質(zhì)濃度結(jié)構(gòu)。在此，深部定義為，距離LOCOS膜5a下面0.4μm到1.5μm的范圍的區(qū)域。通過高能量注入、雜質(zhì)進(jìn)入到半導(dǎo)體層3中的深度，根據(jù)離子注入時的加速電壓的電平設(shè)定即可。
然后，在圖3(a)所示工藝中，在半導(dǎo)體層3上，形成在要形成中間源區(qū)域的區(qū)域上開口的光阻劑膜(圖中未畫出)，然后離子注入P型雜質(zhì)的硼，離子注入結(jié)束后，除去光阻劑膜(圖中未畫出)。然后，實(shí)施加熱處理，通過使所注入的雜質(zhì)活性化，形成高濃度P型的中間源區(qū)域27。
然后，在半導(dǎo)體層3中形成在形成LOCOS膜5a、5b、5c、5d，…的區(qū)域上開口的氮化物膜(圖中未畫出)后，導(dǎo)入水蒸汽，對SOI基板進(jìn)行加熱處理，在氮化物膜(圖中未畫出)的開口區(qū)域形成LOCOS膜5a、5b、5c、5d，…。這時，進(jìn)行硅的氧化，隨著LOCOS膜5a、5b、5c、5d，…的厚度增大，半導(dǎo)體層3的硅滲入硅氧化膜中。然后，在形成了LOCOS膜5a、5b、5c、5d，…之后，除去氮化物膜(圖中未畫出)，可以獲得具有錐形端部的LOCOS膜5a、5b、5c、5d，…。
然后，在圖3(b)所示工藝中，在半導(dǎo)體層3以及LOCOS膜5a、5b、5c、5d，…上，形成在給定部位設(shè)置開口的光阻劑膜(圖中未畫出)后，通過進(jìn)行P型雜質(zhì)的硼的離子注入，在本體區(qū)域16的表面區(qū)域上形成包含比較高的濃度的P型雜質(zhì)的Vt控制擴(kuò)散層17。然后，在形成膜厚為10nm的柵氧化膜18之后，進(jìn)一步在其上堆積非晶狀的硅，通過進(jìn)行加熱處理，形成多晶硅膜。然后，對該多晶硅膜圖案化后形成柵電極14a、24a。
然后，在圖3(c)所示工藝中，在半導(dǎo)體層3上，形成在要注入雜質(zhì)離子的區(qū)域開口的光阻劑膜(圖中未畫出)后，以該光阻劑膜作為掩模，離子注入P型雜質(zhì)的硼，同時形成包含高濃度的P型雜質(zhì)的背柵接點(diǎn)區(qū)域11、高濃度P型的源區(qū)域23、高濃度P型的漏接點(diǎn)區(qū)域30。在該離子注入完成后，除去光阻劑膜(圖中未畫出)。采用同樣的步驟，采用在給定部位開口的光阻劑膜，離子注入N型雜質(zhì)的砷，同時形成高濃度N型的源區(qū)域13、高濃度N型的漏接點(diǎn)區(qū)域20、高濃度N型的背柵接點(diǎn)區(qū)域21。
然后，在圖4(a)所示工藝中，在基板上形成在要形成槽的區(qū)域開口的光阻劑膜(圖中未畫出)后，以該光阻劑膜作為掩模，進(jìn)行半導(dǎo)體層3的蝕刻，形成貫通半導(dǎo)體層3的到達(dá)埋氧化膜2的槽40。
然后，在圖4(b)所示工藝中，在包含槽40的SOI基板的表面上形成氧化膜，進(jìn)一步在其上堆積多晶硅，在槽40的表面上具有氧化膜，在槽40的中心部形成填充了多晶硅的槽分離區(qū)域4a、4b、4c、4d。
這之后的工藝雖然在圖中省略了，通過在SOI基板柵形成絕緣膜、在絕緣膜6上形成導(dǎo)孔、利用蒸度進(jìn)行銅、鋁等金屬膜的堆積、金屬膜的圖案化，形成源電極12、22、柵電極14b、24b、漏電極15、25。經(jīng)過以上的工序，獲得圖1所示的本實(shí)施方案的半導(dǎo)體裝置的結(jié)構(gòu)。
此外，在以上說明的本實(shí)施方案的半導(dǎo)體裝置的制造方法中，P阱用的離子注入工藝、N阱用的高能量注入工藝的次序，也可以交換實(shí)施。
-本實(shí)施方案的效果以及合適的離子注入條件-圖5表示對在本實(shí)施方案的半導(dǎo)體裝置的結(jié)構(gòu)中N溝道晶體管的源·漏間的耐壓以及導(dǎo)通電阻對離子注入加速能量的依賴性進(jìn)行仿真后的結(jié)果。該圖的橫軸表示磷的離子注入(圖2(c)所示工藝)中的加速能量(加速電壓)，該圖左側(cè)的縱軸表示N溝道晶體管的源·漏間的耐壓BVds(V)，該圖右側(cè)的縱軸表示導(dǎo)通電阻Ron(Ω)。在該圖的仿真中所使用的N溝道晶體管的結(jié)構(gòu)，是在圖1所示結(jié)構(gòu)中，柵極寬度為1μm，LOCOS膜5a的柵極方向的長度為5μm。另外，劑量為2×1012cm-2。另外，圖1所示LOCOS膜5a的采用熱氧化形成時(圖3(b)所示工藝)的厚度為0.6μm，LOCOS膜5a進(jìn)入到半導(dǎo)體層3的量，即LOCOS膜5a的下面距半導(dǎo)體層3的上面的深度約為0.3μm。通過熱氧化后的蝕刻工藝等，LOCOS膜5a的上部被蝕刻，厚度雖然變薄，但LOCOS膜5a的下面距半導(dǎo)體層3的上面的深度不變化。
如該圖所示，如現(xiàn)有技術(shù)那樣在加速能量200KeV左右進(jìn)行注入時，導(dǎo)通電阻Ron為1020Ω，而加速能量到達(dá)1000KeV時，導(dǎo)通電阻Ron為920Ω，和現(xiàn)有技術(shù)的N溝道晶體管相比，本實(shí)施方案的N溝道晶體管，在導(dǎo)通電阻上減小10％的程度。而源·漏間的耐壓BVds，如現(xiàn)有技術(shù)那樣在加速能量200KeV左右進(jìn)行注入時，為177(V)，而加速能量到達(dá)1000KeV前后時，為185(V)的程度，本實(shí)施方案的N溝道晶體管，提高了5％的程度。
即，依據(jù)本實(shí)施方案的N溝道晶體管，可以獲得導(dǎo)通電阻小，并且源·漏間的耐壓高的N溝道晶體管。
在此，根據(jù)圖5所示仿真的結(jié)果，要獲得優(yōu)選的導(dǎo)通電阻Ron，圖2(c)所示工藝中的加速能量范圍在500～2000KeV。此外，當(dāng)加速能量在500KeV時，源·漏間的耐壓BVds雖然為181(V)，與最大值(187V)之間的差小(約5％)。當(dāng)加速能量為500KeV時，磷濃度的峰值在距離半導(dǎo)體層3的上面深度約0.7μm的位置上。LOCOS膜5a的下面距半導(dǎo)體層3的上面的深度由于約為0.3μm，所以磷濃度的峰值在距LOCOS膜5a的下面深度為0.4μm程度的位置上。另一方面，當(dāng)加速能量為2000KeV時，磷濃度的峰值在距離半導(dǎo)體層3的上面深度約1.8μm的位置上。LOCOS膜5a的下面距半導(dǎo)體層3的上面的深度由于約為0.3μm，這時，磷濃度的峰值在距LOCOS膜5a的下面深度為1.5μm程度的位置上。即，為了獲得低導(dǎo)通電阻，N溝道晶體管的漏偏置區(qū)域19的上述深部范圍，即雜質(zhì)濃度的峰值位置存在的范圍，當(dāng)半導(dǎo)體層3的LOCOS膜5a下方區(qū)域的厚度為3.2μm時，優(yōu)選距LOCOS膜5a下面深度在0.4μm到1.5μm之間。一般講，雜質(zhì)濃度的峰值位置，如果由距離LOCOS膜5a下面的深度規(guī)定，則優(yōu)選在半導(dǎo)體層3的LOCOS膜5a下方的厚度的10％到60％的范圍的深度。
另外，根據(jù)圖5所示仿真的結(jié)果，要獲得更優(yōu)選的導(dǎo)通電阻Ron，圖2(c)所示工藝中的加速能量范圍在800～1500MeV。當(dāng)加速能量在800KeV時，磷濃度的峰值在距離半導(dǎo)體層3的上面深度約0.9μm的位置上。LOCOS膜5a的下面距半導(dǎo)體層3的上面的深度由于約為0.3μm，所以磷濃度的峰值在距LOCOS膜5a的下面深度為0.6μm程度的位置上。另一方面，當(dāng)加速能量為1500KeV時，磷濃度的峰值在距離半導(dǎo)體層3的上面深度約1.5μm的位置上。LOCOS膜5a的下面距半導(dǎo)體層3的上面的深度由于約為0.3μm，這時，磷濃度的峰值在距LOCOS膜5a的下面深度為1.2μm程度的位置上。此外，源·漏間的耐壓BVds，當(dāng)加速能量為1800KeV時，為最大值187V，即使在800～1500KeV的范圍內(nèi)改變加速能量，源·漏間的耐壓BVds由于不會有太大變化，所以原則上只考慮導(dǎo)電電阻的變化就足夠。即，為了獲得低導(dǎo)通電阻，N溝道晶體管的漏偏置區(qū)域19的上述深部范圍，即雜質(zhì)濃度的峰值位置存在的范圍，當(dāng)半導(dǎo)體層3的LOCOS膜5a下方區(qū)域的厚度為3.2μm時，更優(yōu)選距LOCOS膜5a下面深度在0.6μm到1.2μm之間。一般講，雜質(zhì)濃度的峰值位置，如果由距離LOCOS膜5a下面的深度規(guī)定，則更優(yōu)選在半導(dǎo)體層3的LOCOS膜5a下方的厚度的20％到40％的范圍的深度。
相反，根據(jù)半導(dǎo)體裝置的種類和型號等，N溝道晶體管的導(dǎo)通電阻確定在第1設(shè)定值(例如1000Ω)以下，在制造工藝中，第1漏偏置區(qū)域19的深部范圍，可以按照N溝道晶體管的導(dǎo)通電阻在上述第1設(shè)定值以下那樣，確定離子注入條件。
另外，在磷的離子注入后，優(yōu)選對SOI基板以1100℃～1200℃的高溫加熱120分鐘～180分鐘實(shí)施擴(kuò)散處理。這樣，磷在半導(dǎo)體層3內(nèi)廣泛擴(kuò)散，可以獲得小導(dǎo)通電阻和高耐壓特性。
另一方面，源·漏間的耐壓特性，可以認(rèn)為圖2(b)所示工藝中硼的注入引起的與本體區(qū)域16的雜質(zhì)之間的抵消作用大。即，在氧化硅薄膜18的下方，如果降低漏偏置區(qū)域19的磷濃度，在施加反向電壓時的耗盡層的延伸減小，可以認(rèn)為這是引起源·漏間的耐壓BVds降低的原因。在圖5所示的數(shù)據(jù)中，為了維持高耐壓，優(yōu)選在圖2(c)所示工藝中加速能量在1000KeV～2400KeV的范圍，然后，當(dāng)加速能量為1000KeV時，磷濃度的峰值在距離半導(dǎo)體層3的上面深度約1.1μm的位置上，當(dāng)加速能量為2400KeV時，磷濃度的峰值在距離半導(dǎo)體層3的上面深度約2.1μm的位置上。因此，為了維持高耐壓，N溝道晶體管的漏偏置區(qū)域19的上述深部范圍，即雜質(zhì)濃度的峰值位置存在的范圍，當(dāng)半導(dǎo)體層3的LOCOS膜5a下方區(qū)域的厚度為3.2μm時，更優(yōu)選距LOCOS膜5a下面深度在0.8μm到1.8μm之間。一般講，雜質(zhì)濃度的峰值位置，如果由距離LOCOS膜5a下面的深度規(guī)定，則更優(yōu)選在半導(dǎo)體層3的LOCOS膜5a下方的厚度的25％到60％的范圍的深度。
相反，根據(jù)半導(dǎo)體裝置的種類和型號等，N溝道晶體管的源·漏區(qū)域間的耐壓確定在第2設(shè)定值(例如185V)以上，在制造工藝中，第1漏偏置區(qū)域19的深部范圍，可以按照N溝道晶體管的源·漏區(qū)域間的耐壓在上述第2設(shè)定值以上那樣，確定離子注入條件。特別是，在制造工藝中，第1漏偏置區(qū)域19的深部范圍，可以按照N溝道晶體管的導(dǎo)通電阻在上述第1設(shè)定值以下、N溝道晶體管的源·漏區(qū)域間的耐壓在上述第2設(shè)定值以上那樣，確定離子注入條件。
因此，例如通過調(diào)整LOCOS膜5a的厚度，即LOCOS膜5a距離半導(dǎo)體層3的上面的進(jìn)入量(以及LOCOS膜5a的上面的蝕刻量)，可以按照減小導(dǎo)通電阻、并且增大源·漏間的耐壓BVds那樣，選擇最佳離子注入條件(特別是加速能量)。
但是，源·漏間的耐壓，也可以根據(jù)氧化薄膜18在柵極長度方向的尺寸、注入到本體區(qū)域16中的硼的劑量、加速能量、擴(kuò)散條件等另外進(jìn)行調(diào)整。
另外，在本實(shí)施方案的半導(dǎo)體裝置中的P溝道晶體管中，為了維持高耐壓，優(yōu)選在圖2(c)所示工藝中向本體區(qū)域進(jìn)行離子注入時的加速能量在1000KeV～2400KeV的范圍，然后，當(dāng)加速能量為1000KeV時，磷濃度的峰值在距離半導(dǎo)體層3的上面深度約1.1μm的位置上，當(dāng)加速能量為1400KeV時，磷濃度的峰值在距離半導(dǎo)體層3的上面深度約1.5μm的位置上。因此，為了維持高耐壓，P溝道晶體管的本體區(qū)域26的上述深部范圍，即雜質(zhì)濃度的峰值位置存在的范圍，當(dāng)半導(dǎo)體層3的LOCOS膜5a下方區(qū)域的厚度為3.2μm時，優(yōu)選距LOCOS膜5a下面深度在0.8μm到1.8μm之間。一般講，雜質(zhì)濃度的峰值位置，如果由距離LOCOS膜5a下面的深度規(guī)定，則優(yōu)選在半導(dǎo)體層3的LOCOS膜5a下方的厚度的25％到60％的范圍的深度。通過這樣，由于包含P型雜質(zhì)的漏偏置區(qū)域內(nèi)的高濃度區(qū)域在表面附近，包含N型雜質(zhì)的漏偏置區(qū)域內(nèi)的高濃度區(qū)域在半導(dǎo)體層3的厚度方向的深部，可以避免這些高濃度區(qū)域之間的接近引起的雜質(zhì)的抵消。然后，可以減少從本體區(qū)域26到漏偏置區(qū)域29的區(qū)域的濃度梯度(單位距離的雜質(zhì)濃度的變化量)，避免在局部電場集中，可以提高源·漏之間的耐壓。
相反，根據(jù)半導(dǎo)體裝置的種類和型號等，P溝道晶體管的源·漏區(qū)域間的耐壓確定在第3設(shè)定值以上，在制造工藝中，本體區(qū)域26的深部范圍，可以按照P溝道晶體管的源·漏區(qū)域間的耐壓在上述第3設(shè)定值以上那樣，確定離子注入條件。
-變形例-在上述實(shí)施方案中，說明了在標(biāo)準(zhǔn)條件下注入用于向各本體區(qū)域16、26及各漏偏置區(qū)域19、29注入雜質(zhì)離子后的雜質(zhì)擴(kuò)散的退火及離子注入進(jìn)行制造的情況，圖1示出了在這種標(biāo)準(zhǔn)條件下形成的半導(dǎo)體裝置的結(jié)構(gòu)。如圖1所示，各本體區(qū)域16、26及各漏偏置區(qū)域19、29到達(dá)了埋氧化膜2，但相應(yīng)不同的制造條件，也可以形成各本體區(qū)域16、26及各漏偏置區(qū)域19、29沒有到達(dá)埋氧化膜2的半導(dǎo)體裝置，并保持與實(shí)施方案同程度的效果。
圖7是實(shí)施方案變形例的半導(dǎo)體裝置的剖視圖。在該圖所示的變形例中，設(shè)定了比標(biāo)準(zhǔn)條件小的用于擴(kuò)散注入了各本體區(qū)域16、26及各漏偏置區(qū)域19、29的雜質(zhì)的退火的加熱溫度和加熱時間、離子注入能量。在這種情況下，各本體區(qū)域16、26及各漏偏置區(qū)域19、29不會到達(dá)埋氧化膜2，各區(qū)域16、19、26、29的底部與埋氧化膜2是分開的。
另外，即使制造的設(shè)定條件是與實(shí)施方案相同的標(biāo)準(zhǔn)條件，但由于制造工藝上的離差(晶片內(nèi)位置引起的離差或批次間離差)，有時也會形成圖7所示的結(jié)構(gòu)。
本發(fā)明的半導(dǎo)體裝置，可以作為在等離子顯示器的驅(qū)動電路等中利用的高耐壓半導(dǎo)體裝置使用。
權(quán)利要求
1.一種半導(dǎo)體裝置，是包括設(shè)置在基板上的埋絕緣膜上的半導(dǎo)體層、和將所述半導(dǎo)體層區(qū)分成多個活性區(qū)域的元件分離區(qū)域，在所述多個活性區(qū)域中的第1活性區(qū)域中配置了具有第1導(dǎo)電型溝道的第1晶體管、在所述多個活性區(qū)域中的第2活性區(qū)域中配置了具有第2導(dǎo)電型溝道的第2晶體管的半導(dǎo)體裝置，其特征是所述第1晶體管包括在所述第1活性區(qū)域內(nèi)形成的第1導(dǎo)電型的第1源區(qū)域；在所述第1活性區(qū)域內(nèi)的離開所述第1源區(qū)域的位置上形成的第1導(dǎo)電型的第1漏區(qū)域；在所述第1活性區(qū)域內(nèi)鄰近所述第1源區(qū)域設(shè)置的第2導(dǎo)電型的第1本體區(qū)域；在所述活性區(qū)域上，具有由柵氧化形成在源極側(cè)的薄膜部、并具有采用LOCOS法形成在漏極側(cè)的與所述薄膜部連接的厚膜部的第1柵絕緣膜；在所述第1活性區(qū)域內(nèi)鄰近所述第1漏區(qū)域設(shè)置的、并且在位于自所述第1柵絕緣膜的厚膜部的下面向下某一深度范圍的深部處具有雜質(zhì)濃度的峰值的第1導(dǎo)電型的漏偏置區(qū)域；以及橫跨所述第1柵絕緣膜的所述薄膜部和所述厚膜部的一部分而設(shè)置的柵電極。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征是所述第1漏偏置區(qū)域的所述深部，處在使第1晶體管的導(dǎo)通電阻在第1設(shè)定值以下的范圍內(nèi)。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征是所述第1漏偏置區(qū)域的所述深部，是自所述厚膜部的下面起的深度、處在所述半導(dǎo)體層的厚膜部下方中的厚度的10％到60％的范圍內(nèi)。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征是所述第1漏偏置區(qū)域的所述深部，是自所述厚膜部的下面起的深度、處在所述半導(dǎo)體層的厚膜部下方中的厚度的20％到40％的范圍內(nèi)。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征是所述第1漏偏置區(qū)域的所述深部，處在使第1晶體管的源·漏間的耐壓在第2設(shè)定值以上的范圍內(nèi)。
6.根據(jù)權(quán)利要求1～5任一項(xiàng)所述的半導(dǎo)體裝置，其特征是所述第1漏偏置區(qū)域的所述深部，是自所述厚膜部的下面起的深度、處在所述半導(dǎo)體層的厚膜部下方中的厚度的25％到60％的范圍內(nèi)。
7.根據(jù)權(quán)利要求1～5任一項(xiàng)所述的半導(dǎo)體裝置，其特征是所述第2晶體管包括在所述第2活性區(qū)域內(nèi)形成的第2導(dǎo)電型的第2源區(qū)域；在所述第2活性區(qū)域內(nèi)的離開所述第2源區(qū)域的位置上形成的第2導(dǎo)電型的第2漏區(qū)域；在所述活性區(qū)域中位于所述第2源區(qū)域與所述第2漏區(qū)域之間的區(qū)域上設(shè)置的采用LOCOS法形成的第2柵絕緣膜；在所述第2活性區(qū)域內(nèi)鄰近所述第2源區(qū)域設(shè)置的、并且在位于自所述第2柵絕緣膜的下面向下某一深度范圍的深部處具有雜質(zhì)濃度的峰值的第1導(dǎo)電型的第2本體區(qū)域；在所述第2活性區(qū)域內(nèi)的鄰近所述第2漏區(qū)域設(shè)置的第2導(dǎo)電型的第2漏偏置區(qū)域；以及在所述第2柵絕緣膜上設(shè)置的柵電極。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特征是所述第2本體區(qū)域的所述深部，處在使第2晶體管的源·漏間的耐壓在第3設(shè)定值以上的范圍內(nèi)。
9.一種半導(dǎo)體裝置，是包括設(shè)置在基板上的埋絕緣膜上的半導(dǎo)體層、和將所述半導(dǎo)體層區(qū)分成多個活性區(qū)域的元件分離區(qū)域，在所述多個活性區(qū)域中的第1活性區(qū)域中配置了具有第1導(dǎo)電型溝道的第1晶體管、在所述多個活性區(qū)域中的第2活性區(qū)域中配置了具有第2導(dǎo)電型溝道的第2晶體管的半導(dǎo)體裝置，其特征是所述第2晶體管包括在所述第2活性區(qū)域內(nèi)形成的第2導(dǎo)電型的第2源區(qū)域；在所述第2活性區(qū)域內(nèi)的離開所述第2源區(qū)域的位置上形成的第2導(dǎo)電型的第2漏區(qū)域；在所述活性區(qū)域中位于所述第2源區(qū)域和所述第2漏區(qū)域之間的區(qū)域上設(shè)置的采用LOCOS法形成的第2柵絕緣膜；在所述第2活性區(qū)域內(nèi)鄰近所述第2源區(qū)域設(shè)置的、并且在位于自所述第2柵絕緣膜的下面向下某一深度范圍的深部處具有雜質(zhì)濃度的峰值的第1導(dǎo)電型的第2本體區(qū)域；在所述第2活性區(qū)域內(nèi)的鄰近所述第2漏區(qū)域設(shè)置的第2導(dǎo)電型的第2漏偏置區(qū)域；以及在所述第2柵絕緣膜上設(shè)置的柵電極。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，其特征是所述第2本體區(qū)域的所述深部，處在使第2晶體管的源·漏間的耐壓在第3設(shè)定值以上的范圍內(nèi)。
11.根據(jù)權(quán)利要求9和10所述的半導(dǎo)體裝置，其特征是所述第2本體區(qū)域的所述深部，是自所述第2柵絕緣膜的下面起的深度、處在所述半導(dǎo)體層的第2柵絕緣膜下方的厚度的25％到60％的范圍內(nèi)。
12.一種半導(dǎo)體裝置的制造方法，是包括設(shè)置在基板上的埋絕緣膜上的半導(dǎo)體層、和將所述半導(dǎo)體層區(qū)分成多個活性區(qū)域的元件分離區(qū)域，在所述多個活性區(qū)域中的第1活性區(qū)域中配置了具有第1導(dǎo)電型溝道的第1晶體管、在所述多個活性區(qū)域中的第2活性區(qū)域中配置了具有第2導(dǎo)電型溝道的第2晶體管的半導(dǎo)體裝置的制造方法，其特征是包括在所述第1活性區(qū)域的形成第1本體區(qū)域的區(qū)域中注入第2導(dǎo)電型雜質(zhì)離子的工藝(a)；在離開所述第1活性區(qū)域中的第1本體區(qū)域的形成第1漏偏置區(qū)域的區(qū)域中，以比所述工藝(a)高的能量條件注入第1導(dǎo)電型雜質(zhì)離子的工藝(b)；通過熱處理，形成所述第1本體區(qū)域，并使第2導(dǎo)電型雜質(zhì)濃度的峰值處在所述半導(dǎo)體層的表面區(qū)域中，同時形成所述第1漏偏置區(qū)域，并使第1導(dǎo)電型雜質(zhì)濃度的峰值、位于自后面形成的厚膜部的下面向下某一深度范圍的深部處的工藝(c)；采用LOCOS法、在除所述第1漏偏置區(qū)域的兩端部以外的區(qū)域以及漏極側(cè)的區(qū)域上形成第1柵絕緣膜的厚膜部的工藝(d)；以及在橫跨從所述第1本體區(qū)域到第1漏偏置區(qū)域的源極側(cè)端部的區(qū)域上、采用柵氧化法、形成與所述厚膜部連接的第1柵絕緣膜的薄膜部的工藝(e)。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體裝置的制造方法，其特征是在所述工藝(b)中的雜質(zhì)離子的注入，按照使在所述工藝(d)結(jié)束后的所述第1漏偏置區(qū)域的所述深部，處在使第1晶體管的導(dǎo)通電阻在第1設(shè)定值以下的范圍內(nèi)那樣進(jìn)行。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體裝置的制造方法，其特征是在所述工藝(b)中的雜質(zhì)離子的注入，按照使在所述工藝(d)結(jié)束后的所述第1漏偏置區(qū)域的所述深部，是自所述厚膜部的下面起的深度、處在所述半導(dǎo)體層的厚膜部下方中的厚度的10％到60％的范圍內(nèi)那樣進(jìn)行。
15.根據(jù)權(quán)利要求12所述的半導(dǎo)體裝置的制造方法，其特征是在所述工藝(b)中的雜質(zhì)離子的注入，按照使在所述工藝(d)結(jié)束后的所述第1漏偏置區(qū)域的所述深部，是自所述厚膜部的下面起的深度、處在所述半導(dǎo)體層的厚膜部下方中的厚度的20％到40％的范圍內(nèi)那樣進(jìn)行。
16.根據(jù)權(quán)利要求12所述的半導(dǎo)體裝置的制造方法，其特征是在所述工藝(b)中的雜質(zhì)離子的注入，按照使在所述工藝(d)結(jié)束后的所述第1漏偏置區(qū)域的所述深部，處在使第1晶體管的源·漏間的耐壓在第2設(shè)定值以上的范圍內(nèi)那樣進(jìn)行。
17.根據(jù)權(quán)利要求12～16任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其特征是在所述工藝(b)中的雜質(zhì)離子的注入，按照使在所述工藝(d)結(jié)束后的所述第1漏偏置區(qū)域的所述深部，是自所述厚膜部的下面起的深度、處在所述半導(dǎo)體層的厚膜部下方中的厚度的25％到60％的范圍內(nèi)那樣進(jìn)行。
18.根據(jù)權(quán)利要求12～16任一項(xiàng)所述的半導(dǎo)體裝置的制造方法，其特征是在所述工藝(a)中，在所述第2活性區(qū)域的形成第2漏偏置區(qū)域的區(qū)域中也注入第2導(dǎo)電型雜質(zhì)，在所述工藝(b)中，在所述第2活性區(qū)域中離開所述第2漏偏置區(qū)域的形成第2本體區(qū)域的區(qū)域中也注入第1導(dǎo)電型雜質(zhì)，在所述工藝(c)中，按照使第2導(dǎo)電型雜質(zhì)濃度的峰值處在所述半導(dǎo)體層的表面區(qū)域中那樣形成所述第2漏偏置區(qū)域，另一方面，按照使第1雜質(zhì)濃度的峰值處在自所述半導(dǎo)體層的上面向下進(jìn)入某一深度的位置上那樣形成所述第2本體區(qū)域。
全文摘要
提供一種具有導(dǎo)通電阻小的N溝道晶體管的半導(dǎo)體裝置及其制造方法。N溝道晶體管包括N型的源區(qū)域(13)、柵電極(14a)、P型的本體區(qū)域(16)、N型的漏偏置區(qū)域(19)、N型的漏區(qū)域的漏接點(diǎn)區(qū)域(20)。另外，包括由氧化硅薄膜(18)(薄膜部)和LOCOS膜(15a)(厚膜部)構(gòu)成柵絕緣膜。本體區(qū)域(16)，具有在表面附近為最大濃度，距離表面越遠(yuǎn)濃度越低的雜質(zhì)濃度結(jié)構(gòu)。漏偏置區(qū)域(19)，具有在位于距離LOCOS膜(5a)的下面某一深度范圍的下方的深部具有雜質(zhì)濃度的峰值位置那樣的雜質(zhì)濃度結(jié)構(gòu)。
文檔編號H01L21/84GK1497738SQ20031010253
公開日2004年5月19日 申請日期2003年10月22日 優(yōu)先權(quán)日2002年10月24日
發(fā)明者松井靖, 佐藤嘉展, 展 申請人:松下電器產(chǎn)業(yè)株式會社