專利名稱：半導體裝置及其制造方法
技術領域：
本發(fā)明，涉及具有溝槽(trench)結構的半導體裝置及其制造方法，特別涉及具有溝槽結構的高頻開關用的MOS FET及其制造方法。
背景技術：
圖5是，圖解表示了形成有具有現有的溝槽結構的MOS FET的半導體裝置的結構的剖面圖。
N-外延層52形成于硅基板51的表面，在N-外延層52上形成有擴散區(qū)域65。貫通擴散區(qū)域65、達到N-外延層52在厚度方向上的中途的多個溝槽54，被每隔一定間隔形成。在溝槽54內部，配置有柵極電極55，由因雜質的導入而被導電化的多晶硅構成。
沿溝槽54的內壁，設有柵極氧化膜56。也就是說柵極電極55與N-外延層52以及擴散區(qū)域65，隔著柵極氧化膜56對置。溝槽54的內側壁為基本平坦的面，溝槽54的底形成為向硅基板51側突出的彎曲面。描述溝槽54的這種形狀，柵極氧化膜56和擴散區(qū)域65以及N-外延層52的界面，具有平坦面56f和彎曲面56c。平坦面56f，是在擴散區(qū)域65中具有特定的晶向的面，當電流沿該面流過時沿著的是電阻值降低的面。
在擴散區(qū)域65的表層部、溝槽54的周圍(邊緣部)，形成有N+源極區(qū)域57。擴散區(qū)域65的剩余部分構成導電型為P型的溝道區(qū)域53。
由氧化硅構成的絕緣膜59，覆蓋溝槽54的上方形成。絕緣膜59，在平面上看也存在于溝槽54的邊緣部(N+源極區(qū)域57上)。在鄰接的兩個絕緣膜59之間，形成接觸孔60。在擴散區(qū)域65和絕緣膜59上，設有由鋁等金屬構成的電極膜61。電極膜61，填埋接觸孔60內形成。
當以上的半導體裝置動作時(導通狀態(tài)時)，在N+源極區(qū)域57與N-外延層52之間，會流有電流(漏極電流)。漏極電流，沿著柵極氧化膜56，在溝道區(qū)域53中的柵極氧化膜56附近流動。
這種半導體裝置，公開于例如特開平8-167711號公報中。
然而，具有以上這種結構的半導體裝置，不適用作高頻開關(例如，DC-DC轉換器)。這種用途中使用的半導體裝置，要求導通電阻低以及開關損耗低，而具有上述結構的半導體裝置，無法同時做到導通電阻降低和開關損耗降低。其理由如下。
由于漏極電流沿著柵極氧化膜56，在柵極氧化膜56附近流動，因此如果溝道區(qū)域53與彎曲面56c相接，漏極電流就會沿彎曲面56c在彎曲面56c附近流動。這樣，由于漏極電流的流經路徑，包含有偏離了具有電阻值降低的晶向的面的路徑，因此導通電阻變高。因而，為了降低導通電阻，必須如圖5所示，溝道區(qū)域53對于柵極氧化膜56、僅與平坦面56f接觸。也就是說，彎曲面56c的整個面與N-外延層52相接。
可是這樣一來，柵極電極55與N-外延層52的對置部分的面積會變大，N-外延層52和柵極電極55間的電容量，也就是漏極-柵極間的電容CDG就會變大，開關損耗也變大。
例如，具有上述構造的半導體裝置，雖然能夠用來在300kHz的頻率下動作，但是很難在1MHz的頻率下進行滿意的動作。
通過將溝槽54的底形成為平坦面，并相對N-外延層52較淺地形成溝槽54，就能夠使柵極電極55和N-外延層52的對置部分的面積變小，減小漏極-柵極間的電容CDC。但是，要將溝槽54形成為這種形狀十分困難，即便可以形成，溝槽54的底和內側壁之間也會形成角部，在該角部中電場會集中，無法獲得良好的特性。

發(fā)明內容
本發(fā)明的目的在于，提供一種既可以降低導通電阻、又可以降低開關損耗的半導體裝置。
本發(fā)明的另一目的在于，提供一種既可以降低導通電阻、又可以降低開關損耗的半導體裝置的制造方法。
本發(fā)明的半導體裝置包括溝道區(qū)域，為第1導電型，形成在半導體基板的表層部上；源極區(qū)域，為不同于所述第1導電型的第2導電型，在貫通該溝道區(qū)域的具有深度的溝槽的邊緣部上形成；漏極區(qū)域，為所述第2導電型，形成在與所述溝槽的底部相鄰的區(qū)域中；柵極絕緣膜，沿著所述溝槽的內側壁形成；柵極電極，配置為在所述溝槽內、隔著所述柵極絕緣膜與所述溝道區(qū)域對置；導電層，在所述溝槽內，形成為比所述柵極電極更靠所述漏極區(qū)域一側；以及，絕緣層，覆蓋所述導電層周圍，使所述導電層、所述柵極電極以及所述漏極區(qū)域之間電絕緣。
通過本發(fā)明，通過令柵極電極被設置到一定大小以上的電位，就能夠使電流(漏極電流)經過溝道區(qū)域在源極區(qū)域和漏極區(qū)域之間流動。也就是說，該半導體裝置具有MOS FET(Metal-Oxide-Semiconductor FieldEffect Transistor金屬氧化物半導體場效應晶體管)的功能。
在柵極電極和漏極區(qū)域之間，順序排列有絕緣膜、導電層(含導電化了的半導體層。以下相同。)、以及絕緣膜。因此，從柵極電極到漏極區(qū)域的部分，相當于多個電容被串聯連接。例如，在1個導電層的情況下，可以視為柵極電極和漏極區(qū)域之間串聯連接了兩個電容器。由于串聯連接的多個電容器的合成電容，比各電容器的電容小，所以降低了柵極電極和漏極區(qū)域之間的電容。
此外，導電層也可以是多個，絕緣層可以形成于這多個導電層之間。這種情況下，從柵極電極到漏極區(qū)域的部分，相當于三個以上的電容器串聯連接，柵極電極和漏極區(qū)域之間的容量進一步變低。
溝槽的內側壁可以做成大致的平坦面，該平坦面是溝道區(qū)域中的具有特定的晶向的面，電流沿該面流動時，沿的是電阻值變低的面。形成溝槽的底為彎曲面的情況下，可令該彎曲面的整個區(qū)域與漏極區(qū)域對置，溝道區(qū)域僅與溝槽的平坦的面對置。
由此，由于漏極電流可以僅沿著具有電阻值變低的晶向的面流動，因此導通電阻就能降低。此外，即使是在沿著該彎曲面、柵極電極與漏極區(qū)域大面積對置的情況下，由于它們之間的電容較小，所以就可以減小該半導體裝置的開關損耗。
在半導體基板的表面上也可以形成外延層，這種情況下，溝道區(qū)域、源極區(qū)域以及漏極區(qū)域也可以形成在外延層上。
在該半導體裝置的半導體部分是由硅構成的情況下，絕緣層中存在于導電層和漏極區(qū)域之間的部分和柵極絕緣膜，例如可由使該溝槽的內壁氧化所得到的氧化硅構成。
導電層，也可以由因雜質的導入而被導電化的多晶硅構成。
因雜質的導入而被導電化的多晶硅的形成，一般是在半導體裝置的制造工序中進行。因此，在形成這種由多晶硅構成的導電層時，無需使用特別裝置。被導電化的多晶硅，可以例如在利用CVD(Chemical VaporDeposition化學氣相沉積)法形成多晶硅膜之后，對該多晶硅膜離子注入雜質來獲得。
這種情況下，絕緣膜中存在于導電層和柵極電極之間的部分，也可以由氧化導電層一部分得到的氧化硅構成。
本發(fā)明的半導體裝置的制造方法，制造一種半導體裝置。該半導體裝置包括溝道區(qū)域，為第1導電型，形成在半導體基板的表層部上；源極區(qū)域，為不同于所述第1導電型的第2導電型，在貫通該溝道區(qū)域的具有深度的溝槽的邊緣部上形成；漏極區(qū)域，為所述第2導電型，形成在與所述溝槽的底部相鄰的區(qū)域中；柵極絕緣膜，沿著所述溝槽的內側壁形成；柵極電極，配置為在所述溝槽內、隔著所述柵極絕緣膜與所述溝道區(qū)域對置；導電層，在所述溝槽內，形成為比所述柵極電極更靠所述漏極區(qū)域一側；以及，絕緣層，覆蓋所述導電層周圍，使所述導電層、所述柵極電極以及所述漏極區(qū)域之間電絕緣。
該方法具有以下工序在半導體基板的表層部上形成所述第2導電型的外延層的工序；在該外延層上形成所述溝槽的工序；在所述溝槽的底部形成第1絕緣層的工序；在形成該第1絕緣層的工序之后，在所述溝槽內、所述第1絕緣層上形成所述導電層的工序；在形成該導電層的工序之后，在該導電層的露出表面上、形成與所述第1絕緣層一起構成所述絕緣層的所述第2絕緣層的工序；沿著所述溝槽的內側壁，形成所述柵極絕緣膜的工序；在所述溝槽內，形成與所述導電層被所述絕緣層電絕緣的所述柵極電極的工序；在所述外延層上，形成要隔著所述柵極絕緣膜與所述柵極電極對置的所述第1導電型的所述溝道區(qū)域的工序；以及，在所述外延層中、對應所述溝槽邊緣部的區(qū)域上，形成所述第2導電型的所述源極區(qū)域的工序。
漏極區(qū)域，例如可為在形成溝道區(qū)域和源極區(qū)域之后的外延層的剩余部。
形成溝道區(qū)域的工序和形成源極區(qū)域的工序，既可以在形成溝槽的工序之前實施，也可以在形成溝槽的工序之后實施。
形成上述第1絕緣層的工序，也可以包含熱氧化上述溝槽內壁，形成犧牲氧化膜的工序；和除去該犧牲氧化膜，殘留存在于上述溝槽底部的部分的工序。在這種情況下，形成上述第2絕緣層的工序也可以包含使上述導電層的露出面氧化的工序。
通過這種結構，通過犧牲氧化膜的形成和除去，能夠使犧牲氧化膜被除去后溝槽內壁平坦。由此可以使漏極電流沿著具有電阻值變低的晶向的特定的面、在溝道區(qū)域中流動，能夠使導通電阻降低。
犧牲氧化膜的除去，也可以是僅對形成柵極絕緣膜的部分、即僅對柵極電極和溝道區(qū)域的對置部進行，可以殘留其以外部分的犧牲氧化膜，作為絕緣層的一部分。由此可以形成絕緣層，且不會大幅度增加工序。絕緣層的其他部分，也可以通過氧化導電層的露出表面來形成。在通過熱氧化形成柵極絕緣膜時，可以同時使導電層的露出表面氧化。
形成上述柵極電極的工序，也可以包含形成因雜質的導入而被導電化的多晶硅膜的工序。
本發(fā)明的上述的或者再其他的目的、特征和效果，可以參照附圖，通過下面所述的實施方式的說明來理解。


圖1是圖解表示本發(fā)明一個實施方式的半導體裝置結構的剖面圖。
圖2(a)、圖2(b)、圖2(c)、圖2(d)、圖2(e)、圖2(f)以及圖2(g)，是用于圖解說明圖1所示的半導體裝置的制造方法的剖面圖。
圖3是圖解表示本發(fā)明的另一實施方式的半導體裝置的結構的剖面圖。
圖4是圖解表示本發(fā)明的再另一個實施方式的半導體裝置結構的剖面圖。
圖5是圖解表示形成有具有現有溝槽結構的MOS FET的半導體裝置的結構的剖面圖。
具體實施例方式
圖1是圖解表示本發(fā)明一個實施方式中的半導體裝置20的結構的剖面圖。半導體裝置20，是高頻開關用的MOS FET。
在硅基板1的表面上，形成有N-外延層2，在N-外延層2上形成有擴散區(qū)域30。貫通擴散區(qū)域30、達到N-外延層2在厚度方向上的中途的多個溝槽17，被每隔一定間隔形成。各溝槽17，在垂直于圖1的紙面的方向上相互基本平行地延伸。溝槽17的內側壁，形成為基本平坦的面，溝槽17的底形成向硅基板1一側突出的彎曲面。
在溝槽17的內部，配置了由因雜質的導入而被導電化了的多晶硅構成的柵極電極26和導電層40。導電層40在溝槽17的深部(N-外延層2一側)，配置在與N-外延層2和擴散區(qū)域30對置的區(qū)域。柵極電極26，與導電層40隔離，配置在溝槽17內比導電層40淺的部分中。此外，柵極電極26，插入到溝槽17的深部中、擴散區(qū)域30和導電層40之間。
在沿著溝槽17內側壁的區(qū)域上，形成有柵極氧化膜13。柵極電極26和擴散區(qū)域30，隔著柵極氧化膜13對置。導電層40的周圍，被氧化層15覆蓋。因此，氧化層15存在于導電層40和柵極電極26之間，以及導電層40和N-外延層2之間。因而導電層40和柵極電極26以及N-外延層2之間是電絕緣的。柵極電極26與N-外延層2之間，被用柵極氧化膜13和氧化層15被電絕緣。柵極氧化膜13與氧化層15，形成為一體化氧化膜18。
柵極氧化膜13和擴散區(qū)域30的界面，體現溝槽17的形狀，形成基本平坦的平坦面13f。平坦面13f，是溝道區(qū)域4中的具有特定的晶向的面，在電流沿該面流過時，基本沿的是電阻值變低的面。所謂特定的晶向，是例如(1，0，0)。此外，氧化層15與N-外延層2的界面，體現溝槽17的形狀，具有向硅基板1一側突出的彎曲面15c。擴散區(qū)域30，對氧化膜18只與平坦面13f相接，不與彎曲面15c相接。
在擴散區(qū)域30的表層部上，形成有N+源極區(qū)域25，擴散區(qū)域30的剩余部分形成P型的溝道區(qū)域4。N+源極區(qū)域25形成在溝槽17的周邊(邊緣部)。
柵極電極26上，形成有由氧化硅構成的絕緣膜28。絕緣膜28，在平面上看是延伸到溝槽17的邊緣部(N+源極區(qū)域25上)。鄰接的2個絕緣膜28之間形，成有接觸孔31。在擴散區(qū)域30和絕緣膜28上，設有由鋁等金屬構成的電極膜27。電極膜27，填埋接觸孔31內形成，與接觸孔31內露出的擴散區(qū)域30相接。
在以上的半導體裝置20中，通過向N+源極區(qū)域25和N-外延層2之間施加適當的電壓，使柵極電極26為規(guī)定大小以上的電位，就可使漏極電流在N+源極區(qū)域25和N-外延層2之間流動。換言之，N-外延層2，具有漏極區(qū)域的功能。
漏極電流沿著柵極氧化膜13在溝道區(qū)域4中流動。這時，漏極電流沿著柵極氧化膜13的平坦面13f流動，不會沿著彎曲面15c流動。因此，由于漏極電流能夠沿著具有電阻值低的特定晶向的面，在溝道區(qū)域4中流動，因此導通電阻較低。這種半導體裝置20的導通電阻，例如可以做到5mΩ到7mΩ或者更低。
此外，在柵極電極26與N-外延層2之間，依次排列有氧化層15、導電層40、以及氧化層15。因此，從柵極電極26到N-外延層2的部分，相當于是兩個電容器串聯連接。串聯連接的兩個電容的合成電容量，比各電容的電容量小。所以，即使柵極電極26與N-外延層2通過彎曲面15c以較大面積對置，柵極電極26與N-外延層2之間的電容量、即漏極-柵極之間的電容CDG也會降低。因此，這種半導體裝置20的開關損耗小。
在使用這種半導體裝置20(MOS FET)，以1MHz驅動CPU(CentralProcessing Unit中央處理器)的情況下，例如，能夠令以1.3V驅動CPU時的功率變換效率(輸入功率相對的輸出功率的比率)達到85％左右，以3.3V或5V驅動CPU時使功率變換效率達到90％左右。
圖2(a)到圖2(g)，是用于圖解說明圖1所示的半導體裝置20的制造方法的剖面圖。
首先，在硅基板1的表面上，形成N-外延層2。接著，通過反應性離子蝕刻(RIE)，形成具有規(guī)定深度的溝槽17。溝槽17的底，是向硅基板1一側突出的彎曲面。該狀態(tài)如圖2(a)所示。
然后，經過以上工序的半導體基板1的露出表面、即溝槽17的內壁以及N-外延層2的表面被熱氧化，形成犧牲氧化膜11。犧牲氧化膜11的厚度，為例如1500至3000左右(例如2000左右)。該狀態(tài)如圖2(b)所示。
之后，利用CVD(Chemical Vapor Deposition化學氣相沉積)法，在經過以上工序的硅基板1上，形成多晶硅膜12以填埋溝槽17內(參照圖2(c))。接著，在多晶硅膜12中導入雜質，使多晶硅膜12導電化。再內蝕(etch back)多晶硅膜12，殘留存在于溝槽17底部(硅基板1一側的部分)的部分(參照圖2(d))。
接下來，內蝕犧牲氧化膜11。這時，多晶硅膜12的側壁的一部分露出，殘留N-外延層2和多晶硅膜12之間的犧牲氧化膜11(溝槽17底部一側的部分)。
被除去犧牲氧化膜11的那部分溝槽17的寬度略微變寬。此外，被除去犧牲氧化膜11后的溝槽17的內側壁，基本成為平坦的面。該狀態(tài)表示在圖2(e)中。
接著，經過以上工序的硅基板1的露出表面被熱氧化。由此，在溝槽17的內側壁形成柵極氧化膜13，在多晶硅膜12的露出表面上形成氧化膜14。柵極氧化膜13的厚度，為例如200到600。多晶硅膜12的剩余部，構成導電層40。犧牲氧化膜11的剩余部和氧化膜14，構成覆蓋導電層40周圍的氧化層15，氧化層15與柵極氧化膜13，成為一體化的氧化膜18。
柵極氧化膜13和擴散區(qū)域30的界面，體現溝槽17的形狀，形成基本平坦的平坦面13f。氧化層15和N-外延層2的界面，體現溝槽17的形狀，為具有彎曲面15c。該狀態(tài)表示在圖2(f)中。
其后，利用CVD法，形成多晶硅膜來填埋溝槽17的內部，該多晶硅膜中被導入雜質而導電化。然后，該多晶硅膜中溝槽17之外的部分被除去。多晶硅膜的剩余部分，構成柵極電極26。
接著，利用具有規(guī)定圖形開口的掩模，將離子注入N-外延層2，形成P型溝道區(qū)域4。再利用具有另一圖形開口的掩模，將離子注入溝道區(qū)域4，形成N+源極區(qū)域25。溝道區(qū)域4和N+源極區(qū)域25，構成擴散區(qū)域30。
在擴散區(qū)域30形成時，控制離子注入的深度，擴散區(qū)域30對氧化膜18，僅在平坦面13f相接，不與彎曲面15c相接。此外，隔著柵極氧化膜13，擴散區(qū)域30在整個區(qū)域上與柵極電極26對置。
然后，在經過以上工序的硅基板1的整個面上，利用CVD法，形成由氧化硅構成的絕緣膜28(參照圖2(g))。然后，使用具有規(guī)定圖形開口的掩模，在絕緣膜28上形成接觸孔31。
再在經過了以上工序的硅基板1的整個面上，形成由鋁等構成的電極膜27，從而得到圖1所示的半導體裝置20。
在以上的半導體裝置20的制造方法中，犧牲氧化膜11形成之后，不是將該犧牲氧化膜11全部除去，而是殘留存在于多晶硅膜12和N-外延層2之間的部分。這樣，能夠形成氧化層15而又不會大幅度增加工序。
再通過將犧牲氧化膜11形成得較厚，能夠增加存在于導體層40和N-外延層2之間的氧化層15的厚度。由此還可以使得柵電極26和N-外延層2之間的電容降低，減少開關損耗。
圖3是圖解表示本發(fā)明的另一實施方式的半導體裝置21的結構的剖面圖。對與圖1所示的半導體裝置20的各部相對應的部分，標以相同的參照符號，并省略說明。
該半導體裝置21，設置有柵極電極36和導電層37，分別與圖1所示的半導體裝置20的柵極電極26以及導電層40對應。在半導體裝置20中，柵極電極26的一部分插入N-外延層2和導電層40之間，而在本半導體裝置21中，柵極電極36不插入N-外延層2和導電層37之間。柵極電極36和導電層37之間，被基本平坦的氧化層15劃分。
這種半導體裝置21，可以通過在半導體裝置20的制造方法中的除去犧牲氧化膜11的工序(參照圖2(e))，不除去N-外延層2和多晶硅膜12之間的犧牲氧化膜11來完成。換言之，可在多晶硅膜12的內蝕面(與硅基板1一側相反的面)與犧牲氧化膜11的內蝕面基本為一個面的時候，結束犧牲氧化膜11的內蝕。
圖4是圖解表示本發(fā)明的再另一個實施方式的半導體裝置22的構造的剖面圖。對與圖1所示的半導體裝置20的各部相對應的部分，標以相同的參照符號，并省略說明。
圖1所示的半導體裝置20中，導電層40僅形成了一個，而在本半導體裝置22中，形成有兩個導電層40a、40b。導電層40a、40b，沿溝槽17的深度方向排列，在導電層40a和導電層40b之間還存在有氧化層15。
因此，在柵極電極26和N-外延層2之間，氧化層15、導電層40a、氧化層15、導電層40b以及氧化層15依次排列。由此，從柵極電極26到N-外延層2的部分，相當于三個電容串聯連接。使柵極電極26與N-外延層2之間電容量進一步降低。因此，與半導體裝置20、21相比，半導體裝置22實現了開關損耗的進一步降低。
也可以設置3個以上的導電層，來代替導電層40、40a、40b。
這種半導體裝置22可以如下獲得。直到用熱氧化形成柵極氧化膜13(參照圖2(f))為止，使用與半導體裝置20同樣的制造方法來實施。接著，在溝槽17內形成與多晶硅膜12同樣的多晶硅膜，在該多晶硅膜中導入雜質而被導電化之后，內蝕該多晶硅膜。多晶硅膜的剩余部構成導電層40b。
接著，在導電層40b的露出面被熱氧化之后，形成與多晶硅膜12同樣的多晶硅膜，在該多晶硅膜中導入雜質而被導電化之后，再內蝕該多晶硅膜中溝槽17的外部的部分。多晶硅膜的剩余部，構成柵極電極26。
柵極電極26和導電層40、40a、40b，也可由鎢(W)等金屬構成。
雖然在以上的實施方式中，溝道區(qū)域4和N+源極區(qū)域25，在形成溝槽17之前形成，但也可以在形成溝槽17之后形成。
雖然以上實施方式的半導體裝置，都是N溝道晶體管的例子，但半導體裝置也可以是P溝道晶體管。
雖然對于本發(fā)明的實施方式進行了詳細的說明，但這些只不過是用來理解本發(fā)明的技術內容的具體例子，本發(fā)明并不限于這些具體例子來解釋，本發(fā)明的精神以及范圍僅限定在附加的權利要求書中。
本申請，與2003年1月28日向日本國特許廳提出的特愿2003-19066相對應，本申請的全部公開內容，是通過引用其中內容來組合。
權利要求
1.一種半導體裝置，其特征在于，包括溝道區(qū)域，為第1導電型，形成在半導體基板的表層部上；源極區(qū)域，為不同于所述第1導電型的第2導電型，在貫通該溝道區(qū)域的具有深度的溝槽的邊緣部上形成；漏極區(qū)域，為所述第2導電型，形成在與所述溝槽的底部相鄰的區(qū)域中；柵極絕緣膜，沿著所述溝槽的內側壁形成；柵極電極，配置為在所述溝槽內、隔著所述柵極絕緣膜與所述溝道區(qū)域對置；導電層，在所述溝槽內，形成為比所述柵極電極更靠所述漏極區(qū)域一側；以及，絕緣層，覆蓋所述導電層周圍，使所述導電層、所述柵極電極以及所述漏極區(qū)域之間電絕緣。
2.根據權利要求1所述的半導體裝置，其特征在于，所述導電層，由因雜質的導入而被導電化的多晶硅構成。
3.根據權利要求1或2所述的半導體裝置，其特征在于，含有多個所述導電層，在這多個導電層之間配置有所述絕緣層。
4.根據權利要求1～3的任一項所述的半導體裝置，其特征在于，所述溝槽的內側壁具有基本平坦的平坦面，該平坦面是所述溝道區(qū)域中的具有特定的晶向的面，電流沿該面流動時沿的是電阻值變低的面。
5.一種半導體裝置的制造方法，用于制造半導體裝置，所述半導體裝置包括溝道區(qū)域，為第1導電型，形成在半導體基板的表層部上；源極區(qū)域，為不同于所述第1導電型的第2導電型，在貫通該溝道區(qū)域的具有深度的溝槽的邊緣部上形成；漏極區(qū)域，為所述第2導電型，形成在與所述溝槽的底部相鄰的區(qū)域中；柵極絕緣膜，沿著所述溝槽的內側壁形成；柵極電極，配置為在所述溝槽內、隔著所述柵極絕緣膜與所述溝道區(qū)域對置；導電層，在所述溝槽內，形成為比所述柵極電極更靠所述漏極區(qū)域一側；以及，絕緣層，覆蓋所述導電層周圍，使所述導電層、所述柵極電極以及所述漏極區(qū)域之間電絕緣，其特征在于，包括在半導體基板的表層部上形成所述第2導電型的外延層的工序；在該外延層上形成所述溝槽的工序；在所述溝槽的底部形成第1絕緣層的工序；在形成該第1絕緣層的工序之后，在所述溝槽內、所述第1絕緣層上形成所述導電層的工序；在形成該導電層的工序之后，在該導電層的露出表面上、形成與所述第1絕緣層一起構成所述絕緣層的所述第2絕緣層的工序；沿著所述溝槽的內側壁，形成所述柵極絕緣膜的工序；在所述溝槽內，形成與所述導電層被所述絕緣層電絕緣的所述柵極電極的工序；在所述外延層上，形成要隔著所述柵極絕緣膜與所述柵極電極對置的所述第1導電型的所述溝道區(qū)域的工序；以及，在所述外延層中、對應所述溝槽邊緣部的區(qū)域上，形成所述第2導電型的所述源極區(qū)域的工序。
6.根據權利要求5所述的半導體裝置的制造方法，其特征在于，形成所述第1絕緣層的工序，包含熱氧化所述溝槽內壁，形成犧牲氧化膜的工序；和，除去該犧牲氧化膜，殘留存在于所述溝槽底部的部分的工序，形成所述第2絕緣層的工序，包含使所述導電層的露出面氧化的工序。
7.根據權利要求5或6所述的半導體裝置的制造方法，其特征在于，形成所述柵極電極的工序，包含形成因雜質的導入而被導電化的多晶硅膜的工序。
全文摘要
本發(fā)明提供一種半導體裝置(20、21、22)，它包括溝道區(qū)域(4)，在半導體基板(1)的表層部上形成，是第1導電型；源極區(qū)域(25)，形成在貫通該溝道區(qū)域(4)形成的溝槽(17)的邊緣部上，是與上述第1導電型不同的第2導電型；漏極區(qū)域(2)，在與上述溝槽(17)的底部鄰接的區(qū)域上形成，是上述第2導電型；柵極絕緣膜(13)，沿著上述溝槽(17)的內側壁形成；柵極電極(26、36)，在上述溝槽(17)內，配置為隔著上述柵極絕緣膜(13)與上述溝道區(qū)域(4)對置；導電層(37、40、40a、40b)，形成在上述溝槽(17)內，比上述柵極電極(26、36)更靠漏極區(qū)域(2)一側；以及，絕緣層(15)，覆蓋上述導電層(37、40、40a、40b)的周圍，使上述導電層(37、40、40a、40b)、上述柵極電極(26、36)以及上述漏極區(qū)域(2)之間電絕緣。
文檔編號H01L29/78GK1742378SQ20038010924
公開日2006年3月1日 申請日期2003年12月12日 優(yōu)先權日2003年1月28日
發(fā)明者高石昌 申請人:羅姆股份有限公司