專利名稱：半導(dǎo)體裝置及半導(dǎo)體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置，尤其是涉及含有CMOS電路的超高速半導(dǎo)體裝置。
CMOS電路為高速邏輯電路的基本元件，廣泛應(yīng)用于當(dāng)今各種超高速處理器中。CMOS電路具有將P型MOS晶體管和n型MOS晶體管串聯(lián)連接的結(jié)構(gòu)，因此，為了實(shí)現(xiàn)CMOS電路的高速動(dòng)作，有必要使各個(gè)p型MOS晶體管和n型MOS晶體管同時(shí)進(jìn)行高速動(dòng)作。
背景技術(shù)：
在當(dāng)今的超高速半導(dǎo)體裝置中，伴隨著微細(xì)化，人們正將構(gòu)成CMOS電路的p型MOS晶體管以及n型MOS晶體管的柵長(zhǎng)縮小至0.1μm或其以下，并嘗試制作柵長(zhǎng)為90nm或50nm的MOS晶體管。
在含有這樣的超微細(xì)化晶體管的半導(dǎo)體集成電路裝置中，作為元件分離結(jié)構(gòu)，采用在硅基板中形成元件分離槽并對(duì)其填充氧化硅膜的、所謂STI型的元件分離結(jié)構(gòu)。


圖1表示具有STI結(jié)構(gòu)的以往典型的CMOS元件10的結(jié)構(gòu)。
參照?qǐng)D1，在具有(100)面方位的硅基板11中，基于STI結(jié)構(gòu)11S，形成有成為p溝道MOS晶體管的元件區(qū)域的n型阱11N以及成為n溝道MOS晶體管的元件區(qū)域的p型阱11P，在上述n型阱11N中，在上述硅基板11表面上，對(duì)應(yīng)于溝道區(qū)域，以隔著柵氧化膜12P而在<110>方向延伸的方式形成柵電極13P。另外，在上述n型阱11N中，將形成p溝道MOS晶體管的一對(duì)p型擴(kuò)散區(qū)域11p形成于上述柵電極13P的兩側(cè)。
同樣地，在上述p型阱11P中，在上述硅基板11的表面上，對(duì)應(yīng)于溝道區(qū)域，以隔著柵氧化膜12N而在<110>方向延伸的方式形成柵電極13N。另外，在上述p型阱11P中，將形成n溝道MOS晶體管的一對(duì)n型擴(kuò)散區(qū)域11n形成于上述柵電極13N的兩側(cè)。
圖2A、圖2B表示具有(100)面方位的硅基板、形成于上述硅基板表面的柵電極和解理面的關(guān)系。其中，圖2A表示將定向平面設(shè)定于(110)面、柵電極在<110>方向延伸的情況；圖2B表示將定向平面設(shè)定于(100)面、柵電極在<100>方向延伸的情況。后續(xù)還將進(jìn)行說明，但基于切割線(dicingline)和解理面的關(guān)系，在以往的半導(dǎo)體裝置中，也包含圖1的結(jié)構(gòu)，一般廣泛地使用圖2A的柵電極方位。
在形成這樣的STI型元件分離結(jié)構(gòu)的情況下，根據(jù)CVD法通過堆積氧化硅膜而填充元件分離槽，但根據(jù)CVD法而形成的氧化硅膜，在成膜之后含有很多缺陷及雜質(zhì)，且由于膜密度低，在這樣的狀態(tài)下抗蝕刻性低，不能實(shí)現(xiàn)顯著性的元件分離。
因此，一直以來，在STI型元件分離結(jié)構(gòu)中，在以填充元件槽的方式形成氧化硅膜之后，在約1000℃的溫度下，對(duì)其進(jìn)行30秒左右的熱處理，將其變換為高品質(zhì)的氧化硅膜。
但是根據(jù)上述的熱處理來填充上述元件分離槽的氧化硅膜11S如箭頭所示那樣進(jìn)行膨脹，其結(jié)果，壓應(yīng)力作用于相鄰的元件區(qū)域、即n型阱11N或p型阱11P。
即使產(chǎn)生了這樣的壓應(yīng)力，在以往的微細(xì)化的程度比較緩和的MOS晶體管中，以高速輸送載流子的柵電極正下方的溝道和元件分離結(jié)構(gòu)之間充分地存在距離，所以在溝道區(qū)域中起作用的應(yīng)力值比較小，因此，由壓應(yīng)力引起的帶結(jié)構(gòu)的變化、及伴隨著該變化的遷移率的降低等、特性的惡化不會(huì)成為嚴(yán)重的問題。
但在最近的柵長(zhǎng)為0.1μm或其以下的超高速M(fèi)OS晶體管中，為了實(shí)現(xiàn)高速動(dòng)作，有必要降低擴(kuò)散區(qū)域11p或11n的結(jié)合電容。另外，為了降低源極電阻，急需使元件分離結(jié)構(gòu)11S和柵電極13P或13N之間的源·漏極寬度SD減小。圖1中，將上述源·漏極寬度SD規(guī)定為上述元件分離結(jié)構(gòu)11S的邊緣部和上述柵電極13N的側(cè)壁絕緣膜間的距離，但側(cè)壁絕緣膜的厚度很小，所以可以認(rèn)為上述源·漏極寬度SD為上述元件分離結(jié)構(gòu)11S的邊緣部和與此對(duì)應(yīng)的柵電極13N的邊緣部間的距離。
但是，當(dāng)這樣減小源·漏極寬度SD時(shí)，會(huì)使元件分離結(jié)構(gòu)11S接近溝道區(qū)域，使較大的壓應(yīng)力達(dá)到溝道。若在溝道中產(chǎn)生如此大小的壓應(yīng)力，則將對(duì)p溝道晶體管及n溝道晶體管的動(dòng)作特性產(chǎn)生各種的影響。
為了補(bǔ)償由這樣的元件分離結(jié)構(gòu)11S引起的壓應(yīng)力的效果，以往提出了如圖3所示的具有設(shè)置了應(yīng)力補(bǔ)償膜的結(jié)構(gòu)的CMOS元件20。其中，在圖2中，對(duì)在上述已說明的部分標(biāo)有相同的附圖標(biāo)記，省略說明。
參照?qǐng)D3，CMOS元件20具有與圖1的CMOS元件10相同的結(jié)構(gòu)，但在上述硅基板11上，以包括上述柵電極13P及13N連續(xù)地覆蓋上述基板表面的方式形成著由典型地通過熱CVD法形成的氮化硅膜構(gòu)成的、積蓄了拉伸應(yīng)力的應(yīng)力補(bǔ)償膜14。
圖4表示在設(shè)置了這種應(yīng)力補(bǔ)償膜14的情況和沒有設(shè)置的情況下的n溝道MOS晶體管的導(dǎo)通電流和截止電流。
參照?qǐng)D4可得知，通過設(shè)置應(yīng)力補(bǔ)償膜14，降低了截止電流的值，提高了n溝道MOS晶體管的動(dòng)作特性。
JP特開昭58-162027號(hào)公報(bào)[專利文獻(xiàn)2]JP特開昭59-267022號(hào)公報(bào)[專利文獻(xiàn)3]美國(guó)專利第5729045號(hào)公報(bào)[專利文獻(xiàn)4]JP特開2003-273206號(hào)公報(bào)[非專利文獻(xiàn)1]Ito，S.，et al.，IEDM2000，Technical Digest，pp.247-pp.250[非專利文獻(xiàn)2]佐山他，應(yīng)用物理第69卷第9號(hào)(2000)，pp.1099-1102圖5表示針對(duì)構(gòu)成設(shè)置了這種應(yīng)力補(bǔ)償膜14的、圖3所示的CMOS電路的以往的p溝道MOS晶體管以及n溝道MOS晶體管而求取的、源·漏極寬度SD和源·漏極電流Ids的關(guān)系。其中，在圖3中任何的晶體管都將溝道方向、即載流子流動(dòng)的方向設(shè)定為<110>方向。該溝道方位選擇為，在對(duì)形成了以往元件的硅基板進(jìn)行切割時(shí)，切割線的延伸方向和解理面的延伸方向一致，難以產(chǎn)生裂痕的方向。參照此前的圖2A。圖5中，橫軸表示將單位以μm示出的源·漏極寬度SD，縱軸表示將源·漏極寬度SD設(shè)為5μm時(shí)的用源·漏極電流Ids0作了歸一化處理的源·漏極電流Ids。
參照?qǐng)D5可知，在上述源·漏極寬度SD為5μm時(shí)，n溝道MOS晶體管和p溝道MOS晶體管中，在上述歸一化源·漏極電流Ids/Ids0沒有差，但如果上述源·漏極寬度SD在1μm或其以下時(shí)，n溝道MOS晶體管中歸一化源·漏極電流Ids/Ids0減小，反之p溝道MOS晶體管中源·漏極電流Ids/Ids0增大。這樣的n溝道MOS晶體管中的源·漏極電流Ids的減少反應(yīng)了溝道中遷移率的減少，由于n溝道MOS晶體管的動(dòng)作速度下降，將會(huì)導(dǎo)致CMOS電路的動(dòng)作速度的下降。
圖5的關(guān)系，僅觀察p溝道MOS晶體管，則可發(fā)現(xiàn)隨著源·漏極寬度SD的減少，可達(dá)到歸一化源·漏極電流Ids/Ids0增大的良好效果，但是CMOS電路包含p溝道MOS晶體管和n溝道MOS晶體管兩部分，由于n溝道MOS晶體管的遷移率的下降，從而整體上的動(dòng)作特性惡化。
另外，在一個(gè)集成電路中如圖5中箭頭所示那樣包含有因具有各種的源·漏極寬度SD而具有各種尺寸的晶體管，所以存在如下問題在設(shè)計(jì)半導(dǎo)體集成電路時(shí)，如圖5所示，如果因源·漏極寬度SD導(dǎo)致p溝道或n溝道MOS晶體管的動(dòng)作特性變化，則這些動(dòng)作特性的變化均被認(rèn)為是特性的波動(dòng)，半導(dǎo)體集成電路裝置的設(shè)計(jì)變得困難。由圖5可知，在使用源·漏極寬度SD在5μm或其以上的以往的晶體管的情況下不會(huì)產(chǎn)生這種問題。
圖6表示構(gòu)成圖3的CMOS電路20的p溝道MOS晶體管和n溝道MOS晶體管中的壓應(yīng)力和傳導(dǎo)率變化率的關(guān)系。其中，在圖6，將壓應(yīng)力施加在垂直于溝道的方向上、即垂直于載流子在溝道中流動(dòng)的方向的方向上。
參照?qǐng)D6可知，該情況下，n溝道MOS晶體管的傳導(dǎo)率和壓縮應(yīng)力一起或多或少均有減少，而p溝道MOS晶體管中，傳導(dǎo)率則會(huì)和壓縮應(yīng)力一起有大幅的減小。該傳導(dǎo)率對(duì)應(yīng)溝道中的載流子的遷移率，圖6的關(guān)系意味著，p溝道及n溝道MOS晶體管的各自的動(dòng)作特性根據(jù)施加于溝道的壓應(yīng)力，將有不同變化。
相對(duì)于此，圖7表示壓應(yīng)力的方向與溝道方向、即溝道中載流子流動(dòng)的方向平行的情況下的壓應(yīng)力與傳導(dǎo)率變化率的關(guān)系。
參照?qǐng)D7，即使在壓應(yīng)力平行于溝道方向的情況下，n溝道MOS晶體管的傳導(dǎo)率也與壓應(yīng)力一起減小，而p溝道MOS晶體管的傳導(dǎo)率則與壓應(yīng)力共同朝著增加的趨勢(shì)變化。如上所述，傳導(dǎo)率對(duì)應(yīng)于溝道中載流子的遷移率，圖7的關(guān)系意味著，p溝道及n溝道MOS晶體管的各自的動(dòng)作特性根據(jù)施加于溝道的壓應(yīng)力發(fā)生不同的變化。
施加在溝道區(qū)域的壓應(yīng)力，如前所說明的那樣，根據(jù)晶體管的尺寸進(jìn)行變化，該晶體管因源·漏極寬度SD不同而具有各種尺寸，上述源·漏極寬度SD越小，換言之，晶體管越微細(xì)化，施加于溝道區(qū)域的壓應(yīng)力就越大。另外，在半導(dǎo)體集成電路中含有大小不同的各種各樣的晶體管的情況下，每個(gè)晶體管的動(dòng)作特性也不同，而這些動(dòng)作特性的變化均被認(rèn)為是半導(dǎo)體集成電路裝置設(shè)計(jì)時(shí)晶體管特性的波動(dòng)。
發(fā)明的公開因此，本發(fā)明提供一種解決上述問題的、新穎且實(shí)用的半導(dǎo)體裝置作為概括性課題。
本發(fā)明的更具體課題在于提供了一種在p溝道MOS晶體管及n溝道MOS晶體管中均能補(bǔ)償由施加于溝道的應(yīng)力引起的動(dòng)作特性的變化的半導(dǎo)體裝置。
本發(fā)明的其他的課題在于提供一種半導(dǎo)體裝置，包括硅基板，其具有(100)面方位；元件分離結(jié)構(gòu)，其形成于上述硅基板上，并區(qū)劃出第一及第二元件區(qū)域；n溝道MOS晶體管，其形成于上述硅基板上的上述第一元件區(qū)域；p溝道MOS晶體管，其形成于上述硅基板上的上述第二元件區(qū)域，其特征在于，上述n溝道MOS晶體管包括第一柵電極，其在上述硅基板上的上述第一區(qū)域中，隔著第一柵絕緣膜，在上述硅基板的<100>方向上延伸；一對(duì)n型擴(kuò)散區(qū)域，其形成在上述第一區(qū)域中的上述柵電極的兩側(cè)，上述p溝道MOS晶體管包括第二柵電極，其在上述硅基板上的上述第一區(qū)域中，隔著第二柵絕緣膜，在上述硅基板的<100>方向上延伸；一對(duì)p型擴(kuò)散區(qū)域，其形成在上述第二區(qū)域中的上述柵電極兩側(cè)，在上述硅基板上，以覆蓋上述第一以及第二區(qū)域的方式形成有積蓄了拉伸應(yīng)力的第一應(yīng)力補(bǔ)償膜，上述元件分離結(jié)構(gòu)由在上述硅基板中形成的元件分離槽和填充上述元件分離槽的元件分離絕緣膜構(gòu)成，在上述元件分離槽的表面，以介于上述硅基板和上述元件分離絕緣膜之間的方式設(shè)置有積蓄了拉伸應(yīng)力的第二應(yīng)力補(bǔ)償膜。
本發(fā)明的其他的課題提供了一種半導(dǎo)體集成電路裝置，由具有(100)面方位的硅基板和形成在上述硅基板上的多個(gè)半導(dǎo)體元件構(gòu)成，其特征在于，上述多個(gè)半導(dǎo)體元件包括多個(gè)p溝道MOS晶體管和n溝道MOS晶體管，上述多個(gè)p溝道MOS晶體管的每一個(gè)，分別形成在上述硅基板中由元件分離結(jié)構(gòu)區(qū)劃出的面積相互不同的各個(gè)元件區(qū)域中，由在上述硅基板的<100>方向上延伸的柵電極、及在上述元件區(qū)域中的上述柵電極的兩側(cè)形成的一對(duì)p型擴(kuò)散區(qū)域構(gòu)成，上述多個(gè)n溝道MOS晶體管的每一個(gè)，分別形成在上述硅基板中由上述元件分離結(jié)構(gòu)區(qū)劃出的面積相互不同的各個(gè)元件區(qū)域中，由在上述硅基板的<100>方向上延伸的柵電極、及在上述元件區(qū)域中的上述柵電極的兩側(cè)形成的一對(duì)n型擴(kuò)散區(qū)域構(gòu)成，上述多個(gè)p溝道MOS晶體管和n溝道MOS晶體管分別由積蓄了拉伸應(yīng)力的第一應(yīng)力補(bǔ)償膜覆蓋，上述元件分離結(jié)構(gòu)，由在上述硅基板中以包圍上述p溝道MOS晶體管的元件區(qū)域以及上述n溝道MOS晶體管的元件區(qū)域的方式形成的元件分離槽和填充上述元件分離槽的元件分離絕緣膜構(gòu)成，在上述元件分離槽的表面，形成了在上述元件分離絕緣膜和上述硅基板之間積蓄了拉伸應(yīng)力的第二應(yīng)力補(bǔ)償膜。
根據(jù)本發(fā)明，通過將柵電極方位設(shè)定于<100>方向上，從而能實(shí)質(zhì)性地消除p溝道MOS晶體管的動(dòng)作特性的壓應(yīng)力依存性。進(jìn)而根據(jù)本發(fā)明，通過將上述第一以及第二應(yīng)力補(bǔ)償膜分別形成于硅基板表面及淺溝道(shallowtrench)型元件分離(STI)結(jié)構(gòu)的元件分離槽表面，從而能實(shí)質(zhì)性地消除n溝道MOS晶體管的動(dòng)作特性的壓應(yīng)力依存性。
根據(jù)本發(fā)明，無論是在p溝道MOS晶體管及n溝道MOS晶體管的哪一種中，均能實(shí)質(zhì)性地消除由元件分離結(jié)構(gòu)引起的壓應(yīng)力對(duì)元件的動(dòng)作特性的影響，因此，在將元件面積不同的多個(gè)半導(dǎo)體元件集成在硅基板上的半導(dǎo)體集成電路裝置中，能由消除元件面積的不同引起的元件特性的變化，即使在對(duì)各個(gè)半導(dǎo)體元件進(jìn)行了微細(xì)化的情況下，仍能有效地實(shí)行使用了電路模擬器的集成電路裝置的設(shè)計(jì)。
以下將根據(jù)在參照附圖的同時(shí)進(jìn)行本發(fā)明詳細(xì)的說明，使本發(fā)明的其他課題及特征明朗化。
附圖的簡(jiǎn)單說明圖1為表示以往的半導(dǎo)體裝置的結(jié)構(gòu)的圖；圖2A、圖2B為定義硅基板上的結(jié)晶方位的圖；圖3為表示以往的其他的半導(dǎo)體裝置的結(jié)構(gòu)的圖；圖4為對(duì)圖1及圖2的半導(dǎo)體裝置特性進(jìn)行比較的圖；圖5為表示具有<100>方向的溝道的以往的n溝道MOS晶體管和p溝道MOS晶體管中的源·漏極電流與晶體管尺寸的關(guān)系的圖；圖6為表示以往的半導(dǎo)體裝置中的壓應(yīng)力與傳導(dǎo)率的關(guān)系的圖；圖7為表示以往的半導(dǎo)體裝置中的壓應(yīng)力與傳導(dǎo)率的關(guān)系的另一個(gè)圖；圖8A、圖8B為說明本發(fā)明原理的圖；圖9為說明本發(fā)明原理的另一個(gè)圖；圖10為表示本發(fā)明的效果的圖；圖11為將本發(fā)明的效果與其他各種結(jié)構(gòu)進(jìn)行比較而表示的圖；圖12A～圖12K為表示本發(fā)明第一實(shí)施例的半導(dǎo)體裝置的制造工序的圖；圖13為表示本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路裝置的結(jié)構(gòu)的圖；圖14為表示圖13的半導(dǎo)體集成電路裝置的一個(gè)變形例的圖。
實(shí)施發(fā)明的最佳方式[原理]圖8A、圖8B為表示本發(fā)明的原理的圖。
首先參照?qǐng)D8A，在具有(100)面方位的硅基板31中，基于STI結(jié)構(gòu)31S形成了成為p溝道MOS晶體管的元件區(qū)域的n型阱31N和成為n溝道MOS晶體管的元件區(qū)域的p型阱31P，在上述n型阱31N中，在上述硅基板31表面對(duì)應(yīng)于溝道區(qū)域，以隔著柵氧化膜32P而在<100>方向上延伸的方式形成有柵電極33P。另外，上述n型阱31N中，在上述柵電極33P的兩側(cè)形成有形成p溝道MOS晶體管的一對(duì)p型擴(kuò)散區(qū)域31p。
同樣地，在上述p型阱31P中，在上述硅基板31表面對(duì)應(yīng)于溝道區(qū)域，以隔著柵氧化膜32N而在<100>方向上延伸的方式形成有柵電極33N。另外，上述p型阱31P中，在上述柵電極33N的兩側(cè)形成了形成n溝道MOS晶體管的一對(duì)n型擴(kuò)散區(qū)域31n。
而且，圖8A的結(jié)構(gòu)中，在上述硅基板31上，以包括上述柵電極33P及33N在內(nèi)而連續(xù)地覆蓋上述基板表面的方式，形成有由典型地根據(jù)熱CVD法形成的氮化硅膜構(gòu)成的、積蓄了拉伸應(yīng)力的應(yīng)力補(bǔ)償膜34。
即圖8A的結(jié)構(gòu)是這樣的結(jié)構(gòu)在圖3的半導(dǎo)體裝置20中，將柵電極13P、13N的延伸方向、即各自的溝道中載流子流動(dòng)的流動(dòng)方向，在具有上述(100)面方位的硅基板11上，從以往的<110>方向變更為<100>方向。
圖9為關(guān)于如上所述將柵電極33P、33N的延伸方向設(shè)定為<100>方向的情況，將平行于溝道方向起作用的壓應(yīng)力與溝道傳導(dǎo)率的關(guān)系，與圖3所示的將上述柵電極13P、13N的延伸方向設(shè)定為<110>方向的情況相比而表示的圖。其中，在圖9，口表示上述柵電極13P、13N的延伸方向?yàn)?amp;lt;110>方向的情況下的關(guān)系，相對(duì)于此，●表示在本發(fā)明中上述柵電極33P、33N的延伸方向?yàn)?amp;lt;100>方向的情況下的關(guān)系。
參照?qǐng)D9可知，通過像這樣使柵電極13P、13N的延伸方向與硅基板11的<100>方向一致，從而在p溝道MOS晶體管中，能使傳導(dǎo)率、即溝道中載流子遷移率的壓應(yīng)力依存性實(shí)質(zhì)上變?yōu)榱恪?br> 另一方面可知，n溝道MOS晶體管中，傳導(dǎo)率的壓應(yīng)力依存性相反增大，傳導(dǎo)率與壓應(yīng)力一起減小。
如上所述，上述的n溝道MOS晶體管中的傳導(dǎo)率的壓應(yīng)力依存性，在設(shè)計(jì)半導(dǎo)體集成電路裝置時(shí)被認(rèn)為是基板上的半導(dǎo)體元件特性的波動(dòng)，因此在本發(fā)明中，利用對(duì)圖8A的結(jié)構(gòu)進(jìn)一步變形了的圖8B的結(jié)構(gòu)，抑制了這樣的n溝道型MOS晶體管的特性的波動(dòng)。
參照?qǐng)D8B，在圖示的半導(dǎo)體裝置中，在構(gòu)成上述元件分離結(jié)構(gòu)31S的元件分離槽的表面上，隔著薄的氧化硅膜35a，形成由典型地根據(jù)減壓CVD法(LPCVD法)形成的氮化硅膜構(gòu)成的、積蓄了拉伸應(yīng)力的膜35，并在其上形成了成為元件分離絕緣膜的氧化硅膜。根據(jù)這樣的結(jié)構(gòu)，有效地消除了因上述氧化硅膜的膨脹而產(chǎn)生的壓應(yīng)力，如圖9中箭頭及虛線所示，傳導(dǎo)率的壓應(yīng)力依存性在p溝道MOS晶體管時(shí)幾乎為零，另外，在n溝道MOS晶體管時(shí)也大幅減少。
參照?qǐng)D9可知，在施加了例如150MPa的壓應(yīng)力的情況下，根據(jù)圖8B的結(jié)構(gòu)，傳導(dǎo)率的變化率，在p溝道MOS晶體管時(shí)，減少為1％或其以下，在n溝道MOS晶體管時(shí)，減少為3％或其以下。
并且，即使形成這樣的拉伸應(yīng)力膜35，從圖9可知，由于沒有壓縮應(yīng)力依存性，所以p溝道MOS晶體管的動(dòng)作特性不受影響。
圖10表示在這樣形成的圖8B的半導(dǎo)體裝置30中，在使柵長(zhǎng)、進(jìn)而使上述源·漏極寬度SD發(fā)生各種變化時(shí)的歸一化源·漏極電流Ids/Ids0。
將圖10與先前說明的圖5做比較可知，即使將SD寬度縮小到0.3μm，歸一化源·漏極電流Ids/Ids0的源·漏極寬度SD依存性，不僅在p溝道MOS晶體管，在n溝道MOS晶體管中實(shí)質(zhì)上也消除了。
圖11針對(duì)圖1、3及圖8A、圖8B的結(jié)構(gòu)，歸納了柵電極13P、13N或33P、33N的溝道方位的設(shè)定及拉伸膜14、34、35的有無、和n溝道MOS晶體管的導(dǎo)通電流/截止電流(晶體管特性)以及源·漏極寬度依存性的關(guān)系。
參照?qǐng)D11，在將溝道方位、即柵電極13P、13N的延伸方向設(shè)定為<110>方向時(shí)，如圖1所示，在不設(shè)置上述應(yīng)力補(bǔ)償膜14、15的情況下，n溝道MOS晶體管、p溝道MOS晶體管中的任意一種中，均得不到滿足的晶體管特性及源·漏極寬度依存性，相對(duì)于此，如圖3所示，保持柵電極13P、13N的延伸方向?yàn)?amp;lt;110>方向不變而僅設(shè)置應(yīng)力補(bǔ)償膜14的情況下，如先前圖4所說明的那樣，提高n溝道MOS晶體管的晶體管特性。但對(duì)于其他項(xiàng)目，不僅沒有發(fā)現(xiàn)提高，還會(huì)使p溝道MOS晶體管的特性惡化。進(jìn)而，在保持上述柵電極13P、13N的延伸方向?yàn)?amp;lt;110>方向不變而設(shè)置上述應(yīng)力補(bǔ)償膜14、15的情況下，可提高上述n溝道MOS晶體管的特性及源·漏極寬度依存性，但p溝道MOS晶體管的特性惡化，且對(duì)該源·漏極寬度依存性也不見提高。
相對(duì)于此，在將上述柵電極33P、33N的延伸方向設(shè)定為<100>方向的情況下，在不設(shè)置上述應(yīng)力補(bǔ)償膜34、35時(shí)，p溝道MOS晶體管的晶體管特性良好，但對(duì)于其他項(xiàng)目沒有發(fā)現(xiàn)提高。進(jìn)而，在將上述柵電極33P、33N的延伸方向設(shè)為<100>方向、而僅設(shè)置上述應(yīng)力補(bǔ)償膜34時(shí)，對(duì)應(yīng)圖9，pMOS晶體管的特性稍好，另外，該源·漏極寬度依存性變得良好，但n溝道MOS晶體管的源·漏極寬度依存性惡化。
另一方面，如圖8B可知，在將柵電極33P、33N的延伸方向設(shè)為<100>方向、且設(shè)置了應(yīng)力補(bǔ)償膜34及35時(shí)，全部的項(xiàng)目都得到良好的結(jié)果。
如先前圖9所說明的那樣，n溝道MOS晶體管的傳導(dǎo)率的惡化是在作用于載流子在溝道中流動(dòng)的方向、即與溝道方向平行的方向的壓應(yīng)力作用在該溝道的情況下，因此上述應(yīng)力補(bǔ)償膜34、35能夠形成作用于上述溝道方向的拉伸應(yīng)力特別重要。另外，在上述硅基板31上所形成的應(yīng)力補(bǔ)償膜34覆蓋成為壓應(yīng)力源的元件分離結(jié)構(gòu)31S特別重要。
圖12A～圖12K表示本發(fā)明第1實(shí)施例的CMOS元件的制造工序。
參照?qǐng)D12A，在具有(100)面方位的硅基板41上，隔著氧化硅膜41a，形成厚度約100nm的氮化硅膜圖案41b，且以上述氮化硅膜圖案41b為掩模，對(duì)上述硅基板41進(jìn)行干式蝕刻，由此在上述硅基板41中，形成深度約為300nm、寬度為100～400nm左右的元件分離槽41A、41B。
接著，在圖12B的工序中，以上述氮化硅膜圖案41b為掩模，對(duì)上述硅基板41進(jìn)行熱氧化處理，修復(fù)因上述干式蝕刻而在上述元件分離槽41A、41B表面產(chǎn)生的損傷。通過該熱氧化處理，在上述元件分離槽41A、41B表面形成厚度約5nm的熱氧化膜41c。
接著，在圖12C的工序中，在圖12B的結(jié)構(gòu)上，通過LPCVD法(減壓CVD法)，形成膜厚約為10nm的氮化硅膜41d。該氮化硅膜41d的形成，典型地是通過在600℃的基板溫度下，將SiCl2H2和NH3的混合氣體作為原料氣體進(jìn)行供給而施行的，但在這種條件下形成的氮化硅膜，如圖中的箭頭所示那樣，公知在內(nèi)部積蓄了較強(qiáng)的拉伸應(yīng)力。
接著，在圖12D的工序中，在圖12C的結(jié)構(gòu)上，通過熱CVD法等以填充上述元件分離槽41A、41B的方式形成氧化硅膜42，并在圖12D的工序中，以上述氮化硅膜圖案41b為停止膜，利用化學(xué)機(jī)械研磨(CMP)，對(duì)上述氧化硅膜42進(jìn)行研磨、除去。由此，形成填充上述元件分離槽41A的氧化硅膜42A，并形成填充元件分離槽41B的氧化硅膜42B。
在圖12E的工序中進(jìn)行這樣的工序進(jìn)一步對(duì)這樣形成的氧化硅膜42A、42B在1,000℃的溫度下進(jìn)行30秒的熱處理，從而將其變換為致密、高品質(zhì)的氧化硅膜。
接著，在圖12F的工序中，上述氮化硅膜圖案41b通過磷酸處理而被除去，進(jìn)而，在圖13G的工序中，在上述硅基板41中，將B+在150keV的加速電壓下、以3×1013cm-2的劑量(dose amount)，通過使用掩模工序有選擇地進(jìn)行離子注入，將p型阱41P作為n溝道MOS晶體管的元件區(qū)域形成在上述硅基板41中。進(jìn)而，在圖12G的工序中，在上述硅基板41中，將P+在300keV的加速電壓下、以3×1013cm-2的劑量，通過同樣的掩模工序有選擇地進(jìn)行離子注入，將n型阱41N作為p溝道MOS晶體管的元件區(qū)域形成在上述硅基板41中。
進(jìn)而，在圖12G的工序中，在上述p型阱41P的表面部分，將B+在10keV的加速電壓下、以8×1012cm-2的劑量，有選擇地進(jìn)行離子注入，進(jìn)行上述n溝道MOS晶體管的溝道摻雜。同樣地，在圖12G的工序中，在上述n型阱41N的表面部分，將As+在100keV的加速電壓下、以8×1012cm-2的劑量，有選擇地進(jìn)行離子注入，進(jìn)行上述p溝道MOS晶體管的溝道摻雜。
進(jìn)而，在圖12G的工序中，通過HF處理對(duì)覆蓋上述硅基板41表面的氧化膜進(jìn)行除去，在上述元件區(qū)域41N的表面新形成氧化硅膜或氮化硅膜，作為上述p溝道MOS晶體管的柵絕緣膜43P。另外，同時(shí)在上述元件區(qū)域41P的表面形成同樣的柵絕緣膜43N，作為上述n溝道MOS晶體管的柵絕緣膜43N。
在圖12G的工序中，在這樣形成了柵絕緣膜43P、41N的硅基板41上進(jìn)一步同樣地堆積多晶硅膜44。
接著，在圖12H的工序中，對(duì)上述多晶硅膜44進(jìn)行構(gòu)圖，在上述元件區(qū)域41N中，在上述柵絕緣膜43P上形成柵電極44P；在上述元件區(qū)域41P中，在上述柵絕緣膜43N上形成柵電極44N。這時(shí)，在本發(fā)明中，以在上述硅基板41的<100>方向延伸的方式形成上述柵電極44P及44N。
進(jìn)而，在圖12H的工序中，在上述元件區(qū)域41N中，以上述柵電極44P為掩模，將B+在0.5keV的加速電壓下、以1×1015cm-2的劑量，有選擇地進(jìn)行離子注入，在上述元件區(qū)域41N中，在上述柵電極44P的兩側(cè)形成p-型的LDD區(qū)域41p。另外，在圖12H的工序中，在上述元件區(qū)域41P中，以上述柵電極44N為掩模，將As+在3keV的加速電壓下、以1×1015cm-2的劑量，有選擇地進(jìn)行離子注入，在上述元件區(qū)域41P中，在上述柵電極44N的兩側(cè)形成n-型LDD區(qū)域41n。在向上述元件區(qū)域41N進(jìn)行離子注入時(shí)，由抗蝕圖案(未圖示)覆蓋上述元件區(qū)域41P。另外，在向上述元件區(qū)域41P進(jìn)行離子注入時(shí)，由抗蝕圖案(未圖示)覆蓋上述元件區(qū)域41N。另外，當(dāng)形成上述LDD區(qū)域41p時(shí)，對(duì)上述柵電極44P進(jìn)行p-型摻雜；當(dāng)形成上述LDD區(qū)域41n時(shí)，對(duì)上述柵電極44N進(jìn)行n-型摻雜。
接著，在圖12I的工序中，利用CVD法在圖12H的結(jié)構(gòu)上堆積氧化硅膜，并對(duì)其進(jìn)行蝕刻，從而在上述柵電極44P的側(cè)壁上形成側(cè)壁絕緣膜44Ps，并在上述柵電極44N的側(cè)壁上形成側(cè)壁絕緣膜44Ns。
進(jìn)而，在圖12I的工序中，以上述柵電極44P及側(cè)壁絕緣膜44Ps為掩模，將B+在5keV的加速電壓下、以2×1015cm-2的劑量，有選擇地進(jìn)行離子注入，將成為上述p溝道MOS晶體管的源·漏極區(qū)域的p+型的深的雜質(zhì)區(qū)域41p+，形成于上述元件區(qū)域41N中的上述側(cè)壁絕緣膜44Ps的外側(cè)。另外，以上述柵電極44N及側(cè)壁絕緣膜44Ns為掩模，將P+在10keV的加速電壓下，以2×1015cm-2的劑量進(jìn)行離子注入，將成為上述p溝道MOS晶體管的源·漏極區(qū)域的n+型的深的雜質(zhì)區(qū)域41n+，形成于上述元件區(qū)域41P中的上述側(cè)壁絕緣膜44Ns的外側(cè)。在本工序中，在向上述元件區(qū)域41N進(jìn)行離子注入時(shí)，由抗蝕圖案(未圖示)覆蓋上述元件區(qū)域41P，另外，在向上述元件區(qū)域41P進(jìn)行離子注入時(shí)，由抗蝕圖案(未圖示)覆蓋上述元件區(qū)域41N。還有，當(dāng)形成上述深的雜質(zhì)區(qū)域41p+時(shí)，對(duì)上述柵電極44P進(jìn)行p+型摻雜；當(dāng)形成上述深的雜質(zhì)區(qū)域41n+時(shí)，對(duì)上述柵電極44N進(jìn)行n+型摻雜。
進(jìn)而，在圖12J的工序中，在圖12I結(jié)構(gòu)上，利用LPCVC法將形成膜厚為30-150nm、優(yōu)選為50-100nm的氮化硅膜45，以便上述氮化硅膜45連續(xù)地覆蓋具有上述元件分離結(jié)構(gòu)42A、42B的表面及側(cè)壁絕緣膜43Ps的柵電極44P、及具有側(cè)壁絕緣膜43N的柵電極44N。典型地，上述氮化硅膜45使用SiCl2H2和NH3的混合氣體作為原料氣體，在600℃的基板溫度下通過施行LPCVD法而形成，將強(qiáng)的拉伸應(yīng)力積蓄在膜內(nèi)。
以往，在硅基板表面以覆蓋柵電極的方式來形成SiN膜作為蝕刻停止膜。該情況下，猛一看是得到了與圖12J的SiN膜類似的結(jié)構(gòu)。但是，當(dāng)形成蝕刻停止膜時(shí)，SiN膜的膜厚為20-30nm已足夠，為了避免應(yīng)力的增加，通常不以超過30nm的膜厚形成SiN膜。另一方面，由于本發(fā)明中將上述SiN膜45作為應(yīng)力補(bǔ)償膜使用，所以在SiN膜45的膜厚為30nm或其以下時(shí)，將得不到所期望的應(yīng)力補(bǔ)償效果，因此有必要將SiN膜45的膜厚設(shè)置為30nm或其以上，優(yōu)選為50nm或其以上。另一方面，在硅基板上形成這樣的非常厚的SiN膜時(shí)，在例如使接觸孔開口時(shí)，蝕刻將變得很困難，因此期望上述SiN膜的膜厚在150nm或其以下，優(yōu)選為100nm或其以下。
根據(jù)圖12J的結(jié)構(gòu)，得到這樣的半導(dǎo)體裝置無論是p溝道MOS晶體管還是n溝道MOS晶體管均有優(yōu)良特性，且不會(huì)發(fā)生由元件尺寸引起的特性的變化。由于使用進(jìn)行了這種應(yīng)力補(bǔ)償?shù)陌雽?dǎo)體裝置，在設(shè)計(jì)半導(dǎo)體集成電路裝置時(shí)，將消除元件尺寸引起的元件特性的變化被認(rèn)為是波動(dòng)的問題，可以用于已存在的電路模擬器，能夠更有效地設(shè)計(jì)具有各種尺寸的半導(dǎo)體元件的半導(dǎo)體集成電路裝置。
最后，在圖12K的工序中，在圖12J的結(jié)構(gòu)上，形成由氧化硅膜等制成的層間絕緣膜46，進(jìn)而在上述層間絕緣膜中形成露出上述深的擴(kuò)散區(qū)域41p+、41n+的接觸孔46A。上述接觸孔46A用多晶硅或鎢等導(dǎo)體進(jìn)行填充，由此形成接觸插件46B，該接觸插件46B用于和構(gòu)成半導(dǎo)體集成電路的一部分的多層布線結(jié)構(gòu)(未圖示)的連接。
通過干式蝕刻形成上述接觸孔46A時(shí)，在圖12K的結(jié)構(gòu)中，由于形成了氮化硅膜45，所以干式蝕刻將在上述氮化硅膜45露出的那一刻暫時(shí)停止。因此，隨后通過對(duì)上述氮化硅膜45有選擇地進(jìn)行干式蝕刻，從而不對(duì)上述元件分離絕緣膜42A、42B的邊緣部進(jìn)行蝕刻而形成與上述擴(kuò)散區(qū)域41p+或41n+接觸的接觸孔，不會(huì)發(fā)生由元件分離結(jié)構(gòu)42A、42B引起的元件分離效果的惡化。
圖13表示形成在硅基板上的本發(fā)明第二實(shí)施例的半導(dǎo)體集成電路裝置60的結(jié)構(gòu)。
參照?qǐng)D13，半導(dǎo)體集成電路裝置60含有形成在硅基板61上的不同尺寸的半導(dǎo)體元件60A、60B、60C。
各個(gè)半導(dǎo)體元件60A～60C形成于由形成STI結(jié)構(gòu)的元件分離絕緣結(jié)構(gòu)61S劃出的元件區(qū)域60R中，具有與上述圖17(K)所示的相同的結(jié)構(gòu)。
進(jìn)而，在各個(gè)元件分離結(jié)構(gòu)61S與元件區(qū)域60R的邊界上，形成與上述氮化硅膜41d對(duì)應(yīng)的拉伸應(yīng)力膜61作為應(yīng)力補(bǔ)償膜。另外，在上述各個(gè)半導(dǎo)體元件60A～60C中，柵電極60G在<100>方向上延伸，伴隨于此，在溝道中載流子的流動(dòng)方向也為<100>方向。
進(jìn)而，省略圖示，在上述硅基板61上同樣地通過熱CVD法形成有與上述應(yīng)力補(bǔ)償膜45相當(dāng)?shù)牡枘ぃc上述應(yīng)力補(bǔ)償膜61N一起，對(duì)將上述氧化硅膜61s形成于元件區(qū)域中的壓應(yīng)力進(jìn)行補(bǔ)償。
此時(shí)，如先前在圖9說明的那樣，在n溝道MOS晶體管的溝道區(qū)域中，使載流子遷移率惡化的主要是與溝道方向、即載流子流動(dòng)方向平行的應(yīng)力，因此，改變圖13的結(jié)構(gòu)，在上述各個(gè)半導(dǎo)體元件60A～60C中，如圖14所示，也可以將應(yīng)力補(bǔ)償膜61N僅形成于元件區(qū)域60R中的溝道方向上。其中，圖14為表示圖13的一個(gè)變形例的半導(dǎo)體集成電路裝置70的結(jié)構(gòu)的平面圖，圖中，對(duì)先前說明的部分附以相同的附圖標(biāo)記，省略說明。
以上，針對(duì)優(yōu)選實(shí)施例對(duì)本發(fā)明進(jìn)行了說明，但本發(fā)明并不限于上述特定的實(shí)施例，而是在權(quán)利要求所記載的要點(diǎn)內(nèi)，可以進(jìn)行各種各樣的變形、變化。
產(chǎn)業(yè)上的可利用性根據(jù)本發(fā)明，通過將柵電極方位設(shè)定于<100>方向上，從而能實(shí)質(zhì)性地消除p溝道MOS晶體管的動(dòng)作特性的壓應(yīng)力依存性。進(jìn)而，根據(jù)本發(fā)明，通過將上述第一以及第二應(yīng)力補(bǔ)償膜分別形成于硅基板表面及淺溝道型元件分離(STI)結(jié)構(gòu)的元件分離槽表面，從而能實(shí)質(zhì)性地消除n溝道MOS晶體管的動(dòng)作特性的壓應(yīng)力依存性。
根據(jù)本發(fā)明，無論是在p溝道MOS管及n溝道MOS管的任意一種中，均能實(shí)質(zhì)性地消除由元件分離結(jié)構(gòu)引起的壓應(yīng)力對(duì)元件的動(dòng)作特性的影響，因此，在將元件面積不同的多個(gè)半導(dǎo)體元件集成在硅基板上的半導(dǎo)體集成電路裝置中，能消除由于元件面積的不同引起的元件特性的變化，即使在對(duì)各個(gè)半導(dǎo)體元件進(jìn)行了微細(xì)化的情況下，仍能有效地實(shí)行使用了電路模擬器的集成電路裝置的設(shè)計(jì)。
權(quán)利要求
1.一種半導(dǎo)體裝置，包括硅基板，其具有(100)面方位；元件分離結(jié)構(gòu)，其形成于上述硅基板上，并區(qū)劃出第一及第二元件區(qū)域；n溝道MOS晶體管，其形成于上述硅基板上的上述第一元件區(qū)域中；p溝道MOS晶體管，其形成于上述硅基板上的上述第二元件區(qū)域中，其特征在于，上述n溝道MOS晶體管包括第一柵電極，其在上述硅基板上的上述第一區(qū)域中，隔著第一柵絕緣膜而在上述硅基板的<100>方向上延伸；一對(duì)n型擴(kuò)散區(qū)域，其形成在上述第一區(qū)域中的上述柵電極兩側(cè)，上述p溝道MOS晶體管包括第二柵電極，其在上述硅基板上的上述第一區(qū)域中，隔著第二柵絕緣膜而在上述硅基板的<100>方向上延伸；一對(duì)p型擴(kuò)散區(qū)域，其形成在上述第二區(qū)域中的上述柵電極兩側(cè)，在上述硅基板上，以至少覆蓋上述元件分離結(jié)構(gòu)的方式形成有積蓄了拉伸應(yīng)力的第一應(yīng)力補(bǔ)償膜，上述元件分離結(jié)構(gòu)由在上述硅基板中形成的元件分離槽和填充上述元件分離槽的元件分離絕緣膜構(gòu)成，在上述元件分離槽的表面，以介于上述硅基板和上述元件分離絕緣膜之間的方式設(shè)置有積蓄了拉伸應(yīng)力的第二應(yīng)力補(bǔ)償膜。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，在上述p溝道MOS晶體管中，上述第二柵電極的邊緣部和與上述第二柵電極邊緣部對(duì)向的元件分離槽的邊緣部之間的距離為1μm或1μm以下，在上述n溝道MOS晶體管中，上述第一柵電極的邊緣部和與上述第一柵電極邊緣部對(duì)應(yīng)的元件分離槽的邊緣部間的距離為1μm或1μm以下。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，上述第一以及第二應(yīng)力補(bǔ)償膜由氮化硅膜形成。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，在上述第二應(yīng)力補(bǔ)償膜與上述硅基板之間形成有熱氧化膜。
5.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，上述第一應(yīng)力膜連續(xù)覆蓋上述第一以及第二區(qū)域。
6.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，上述第一應(yīng)力膜，在上述第一區(qū)域中將上述第一柵電極包含其側(cè)壁絕緣膜在內(nèi)而進(jìn)行覆蓋，在上述第二區(qū)域中，將上述第二柵電極包含其側(cè)壁絕緣膜在內(nèi)而進(jìn)行覆蓋。
7.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，上述第一應(yīng)力補(bǔ)償膜具有50～150nm的厚度。
8.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，上述第一應(yīng)力補(bǔ)償膜在上述元件分離絕緣膜上膜厚增大。
9.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，上述元件分離槽具有100～400nm的寬度。
10.一種半導(dǎo)體集成電路裝置，由具有(100)面方位的硅基板和形成在上述硅基板上的多個(gè)半導(dǎo)體元件構(gòu)成，其特征在于，上述多個(gè)半導(dǎo)體元件包括多個(gè)p溝道MOS晶體管和n溝道MOS晶體管，上述多個(gè)p溝道MOS晶體管的每一個(gè)，分別形成在上述硅基板中由元件分離結(jié)構(gòu)區(qū)劃出的面積相互不同的各個(gè)元件區(qū)域中，由在上述硅基板的<100>方向上延伸的柵電極、及在上述元件區(qū)域中的上述柵電極的兩側(cè)形成的一對(duì)p型擴(kuò)散區(qū)域構(gòu)成，上述多個(gè)n溝道MOS晶體管的每一個(gè)，分別形成在上述硅基板中由上述元件分離結(jié)構(gòu)區(qū)劃出的面積相互不同的各個(gè)元件區(qū)域中，由在上述硅基板的<100>方向上延伸的柵電極、及在上述元件區(qū)域中的上述柵電極的兩側(cè)形成的一對(duì)n型擴(kuò)散區(qū)域構(gòu)成，上述多個(gè)p溝道MOS晶體管和n溝道MOS晶體管分別由積蓄了拉伸應(yīng)力的第一應(yīng)力補(bǔ)償膜覆蓋，上述元件分離結(jié)構(gòu)，由在上述硅基板中以包圍上述p溝道MOS晶體管的元件區(qū)域以及上述n溝道MOS晶體管的元件區(qū)域的方式形成的元件分離槽和填充上述元件分離槽的元件分離絕緣膜構(gòu)成，在上述元件分離槽的表面，形成有在上述元件分離絕緣膜和上述硅基板之間積蓄了拉伸應(yīng)力的第二應(yīng)力補(bǔ)償膜。
全文摘要
在各個(gè)p溝道MOS晶體管及n溝道MOS晶體管中，將溝道方向設(shè)定為<100>方向，在STI型元件分離結(jié)構(gòu)上形成積蓄了拉伸應(yīng)力的第一應(yīng)力補(bǔ)償膜，進(jìn)而，在硅基板上以覆蓋元件分離結(jié)構(gòu)的方式形成積蓄了拉伸應(yīng)力的第二應(yīng)力補(bǔ)償膜。
文檔編號(hào)H01L21/8238GK1879218SQ20038011070
公開日2006年12月13日 申請(qǐng)日期2003年12月25日 優(yōu)先權(quán)日2003年12月25日
發(fā)明者鷹尾義弘 申請(qǐng)人:富士通株式會(huì)社