專利名稱：具有增加的節(jié)點(diǎn)電容的半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路半導(dǎo)體存儲器件，例如SRAM(靜態(tài)隨機(jī)存取存儲器)或鎖存器，其提供增加的節(jié)點(diǎn)電容，用于預(yù)防軟錯誤。
背景技術(shù)：
半導(dǎo)體存儲器件，例如RAM(隨機(jī)存取存儲器)一般包括多個存儲單元，每個存儲單元都由多個晶體管組成。一般地，在兩個傳輸門晶體管之間耦合四個存儲晶體管，以及將位線耦合到所述傳輸門晶體管的每一個。每一個傳輸門晶體管具有耦合到字線的柵電極，并且在與特定存儲單元相關(guān)聯(lián)的字線上提供地址信號，以選擇該存儲單元并從其讀出存儲的數(shù)據(jù)。對于這樣選擇的存儲單元，經(jīng)由位線通過傳輸門晶體管從存儲單元的存儲節(jié)點(diǎn)讀出其數(shù)據(jù)(或?qū)?shù)據(jù)寫入到其中)。存儲在存儲單元中的數(shù)據(jù)在其被讀出之前保持不變當(dāng)然是很重要的。
隨著集成的規(guī)模變得越來越大以及存儲單元元件的物理尺寸減小，保存這樣存儲的數(shù)據(jù)變得困難。該困難起于軟錯誤，其中軟錯誤主要由阿爾法粒子撞擊存儲節(jié)點(diǎn)之一引起，或可以由電路噪聲所引起。這能夠造成存儲節(jié)點(diǎn)上的電壓改變，有時足以使得邏輯1變換成邏輯0，或者相反。對于給定的阿爾法粒子命中(alpha particlehit)，電壓改變量與存儲節(jié)點(diǎn)上的電容成反比，因此在存儲節(jié)點(diǎn)上相對較大的電容降低了對于給定阿爾法粒子命中的電壓改變量，并相應(yīng)地降低了軟錯誤的機(jī)會。
對于與較低集成度相關(guān)聯(lián)的相對較大的器件，大多數(shù)時候，具有足夠的節(jié)點(diǎn)電容來防止軟錯誤。然而，隨著存儲單元的尺寸縮小以在芯片上容納更多的器件，節(jié)點(diǎn)電容相應(yīng)地變得非常低。此外，所施加的電壓Vdd也隨著器件尺寸降低，又導(dǎo)致了在節(jié)點(diǎn)上減小的電荷存儲。結(jié)果是增加了對電路噪聲和輻射的敏感度，而這反過來會導(dǎo)致不可接受的高軟錯誤率。
因此，非常希望能增加SRAM、鎖存器等的節(jié)點(diǎn)電容，而不需要又采取增加器件尺寸。
因此，本發(fā)明的一個目的是提供一種避免了上面所討論的現(xiàn)有技術(shù)的困難的半導(dǎo)體存儲器件。
本發(fā)明的另一個目的是提供一種具有增加的節(jié)點(diǎn)電容以實(shí)現(xiàn)低軟錯誤率的半導(dǎo)體存儲器件。
本發(fā)明的又一個目的是提供一種具有增加的節(jié)點(diǎn)電容而不需要面積的增加的半導(dǎo)體存儲器件。

發(fā)明內(nèi)容
上述目的以及另外的優(yōu)點(diǎn)將在這里所描述的本發(fā)明的實(shí)施中實(shí)現(xiàn)。在其最廣泛的實(shí)施方式中，該集成電路半導(dǎo)體存儲器件包括具有第一介電層覆蓋其第一部分的襯底，該第一介電層不存在于該襯底的第二部分。該器件還包括具有不同于第一介電層的屬性的第二介電層，該第二介電層至少部分地覆蓋該襯底的第二部分。源極區(qū)域形成在該第一介電層上的第一摻雜區(qū)域中，漏極區(qū)域形成在該第一介電層上的第二摻雜區(qū)域中，以及柵極形成在該第二介電層上方和該第一和第二摻雜區(qū)域之間。根據(jù)本發(fā)明的一個重要方面，該第二介電層的屬性提供一個柵極相對于襯底的柵極電容，其比在襯底上的第一介電層上方形成的理論柵極電容要大。
在本發(fā)明的一個有利方面中，該存儲器件是SRAM存儲單元，有利地是FET或特別地是FinFET。
在一個優(yōu)選實(shí)施方式中，該第一介電層是掩埋氧化物層，以及該第二介電層是與該掩埋氧化物層相比提供較小絕緣效應(yīng)的薄氧化物層，柵極電容性地耦合到襯底。
在另一個優(yōu)選實(shí)施方式中，該器件是具有鰭的FinFET，并且還包括在柵極和鰭之間的柵極介電層，其中與柵極介電層相比，該第二介電層具有較小的泄漏。
在又一個優(yōu)選實(shí)施方式中，該襯底具有在上層的面向上的第一表面和在下層的面向上的第二表面，該第一介電層是在該第一表面上形成的掩埋氧化物層，以及該第二介電層是在該第二表面上形成的薄氧化物層。
在又一個優(yōu)選實(shí)施方式中，批處理產(chǎn)生一個布局，其中該第一介電層是掩埋氧化物層以及該第二介電層是提供較小絕緣效應(yīng)的薄氧化物層。
從以下結(jié)合附圖所進(jìn)行的優(yōu)選實(shí)施方式的描述中，本發(fā)明的這些和其他目的、特征和方面將顯而易見。


將參考附圖對本發(fā)明進(jìn)行進(jìn)一步的描述，其中在不同的圖中的相似元件由最后兩位數(shù)字相同的編號表示。
圖1是傳統(tǒng)FinFET的示意頂平面圖。
圖2是沿圖1中的箭頭A-A所取的傳統(tǒng)FinFET的示意剖面圖。
圖3是根據(jù)本發(fā)明的第一優(yōu)選實(shí)施方式的FinFET的示意頂平面圖。
圖4是沿圖3中的箭頭B-B所取的根據(jù)本發(fā)明的第一優(yōu)選實(shí)施方式的FinFET的示意剖面圖。
圖5是根據(jù)本發(fā)明的第二優(yōu)選實(shí)施方式的FinFET的一部分的示意剖面圖。
圖6是根據(jù)本發(fā)明的第三優(yōu)選實(shí)施方式的FinFET的一部分的示意剖面圖。
圖7是根據(jù)本發(fā)明的第四優(yōu)選實(shí)施方式的FinFET的一部分的示意剖面圖。
圖8是包括根據(jù)本發(fā)明的FinFET的SRAM布局的示意圖示。
具體實(shí)施例方式
在下面的討論中，將在FinFET的情況下描述現(xiàn)有技術(shù)和本發(fā)明的實(shí)施方式。FinFET是雙柵極MOSFET，其通過在SOI晶片的硅體中定義和蝕刻薄的垂直的鰭以連接源極和漏極區(qū)域而形成。圍繞該鰭限定多晶硅柵電極。在以下討論的實(shí)施方式中，雙柵極在該鰭的右側(cè)和左側(cè)，并通過經(jīng)過該鰭上方的柵極的一部分連接。當(dāng)FinFET導(dǎo)通時，電流沿著鰭的左和右垂直邊緣從源極流到漏極。
對于本領(lǐng)域的技術(shù)人員來說，很顯然，以下的討論和附圖不涉及通常FinFET或任何特定FinFET的完整結(jié)構(gòu)，而只是示意性地定義和比較那些對于解釋本發(fā)明有用的FinFET的元件。所省略或所簡化的元件不影響以下的討論。因此，應(yīng)當(dāng)理解，本發(fā)明將在包括所有必要元件的實(shí)際存儲單元結(jié)構(gòu)的情況下應(yīng)用。
因此，參考圖1，作為形成在集成電路芯片上的半導(dǎo)體存儲器件的一個元件，示意性地示出了傳統(tǒng)FinFET 10。圖2示出了一個側(cè)剖面圖。該傳統(tǒng)FinFET 10用一個襯底12形成，該襯底12在其上表面14上具有掩埋氧化物(BOX)層16。該FinFET 10具有在BOX層16上的第一摻雜區(qū)域中形成的源極區(qū)域18、在BOX層16上的第二摻雜區(qū)域中形成的漏極區(qū)域20以及連接該源極區(qū)域18和漏極區(qū)域20的垂直突出的鰭22。如圖2中所示，鰭22也形成在BOX層16上，并包括薄氧化物的側(cè)壁24、26。此外，該FinFET 10包括柵極28，其用作激活FinFET 10的控制電極，具有兩個柵極部分28a、28b，在鰭22的每一側(cè)上一個。對于該構(gòu)造，在柵極28下方的BOX層16在其中柵極28的面積已經(jīng)相當(dāng)大地減小的大規(guī)模集成中提供不足的電容。
本發(fā)明提供了對于該問題的一種解決方案，而不需要增加存儲單元元件的物理尺寸。圖3和圖4分別是對應(yīng)于圖1和圖2的本發(fā)明的第一優(yōu)選實(shí)施方式的頂平面圖和側(cè)剖面圖。在圖3和圖4中，F(xiàn)inFET 100用一個襯底112形成，該襯底112在其上表面114的第一部分114a上具有掩埋氧化物(BOX)層116，其是具有定義的屬性的介電材料。該FinFET 100具有在BOX層116上的第一摻雜區(qū)域中形成的源極區(qū)域118、在BOX層116上的第二摻雜區(qū)域中形成的漏極區(qū)域120以及連接該源極區(qū)域118和漏極區(qū)域120的垂直突出的鰭122。如圖4中所示，鰭122也形成在BOX層116上，并包括薄氧化物的側(cè)壁124、126。
根據(jù)本發(fā)明并且區(qū)別于現(xiàn)有技術(shù)，BOX層116不覆蓋位于FinFET 100下方的襯底112的整個部分，而是不存在于至少襯底112的第二部分130。相反，在該第二部分130上，提供不同的第二介電層132。該第二介電層132由具有不同于形成BOX層116的介電材料的屬性，特別是不同的介電系數(shù)和/或不同的厚度的介電材料組成。FinFET 100的柵極128在第二介電層132上形成，在該實(shí)施方式中，該第二介電層132是薄氧化物層。
在本發(fā)明中，通過替換BOX層116并由此允許柵極128電容性地耦合到襯底112，薄氧化物層132增加了節(jié)點(diǎn)電容。也就是說，該薄氧化物(第二介電)層132提供了一個柵極128相對于襯底112的柵極電容，其比在BOX(第一介電)層116上方形成的理論柵極電容要大。
當(dāng)然，可以有襯底112的其他部分既不被BOX層116覆蓋也不被薄氧化物層132所覆蓋。
用于生產(chǎn)該FinFET 100的一種方法是增加形成用于BOX去除的阻擋掩膜并且然后蝕刻該BOX的步驟。
圖5是另一個優(yōu)選實(shí)施方式的示意側(cè)剖面圖。在圖5的FinFET200中，第一實(shí)施方式的薄氧化物第二介電層132被較厚的氧化物層232所替換，與形成BOX層216的材料的介電系數(shù)相比，該較厚的氧化物層232具有不同的介電系數(shù)，以減小柵極泄漏?？梢酝ㄟ^額外的處理步驟來淀積或生長該介電材料并且然后掩蓋和蝕刻該介電材料成適當(dāng)?shù)膮^(qū)域，形成該氧化物層232。
在該實(shí)施方式中以及在其他實(shí)施方式中，在鰭的任一側(cè)上的側(cè)壁有利地以在柵極和鰭之間的薄介電層的形式，并且由與BOX層116相比具有較小泄漏的介電材料制成。
圖6示出了第三優(yōu)選實(shí)施方式。這里，在制造FinFET 300中，當(dāng)例如通過蝕刻去除BOX層316時，蝕刻繼續(xù)到襯底312中，使得柵極328的下部328a、328b裝配在襯底312的凹部312a、312b中。因此，襯底312具有在上層的面向上的第一表面314a和在下層的面向上的第二表面314b。硅襯底312的額外蝕刻可以是額外的處理，或是BOX蝕刻處理的繼續(xù)。則該結(jié)構(gòu)沿下部328a、328b的底部和側(cè)面使用薄氧化物層332a、332b，以及在鰭322的側(cè)面上使用薄氧化物側(cè)壁324、326。
在用于產(chǎn)生多個存儲單元的批處理中，有利的是在柵極下方生長厚氧化物層或淀積電介質(zhì)，以產(chǎn)生與在晶體管上的介電材料不同的介電層，以減小從柵極到襯底的泄漏。圖7示意性地示出了來自這樣的批處理的單個FinFET 400，在柵極428下方的襯底412上具有該第二介電層432。鰭422包括薄氧化物的側(cè)壁424、426。圖8示出了FinFET SRAM布局550，在其中FinFET具有根據(jù)本發(fā)明所生產(chǎn)的FinFET 552的結(jié)構(gòu)。
在一種可供選擇的處理中，可以摻雜襯底，使得氧化物在襯底上比在FinFET上生長得更快，從而由氧化物層的不同厚度引起介電效應(yīng)的差異，并因此引起電容的差異。
工業(yè)適用性本發(fā)明可應(yīng)用于集成電路半導(dǎo)體存儲器件，特別是具有FET存儲晶體管的器件的制造，其中希望增加?xùn)艠O到襯底的電容，并由此降低軟錯誤率。
本領(lǐng)域的普通技術(shù)人員將會理解，來自不同實(shí)施方式的特征可以有利地組合以產(chǎn)生在本發(fā)明的范圍之內(nèi)的其他的組合。
已經(jīng)就一種類型的半導(dǎo)體存儲器件的具體結(jié)構(gòu)對本發(fā)明進(jìn)行了以上描述。對于本領(lǐng)域的技術(shù)人員來說，顯然，上述描述只用于說明的目的，以及在不偏離本發(fā)明的總體精神和范圍下，可以進(jìn)行各種各樣的改變和修改。因此，雖然已經(jīng)參考上述實(shí)施方式對本發(fā)明進(jìn)行了描述，但在其中可以進(jìn)行改變和變型，其中這些改變和變型落在所附權(quán)利要求的范圍內(nèi)，并且本發(fā)明的全部范圍只由權(quán)利要求定義和限制。
權(quán)利要求
1.一種集成電路半導(dǎo)體存儲器件(100)，包括襯底(112)；覆蓋所述襯底的第一部分(114a)的第一介電層(116)，所述第一介電層不存在于所述襯底的第二部分(130)；具有不同于所述第一介電層的屬性的第二介電層(132)，所述第二介電層至少部分地覆蓋所述襯底的所述第二部分(130)；在所述第一介電層上的第一摻雜區(qū)域中形成的源極區(qū)域(118)；在所述第一介電層上的第二摻雜區(qū)域中形成的漏極區(qū)域(120)；以及在所述第二介電層上方和在所述第一和第二摻雜區(qū)域之間形成的柵極(128)，其中所述第二介電層的所述屬性提供一個所述柵極相對于所述襯底的柵極電容，其比在所述襯底上的所述第一介電層上方形成的理論柵極電容要大。
2.根據(jù)權(quán)利要求1所述的器件，其中所述器件是RAM。
3.根據(jù)權(quán)利要求1所述的器件，其中所述器件是SRAM。
4.根據(jù)權(quán)利要求1所述的器件，其中所述器件包括FET。
5.根據(jù)權(quán)利要求4所述的器件，其中所述FET是FinFET。
6.根據(jù)權(quán)利要求1或5所述的器件，其中所述第一介電層是掩埋氧化物層(116)以及所述第二介電層是與所述掩埋氧化物層相比提供較小絕緣效應(yīng)的薄氧化物層(132)，所述柵極電容性地耦合到所述襯底。
7.根據(jù)權(quán)利要求6所述的器件，其中所述FinFET的鰭(122)在所述掩埋氧化物層上方形成。
8.根據(jù)權(quán)利要求1或5所述的器件，其中所述器件還包括鰭(122)以及在所述柵極和所述鰭之間的柵極介電層(124，126)，其中與所述柵極介電層相比，所述第二介電層具有較小的泄漏。
9.根據(jù)權(quán)利要求1或5所述的器件，其中所述襯底具有在上層的面向上的第一表面(314a)和在下層的面向上的第二表面(314b)，所述第一介電層是在所述第一表面上形成的介電層，所述第二介電層是在所述第二表面上形成的介電層，以及所述FinFET的鰭(322)在所述掩埋層上方形成。
10.根據(jù)權(quán)利要求9所述的器件，其中所述第一介電層是掩埋氧化物層(316)以及所述第二介電層是薄氧化物層(332a，332b)。
11.根據(jù)權(quán)利要求8所述的器件，其中所述第一介電層是掩埋氧化物層(116)以及所述第二介電層是薄氧化物層(132)。
全文摘要
一種集成電路半導(dǎo)體存儲器件(100)，具有特征為BOX層的第一介電層(116)，其不存在于存儲晶體管的柵極下方的襯底(112)的一部分(130)，以增加?xùn)艠O到襯底的電容并由此降低軟錯誤率。具有不同于第一介電層的屬性的第二介電層(132)至少部分地覆蓋該襯底的該部分(130)。該器件可以是FinFET器件，包括鰭(122)和在柵極和鰭之間的柵極介電層(124，126)，其中與柵極介電層相比，該第二介電層具有較小的泄漏。
文檔編號H01L27/12GK1879219SQ200380110735
公開日2006年12月13日 申請日期2003年12月8日 優(yōu)先權(quán)日2003年12月8日
發(fā)明者布倫特·A·安德森, 安德烈·布賴恩特, 愛德華·J·諾瓦克 申請人:國際商業(yè)機(jī)器公司