專利名稱：半導體器件的制作方法
技術領域：
本發(fā)明涉及要求高驅(qū)動能力的半導體器件。
背景技術：
半導體集成電路主要由進行邏輯運算等的邏輯電路部和以低阻抗用于輸出其邏輯結(jié)果的輸出電路部構(gòu)成。構(gòu)成輸出電路部的半導體器件為了將在邏輯電路部中得到的結(jié)果穩(wěn)定地輸出給顯示裝置，要求高驅(qū)動能力。
另外，在將該半導體器件應用于轉(zhuǎn)換控制器及DC-DC變換器等的輸出部時，要求頻率特性隨線圈的小型化而提高。用于輸出電路部的現(xiàn)有的具有高驅(qū)動能力的代表性的MOS結(jié)構(gòu)示于圖2。在圖2中，在第1導電類型的半導體襯底的表面部上，從平面上看，第2導電類型的源區(qū)8被形成為梳齒狀。而且，對該梳齒狀的源區(qū)8，隔開恒定的間隔形成第2導電類型的漏區(qū)9。也就是說，各源、漏區(qū)8、9的梳齒被隔開間隔相向地設置。該間隔形成溝道形成區(qū)23。源區(qū)8和漏區(qū)9被元件隔離區(qū)24包圍。柵電極2也呈梳齒狀，以與溝道形成區(qū)23重疊的方式，隔著未圖示的柵絕緣膜而形成。在本半導體器件中，將柵電極2制成梳形，通過增大溝道寬度實現(xiàn)高驅(qū)動能力，而在結(jié)構(gòu)上，本半導體器件的芯片占有率高。
特開平11-330465號公報(圖1)在圖2的MOS晶體管(Tr.)中，如使每單位面積的溝道寬度進一步增大，則必須加長梳形柵電極2的長度和源、漏區(qū)的梳齒的長度(圖中的上下方向)，或者收窄梳齒的寬度(圖中的左右方向)和間隔，增多梳齒的齒數(shù)。因此，1個MOSTr.的占有面積增大。
本申請的發(fā)明得到使用了可容易地增大每單位面積的溝道寬度、而且容易與邏輯電路部混合安裝在1塊芯片上的驅(qū)動用MOS晶體管的半導體器件。

發(fā)明內(nèi)容
本發(fā)明是克服上述現(xiàn)有的問題的發(fā)明，不僅利用微細加工可使每單位面積的溝道寬度增大，而且可利用微細加工以外的方法使每單位面積的溝道寬度增大，可提高每單位面積的驅(qū)動能力而不受微細加工技術的限制。
另外，采用與圖4同樣的方法，可容易地將單個和多個MOS晶體管混合安裝在1塊芯片上。
為了實現(xiàn)上述方面，設計了以下所示的方法。
(1)在半導體襯底表面部設置的二個分離的高濃度區(qū)域之間的襯底表面部上，在以直線方式聯(lián)結(jié)上述高濃度區(qū)域的方向形成多條凹部，制成了在上述高濃度區(qū)域之間的包含上述凹部的上述表面部有絕緣膜，在上述絕緣膜上有柵電極的半導體器件。
(2)此外，制成了在對柵電極施加電壓時或處于熱平衡狀態(tài)時，上述凹凸結(jié)構(gòu)的全部凸部的半導體襯底耗盡化的半導體器件。
(3)另外，制成了具有單個或多個上述凹凸結(jié)構(gòu)的半導體器件與邏輯電路部一起被混合安裝在1塊芯片上的半導體器件。


圖1是本發(fā)明的基本結(jié)構(gòu)，圖1(a)是平面圖，圖1(b)是沿圖1(a)的AA’線部分的剖面圖，圖1(c)是沿圖1(a)的BB’線部分的剖面圖。
圖2是具有一般型MOS結(jié)構(gòu)的現(xiàn)有的高驅(qū)動能力的半導體器件的一個實施例，圖2(a)是俯視圖，圖2(b)是沿圖2(a)的cc’線部分的剖面圖。
圖3是將圖1所示的半導體器件與其它的電路一起混合安裝在1塊芯片上的情況下的本發(fā)明的一個實施例的與溝道垂直的方向的剖面圖。
圖4是將圖1(c)放大了的剖面圖。
具體實施例方式圖1(a)是本發(fā)明的基本結(jié)構(gòu)的平面圖，圖1(b)是沿圖1(a)的AA’線部分的剖面圖，圖1(c)是沿圖1(a)的BB’線部分的剖面圖。在圖1(b)中，與一般的MOSTr.結(jié)構(gòu)相同。在第1導電類型即P型半導體襯底5的表面部上，夾著柵電極2形成源、漏區(qū)即第2導電類型的N+區(qū)1。在P型半導體襯底5的表面上隔著柵絕緣膜3形成柵電極2。在圖1(a)中，溝道長度為上下方向，溝道寬度為左右方向。而且，如圖1(a)的斜線部所示，在源、漏區(qū)即第2導電類型的N+區(qū)1之間的溝道形成區(qū)，形成在溝道長度方向兩端實質(zhì)上與N+區(qū)1連接的凹部6。進而，在溝道寬度方向(以直線方式)形成多條該凹部6。也就是說，如圖1(c)那樣，P型半導體襯底5表面有凸狀結(jié)構(gòu)4。
利用微細加工，通過減小上述凹凸結(jié)構(gòu)4的間距間隔，可使每單位面積的溝道寬度增大。另外，通過加深凹凸結(jié)構(gòu)4的凹部6的深度，也可使每單位面積的溝道寬度增大。利用微細加工技術，可提高每單位面積的驅(qū)動能力。
接著，不用圖而簡單地說明凹凸結(jié)構(gòu)4和圖1的MOSTr.的制造方法。在P型半導體襯底5的溝道形成區(qū)(被源、漏區(qū)2夾持)的表面，利用掩模，通過圖1所示的干法刻蝕形成凹部6。然后，隔著柵絕緣膜3，利用掩模在凹凸結(jié)構(gòu)4的表面形成柵電極2。以該柵電極2為掩模形成n型區(qū)即源、漏區(qū)2。
為了使圖2所示的現(xiàn)有的高驅(qū)動能力半導體器件的每單位的溝道寬度增大，特別需要微細加工技術，由于本發(fā)明無需高價的，特別是復雜的微細加工技術，所以可提高比現(xiàn)有的半導體器件更為廉價的產(chǎn)品。
另外，說明在本結(jié)構(gòu)中所形成的耗盡層16。如圖4所示，當被凹凸結(jié)構(gòu)4的2個凹部6夾持的凸部7的寬度較小時，在上述凸部7內(nèi)的P型半導體襯底5的整個區(qū)域均可耗盡化。在該處，通過減少柵電極2與P型半導體襯底5之間的寄生電容，以提高高頻特性和亞閾特性。
接著，說明有高驅(qū)動能力(高電壓)的MOSTr.和有低輸出的邏輯電路部那樣的低電壓MOSTr.混合安裝在1塊芯片上的情形。圖2所示的現(xiàn)有的高驅(qū)動能力MOSTr.和低電壓MOSTr.混合安裝在1塊芯片上可較易實現(xiàn)，但為了得到高驅(qū)動能力，如考慮到微細加工的極限，則不得不增大面積。
另一方面，具有本發(fā)明的結(jié)構(gòu)的半導體器件不論單個多個，均如圖3所示的實施例那樣，可容易地得到將邏輯電路部(由低輸出nMOSTr.17和pMOSTr.18構(gòu)成)和圖1的高驅(qū)動MOSTr.混合安裝在1塊芯片上的半導體器件。而且，與圖2所示的各自的現(xiàn)有半導體器件相比，可增大每單位面積的驅(qū)動能力。再有，pMOSTr.18在設置于P型半導體襯底5上的N阱14內(nèi)形成。
此外，本發(fā)明的半導體器件很容易根據(jù)輸出端子的電壓帶以改變溝道長度。即，在多輸出電源IC中，當電壓較大時，加長溝道長度；當電壓較小時，縮短溝道長度，也有可能采取這樣的應對措施，設計自由度較大。
利用加深本發(fā)明半導體器件的凹凸部的深度這樣的微細加工以外的方法，可提高每單位面積的驅(qū)動能力。
另外，具有本發(fā)明的結(jié)構(gòu)的半導體器件不論單個多個，均可容易地與邏輯電路部混合安裝在1塊芯片上，而且此時的設計自由度也很大。
權利要求
1.一種半導體器件，其特征在于在半導體襯底表面部設置的二個分離的源、漏區(qū)之間的上述襯底表面部上，在溝道寬度方向，形成在以直線方式聯(lián)結(jié)上述高濃度區(qū)域的溝道長度方向所設置的多條凹部，在上述源、漏區(qū)之間的包含上述凹部的上述表面部有絕緣膜，在上述絕緣膜上有柵電極。
2.如權利要求1所述的半導體器件，其特征在于凹凸結(jié)構(gòu)的全部凸部的半導體襯底耗盡化。
3.如權利要求1所述的半導體器件，其特征在于具有多個上述凹凸結(jié)構(gòu)的半導體器件與邏輯電路部那樣的MOS晶體管一起混合安裝在1塊芯片上。
全文摘要
本發(fā)明的課題是，在利用微細加工以外的方法也能增加每單位面積的柵寬度的MOS中，得到可將其它電路與單個或多個上述半導體器件混合安裝在1塊芯片上的高驅(qū)動能力的MOS。這是在溝道方向以直線方式形成多條凹部的MOS。
文檔編號H01L29/10GK1538529SQ20041003439
公開日2004年10月20日 申請日期2004年4月15日 優(yōu)先權日2003年4月15日
發(fā)明者理崎智光 申請人:精工電子有限公司